JP2003249829A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003249829A JP2003249829A JP2002046740A JP2002046740A JP2003249829A JP 2003249829 A JP2003249829 A JP 2003249829A JP 2002046740 A JP2002046740 A JP 2002046740A JP 2002046740 A JP2002046740 A JP 2002046740A JP 2003249829 A JP2003249829 A JP 2003249829A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- pair
- differential
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
- H03F3/45219—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45396—Indexing scheme relating to differential amplifiers the AAC comprising one or more switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45506—Indexing scheme relating to differential amplifiers the CSC comprising only one switch
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低電圧まで安定的に高速動作が可能な入力回
路を備えた半導体集積回路装置を提供する。 【解決手段】 レール・ツー・レール回路で差動入力回
路を構成し、かかる差動入力回路と同様な回路を用いて
バイアス回路を構成し、かかるバイアス回路を構成する
差動回路の一対の出力端子を共通接続して中点に対応し
たバイアス電圧を形成し、上記差動入力回路の電流源Ｍ
ＯＳＦＥＴのゲート及びカスコード接続のＭＯＳＦＥＴ
のゲート及び自身であるバイアス回路の対応する電流源
ＭＯＳＦＥＴ及びカスコード接続のＭＯＳＦＥＴのゲー
トに供給する。
路を備えた半導体集積回路装置を提供する。 【解決手段】 レール・ツー・レール回路で差動入力回
路を構成し、かかる差動入力回路と同様な回路を用いて
バイアス回路を構成し、かかるバイアス回路を構成する
差動回路の一対の出力端子を共通接続して中点に対応し
たバイアス電圧を形成し、上記差動入力回路の電流源Ｍ
ＯＳＦＥＴのゲート及びカスコード接続のＭＯＳＦＥＴ
のゲート及び自身であるバイアス回路の対応する電流源
ＭＯＳＦＥＴ及びカスコード接続のＭＯＳＦＥＴのゲー
トに供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、小振幅の入力信号が供給される半導体集積
回路装置の入力回路に利用して有効な技術に関するもの
である。
装置に関し、小振幅の入力信号が供給される半導体集積
回路装置の入力回路に利用して有効な技術に関するもの
である。
【０００２】
【従来の技術】小振幅の入力信号を受け、高速に動作す
る必要のある入力回路には、一般的には差動入力回路が
用いられる。しかしながら、入力電圧Ｖｉｎが、Ｖｉｎ
＜２×Ｖｔｈ（差動ＭＯＳＦＥＴ、電流源ＭＯＳＦＥＴ
のしきい値電圧）のように低くなると、差動ＭＯＳＦＥ
Ｔの共通ソースに設けられた電流源ＭＯＳＦＥＴの電流
が減り、正常動作が行えないという問題を有する。
る必要のある入力回路には、一般的には差動入力回路が
用いられる。しかしながら、入力電圧Ｖｉｎが、Ｖｉｎ
＜２×Ｖｔｈ（差動ＭＯＳＦＥＴ、電流源ＭＯＳＦＥＴ
のしきい値電圧）のように低くなると、差動ＭＯＳＦＥ
Ｔの共通ソースに設けられた電流源ＭＯＳＦＥＴの電流
が減り、正常動作が行えないという問題を有する。
【０００３】
【発明が解決しようとする課題】本願発明者において
は、入力信号が電源電圧あるいは回路の接地電位にシフ
トしても動作を行うことができるレール・ツー・レール
（ｒａｉｌ ｔｏ ｒａｉｌは、米国モトラーラ社の登
録商標である）回路に着目した。図１３は、この発明に
先立って検討されたレール・ツー・レール回路の回路図
が示されている。この回路は、バイアスＰ１，Ｐ２、Ｎ
１，Ｎ２及びＤＣＰ，ＤＣＮを必要とし、素子のプロセ
スバラツキ、例えばＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴの相互コンダクタンス比のバラツキ、入
力電圧Ｖｉｎのシフトを考慮すると、そのまま小振幅、
高速入力回路として使用するのが難しい。
は、入力信号が電源電圧あるいは回路の接地電位にシフ
トしても動作を行うことができるレール・ツー・レール
（ｒａｉｌ ｔｏ ｒａｉｌは、米国モトラーラ社の登
録商標である）回路に着目した。図１３は、この発明に
先立って検討されたレール・ツー・レール回路の回路図
が示されている。この回路は、バイアスＰ１，Ｐ２、Ｎ
１，Ｎ２及びＤＣＰ，ＤＣＮを必要とし、素子のプロセ
スバラツキ、例えばＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴの相互コンダクタンス比のバラツキ、入
力電圧Ｖｉｎのシフトを考慮すると、そのまま小振幅、
高速入力回路として使用するのが難しい。
【０００４】図１４には、米国特許第４，９５８，１３
３号公報によって提案されている自己バイアス型のレー
ル・ツー・レール回路の回路図が示されている。また、
雑誌「トランジスタ技術」２００１年３月号第２０１頁
には、オペアンプにレール・ツー・レール回路を用いた
例が示されている。これらの回路は、オペアンプとして
用いることができても、その信号伝達速度が遅いため
に、高速動作が要求されるスタティック型ＲＡＭ（ラン
ダム・アクセス・メモリ）のアドレス信号、クロック信
号、各種制御信号を入力するための入力回路としては不
向きである。
３号公報によって提案されている自己バイアス型のレー
ル・ツー・レール回路の回路図が示されている。また、
雑誌「トランジスタ技術」２００１年３月号第２０１頁
には、オペアンプにレール・ツー・レール回路を用いた
例が示されている。これらの回路は、オペアンプとして
用いることができても、その信号伝達速度が遅いため
に、高速動作が要求されるスタティック型ＲＡＭ（ラン
ダム・アクセス・メモリ）のアドレス信号、クロック信
号、各種制御信号を入力するための入力回路としては不
向きである。
【０００５】この発明の目的は、低電圧まで安定的に高
速動作が可能な入力回路を備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
速動作が可能な入力回路を備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１入力端子にそれぞれゲートが接続
された第１導電型の第１差動ＭＯＳＦＥＴ対及びその共
通ソースに設けられて動作電流を形成する第１導電型の
第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記一対の
第１入力端子にそれぞれゲートが接続された第２導電型
の第２差動ＭＯＳＦＥＴ対及びその共通ソースに設けら
れて動作電流を形成する第２導電型の第２電流源ＭＯＳ
ＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦＥＴ対
に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ
対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ対に流
れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を
含む第２出力部を設けて増幅回路を構成し、かかる増幅
回路と同様な回路を用いてバイアス回路を構成し、その
一対の出力端子を共通接続して中点に対応したバイアス
電圧を形成し、上記増幅回路の第１ないし２電流源ＭＯ
ＳＦＥＴのゲート及び第１ないし第２ＭＯＳＦＥＴのゲ
ート及びバイアス回路の対応する電流源ＭＯＳＦＥＴ及
びＭＯＳＦＥＴのゲートに供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１入力端子にそれぞれゲートが接続
された第１導電型の第１差動ＭＯＳＦＥＴ対及びその共
通ソースに設けられて動作電流を形成する第１導電型の
第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記一対の
第１入力端子にそれぞれゲートが接続された第２導電型
の第２差動ＭＯＳＦＥＴ対及びその共通ソースに設けら
れて動作電流を形成する第２導電型の第２電流源ＭＯＳ
ＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦＥＴ対
に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ
対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ対に流
れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を
含む第２出力部を設けて増幅回路を構成し、かかる増幅
回路と同様な回路を用いてバイアス回路を構成し、その
一対の出力端子を共通接続して中点に対応したバイアス
電圧を形成し、上記増幅回路の第１ないし２電流源ＭＯ
ＳＦＥＴのゲート及び第１ないし第２ＭＯＳＦＥＴのゲ
ート及びバイアス回路の対応する電流源ＭＯＳＦＥＴ及
びＭＯＳＦＥＴのゲートに供給する。
【０００７】
【発明の実施の形態】図１には、本発明に係る半導体集
積回路装置に設けられる入力回路の一実施例の回路図が
示されている。同図の各回路素子は、公知の半導体集積
回路の製造技術によって、単結晶シリコンのような１個
の半導体基板上において形成される。同図の回路は、Ｎ
チャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとから
なるＣＭＯＳ回路により構成され、ＰチャネルＭＯＳＦ
ＥＴは、そのバックゲート（チャネル）部に矢印を付す
ことによりＮチャネルＭＯＳＦＥＴと区別される。
積回路装置に設けられる入力回路の一実施例の回路図が
示されている。同図の各回路素子は、公知の半導体集積
回路の製造技術によって、単結晶シリコンのような１個
の半導体基板上において形成される。同図の回路は、Ｎ
チャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとから
なるＣＭＯＳ回路により構成され、ＰチャネルＭＯＳＦ
ＥＴは、そのバックゲート（チャネル）部に矢印を付す
ことによりＮチャネルＭＯＳＦＥＴと区別される。
【０００８】この実施例の入力回路は、前記レイル・ツ
ー・レイル回路が利用される。すなわち、Ｐチャネル型
の差動ＭＯＳＦＥＴＱ１とＱ２、その動作電流を形成す
るＰチャネル型の電流源ＭＯＳＦＥＴＱ３からなる第１
増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ４とＱ５、
その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴ
Ｑ６により第２増幅部が構成される。上記Ｐチャネル型
の電流源ＭＯＳＦＥＴＱ３のソースは、電源電圧ＶＤＤ
Ｑが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ６
のソースには、回路の接地電位ＶＳＳが与えられる。
ー・レイル回路が利用される。すなわち、Ｐチャネル型
の差動ＭＯＳＦＥＴＱ１とＱ２、その動作電流を形成す
るＰチャネル型の電流源ＭＯＳＦＥＴＱ３からなる第１
増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ４とＱ５、
その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴ
Ｑ６により第２増幅部が構成される。上記Ｐチャネル型
の電流源ＭＯＳＦＥＴＱ３のソースは、電源電圧ＶＤＤ
Ｑが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ６
のソースには、回路の接地電位ＶＳＳが与えられる。
【０００９】上記第１増幅部と第２増幅部の一方の差動
ＭＯＳＦＥＴＱ１とＱ４のゲートは、第１入力端子ＩＮ
に接続される。上記第１増幅部と第２増幅部の他方の差
動ＭＯＳＦＥＴＱ２とＱ５のゲートは、第２入力端子Ｉ
ＮＢに接続される。これらの入力端子ＩＮとＩＮＢに
は、相補（非反転と反転）の入力信号が供給される。こ
こで、ＩＮＢのＢはバー（反転）信号であることを示し
ている。
ＭＯＳＦＥＴＱ１とＱ４のゲートは、第１入力端子ＩＮ
に接続される。上記第１増幅部と第２増幅部の他方の差
動ＭＯＳＦＥＴＱ２とＱ５のゲートは、第２入力端子Ｉ
ＮＢに接続される。これらの入力端子ＩＮとＩＮＢに
は、相補（非反転と反転）の入力信号が供給される。こ
こで、ＩＮＢのＢはバー（反転）信号であることを示し
ている。
【００１０】上記第１差動部に対して、ＮチャネルＭＯ
ＳＦＥＴＱ７〜Ｑ１０からなる第１出力部が設けられ、
上記第２差動部に対してＰチャネルＭＯＳＦＥＴＱ１１
〜Ｑ１４からなる第２出力部が設けられる。上記第１と
第２出力部の一方である上記ＭＯＳＦＥＴＱ７，Ｑ８及
びＱ１１，Ｑ１２が電源電圧ＶＤＤＱと回路の接地電位
ＶＳＳとの間には、カスコード（直列）形態に接続さ
れ、上記第１と第２出力部の他方である上記ＭＯＳＦＥ
ＴＱ９，Ｑ１０及びＱ１３，Ｑ１４が電源電圧ＶＤＤＱ
と回路の接地電位ＶＳＳとの間には、カスコード形態に
接続される。
ＳＦＥＴＱ７〜Ｑ１０からなる第１出力部が設けられ、
上記第２差動部に対してＰチャネルＭＯＳＦＥＴＱ１１
〜Ｑ１４からなる第２出力部が設けられる。上記第１と
第２出力部の一方である上記ＭＯＳＦＥＴＱ７，Ｑ８及
びＱ１１，Ｑ１２が電源電圧ＶＤＤＱと回路の接地電位
ＶＳＳとの間には、カスコード（直列）形態に接続さ
れ、上記第１と第２出力部の他方である上記ＭＯＳＦＥ
ＴＱ９，Ｑ１０及びＱ１３，Ｑ１４が電源電圧ＶＤＤＱ
と回路の接地電位ＶＳＳとの間には、カスコード形態に
接続される。
【００１１】上記第１増幅部の差動ＭＯＳＦＥＴＱ１と
Ｑ２のドレイン電流は、上記第１出力部のＭＯＳＦＥＴ
Ｑ８、Ｑ１０に流れるようにされる。同様に、第２増幅
部の差動ＭＯＳＦＥＴＱ４，Ｑ５のドレイン電流は、上
記第２出力部のＭＯＳＦＥＴＱ１２，Ｑ１４に流れるよ
うにされる。上記第１出力部の一方のＭＯＳＦＥＴＱ７
と、第２出力部の一方のＭＯＳＦＥＴＱ１１は、いわば
ソース入力、ゲート接地型の増幅ＭＯＳＦＥＴとして動
作し、ドレインが第１出力端子に接続される。同様に、
上記第１出力部の他方のＭＯＳＦＥＴＱ９と、第２出力
部の一方のＭＯＳＦＥＴＱ１３も、上記同様に増幅ＭＯ
ＳＦＥＴとして動作してドレインが第２出力端子に接続
される。このような一対の出力端子のうち、特に制限さ
れないが、第１出力端子の信号ｏｕｔが出力増幅回路Ｏ
Ａに伝えられて、ＣＭＯＳレベルの内部信号とされる。
第２出力端子の信号を出力増幅回路に伝えてＣＭＯＳレ
ベルの内部信号とすることもできる。
Ｑ２のドレイン電流は、上記第１出力部のＭＯＳＦＥＴ
Ｑ８、Ｑ１０に流れるようにされる。同様に、第２増幅
部の差動ＭＯＳＦＥＴＱ４，Ｑ５のドレイン電流は、上
記第２出力部のＭＯＳＦＥＴＱ１２，Ｑ１４に流れるよ
うにされる。上記第１出力部の一方のＭＯＳＦＥＴＱ７
と、第２出力部の一方のＭＯＳＦＥＴＱ１１は、いわば
ソース入力、ゲート接地型の増幅ＭＯＳＦＥＴとして動
作し、ドレインが第１出力端子に接続される。同様に、
上記第１出力部の他方のＭＯＳＦＥＴＱ９と、第２出力
部の一方のＭＯＳＦＥＴＱ１３も、上記同様に増幅ＭＯ
ＳＦＥＴとして動作してドレインが第２出力端子に接続
される。このような一対の出力端子のうち、特に制限さ
れないが、第１出力端子の信号ｏｕｔが出力増幅回路Ｏ
Ａに伝えられて、ＣＭＯＳレベルの内部信号とされる。
第２出力端子の信号を出力増幅回路に伝えてＣＭＯＳレ
ベルの内部信号とすることもできる。
【００１２】上記第２と第４の差動ＭＯＳＦＥＴの基板
をソースに接続することで第２と第４の差動ＭＯＳＦＥ
ＴのＮＢＴ劣化を防ぐことができる。
をソースに接続することで第２と第４の差動ＭＯＳＦＥ
ＴのＮＢＴ劣化を防ぐことができる。
【００１３】上記第１増幅部，第２増幅部の電流源ＭＯ
ＳＦＥＴＱ３とＱ６、及び上記第１出力部と第２出力部
のＭＯＳＦＥＴＱ７〜Ｑ１４のゲートには、バイアス電
圧ＶＢが共通に接続される。このように、電流源ＭＯＳ
ＦＥＴＱ３、Ｑ６及び及び上記第１出力部と第２出力部
のＭＯＳＦＥＴＱ７〜Ｑ１４のゲート共通のバイアス電
圧を供給する構成は、前記図１４に示した自己バイアス
型のレイル・ツー・レイル回路と同様である。
ＳＦＥＴＱ３とＱ６、及び上記第１出力部と第２出力部
のＭＯＳＦＥＴＱ７〜Ｑ１４のゲートには、バイアス電
圧ＶＢが共通に接続される。このように、電流源ＭＯＳ
ＦＥＴＱ３、Ｑ６及び及び上記第１出力部と第２出力部
のＭＯＳＦＥＴＱ７〜Ｑ１４のゲート共通のバイアス電
圧を供給する構成は、前記図１４に示した自己バイアス
型のレイル・ツー・レイル回路と同様である。
【００１４】この実施例では、前記図１４のように増幅
回路において自身がバイアス電圧ＢＩＡＳを形成する構
成では、入力端子ＩＮ，ＩＮＢの信号変化に対して負帰
還がかかり、出力信号の変化速度が遅くなってしまうと
いう問題を有する。つまり、本願発明にかかる半導体集
積回路装置のように、高速で低振幅の入力信号を受ける
入力回路には不向きなものとなる。
回路において自身がバイアス電圧ＢＩＡＳを形成する構
成では、入力端子ＩＮ，ＩＮＢの信号変化に対して負帰
還がかかり、出力信号の変化速度が遅くなってしまうと
いう問題を有する。つまり、本願発明にかかる半導体集
積回路装置のように、高速で低振幅の入力信号を受ける
入力回路には不向きなものとなる。
【００１５】この実施例では、上記バイアス電圧ＶＢが
専用のバイアス回路ＶＢＧにより形成される。バイアス
回路ＶＢＧは、上記入力回路と同じ回路により構成され
る。つまり、Ｐチャネル型の差動ＭＯＳＦＥＴＱ２１と
Ｑ２２、その動作電流を形成するＰチャネル型の電流源
ＭＯＳＦＥＴＱ２３からなる第３増幅部と、Ｎチャネル
の差動ＭＯＳＦＥＴＱ２４とＱ２５、その動作電流を流
すＮチャネル型の電流源ＭＯＳＦＥＴＱ２６により第４
増幅部が構成される。
専用のバイアス回路ＶＢＧにより形成される。バイアス
回路ＶＢＧは、上記入力回路と同じ回路により構成され
る。つまり、Ｐチャネル型の差動ＭＯＳＦＥＴＱ２１と
Ｑ２２、その動作電流を形成するＰチャネル型の電流源
ＭＯＳＦＥＴＱ２３からなる第３増幅部と、Ｎチャネル
の差動ＭＯＳＦＥＴＱ２４とＱ２５、その動作電流を流
すＮチャネル型の電流源ＭＯＳＦＥＴＱ２６により第４
増幅部が構成される。
【００１６】上記Ｐチャネル型の電流源ＭＯＳＦＥＴＱ
２３のソースは、電源電圧ＶＤＤＱが与えられ、Ｎチャ
ネル型の電流源ＭＯＳＦＥＴＱ６のソースには、回路の
接地電位ＶＳＳが与えられる。上記第１増幅部と第２増
幅部の一方の差動ＭＯＳＦＥＴＱ１とＱ４のゲートは、
上記第１入力端子ＩＮに接続される。上記第１増幅部と
第２増幅部の他方の差動ＭＯＳＦＥＴＱ２とＱ５のゲー
トは、上記第２入力端子ＩＮＢに接続される。
２３のソースは、電源電圧ＶＤＤＱが与えられ、Ｎチャ
ネル型の電流源ＭＯＳＦＥＴＱ６のソースには、回路の
接地電位ＶＳＳが与えられる。上記第１増幅部と第２増
幅部の一方の差動ＭＯＳＦＥＴＱ１とＱ４のゲートは、
上記第１入力端子ＩＮに接続される。上記第１増幅部と
第２増幅部の他方の差動ＭＯＳＦＥＴＱ２とＱ５のゲー
トは、上記第２入力端子ＩＮＢに接続される。
【００１７】上記第３差動部に対して、ＮチャネルＭＯ
ＳＦＥＴＱ２７〜Ｑ３０からなる第３出力部が設けら
れ、上記第４差動部に対してＰチャネルＭＯＳＦＥＴＱ
３１〜Ｑ３４からなる第４出力部が設けられる。上記第
３と第４出力部の一方である上記ＭＯＳＦＥＴＱ２７，
Ｑ２８及びＱ３１，Ｑ３２が電源電圧ＶＤＤＱと回路の
接地電位ＶＳＳとの間にカスコード形態に接続され、上
記第１と第２出力部の他方である上記ＭＯＳＦＥＴＱ２
９，Ｑ３０及びＱ３３，Ｑ３４が電源電圧ＶＤＤＱと回
路の接地電位ＶＳＳとの間にカスコード形態に接続され
る。
ＳＦＥＴＱ２７〜Ｑ３０からなる第３出力部が設けら
れ、上記第４差動部に対してＰチャネルＭＯＳＦＥＴＱ
３１〜Ｑ３４からなる第４出力部が設けられる。上記第
３と第４出力部の一方である上記ＭＯＳＦＥＴＱ２７，
Ｑ２８及びＱ３１，Ｑ３２が電源電圧ＶＤＤＱと回路の
接地電位ＶＳＳとの間にカスコード形態に接続され、上
記第１と第２出力部の他方である上記ＭＯＳＦＥＴＱ２
９，Ｑ３０及びＱ３３，Ｑ３４が電源電圧ＶＤＤＱと回
路の接地電位ＶＳＳとの間にカスコード形態に接続され
る。
【００１８】上記第３増幅部の差動ＭＯＳＦＥＴＱ２１
とＱ２２のドレイン電流は、上記第３出力部のＭＯＳＦ
ＥＴＱ２８、Ｑ３０に流れるようにされる。同様に、第
４増幅部の差動ＭＯＳＦＥＴＱ２４，Ｑ２５のドレイン
電流は、上記第４出力部のＭＯＳＦＥＴＱ３２，Ｑ３４
に流れるようにされる。上記第３出力部の一方のＭＯＳ
ＦＥＴＱ２７と、第４出力部の一方のＭＯＳＦＥＴＱ３
１のドレインは第３出力端子に接続される。同様に、上
記第１出力部の他方のＭＯＳＦＥＴＱ２９と、第２出力
部の他方のＭＯＳＦＥＴＱ３３も、上記同様にドレイン
が第４出力端子に接続される。このような一対の出力端
子は、相互に接続されてバイアス電圧ＶＢを形成する。
とＱ２２のドレイン電流は、上記第３出力部のＭＯＳＦ
ＥＴＱ２８、Ｑ３０に流れるようにされる。同様に、第
４増幅部の差動ＭＯＳＦＥＴＱ２４，Ｑ２５のドレイン
電流は、上記第４出力部のＭＯＳＦＥＴＱ３２，Ｑ３４
に流れるようにされる。上記第３出力部の一方のＭＯＳ
ＦＥＴＱ２７と、第４出力部の一方のＭＯＳＦＥＴＱ３
１のドレインは第３出力端子に接続される。同様に、上
記第１出力部の他方のＭＯＳＦＥＴＱ２９と、第２出力
部の他方のＭＯＳＦＥＴＱ３３も、上記同様にドレイン
が第４出力端子に接続される。このような一対の出力端
子は、相互に接続されてバイアス電圧ＶＢを形成する。
【００１９】つまり、相補の出力端子同士を接続して、
入力端子ＩＮとＩＮＢに対応した出力信号のハイレベル
とロウレベルの中間電圧を形成し、それをバイアス電圧
ＶＢとし、電流源ＭＯＳＦＥＴＱ２３とＱ２６のゲート
と、上記ＭＯＳＦＥＴＱ２７〜Ｑ３４のゲートに供給さ
れる。
入力端子ＩＮとＩＮＢに対応した出力信号のハイレベル
とロウレベルの中間電圧を形成し、それをバイアス電圧
ＶＢとし、電流源ＭＯＳＦＥＴＱ２３とＱ２６のゲート
と、上記ＭＯＳＦＥＴＱ２７〜Ｑ３４のゲートに供給さ
れる。
【００２０】上記バイアス回路ＶＢＧに対しても、入力
端子ＩＮとＩＮＢに対応した相補の入力信号が形成さ
れ、かかる入力信号に対応した相補の出力信号を形成す
る出力端子同士を相互に接続することにより、相補出力
信号が一致するように電流源ＭＯＳＦＥＴＱ２３、Ｑ２
６及びカスコード部のＭＯＳＦＥＴＱ２７〜Ｑ３４のゲ
ートに供給されるバイアス電圧ＶＢを形成します。この
電圧ＶＢを入力回路を構成する上記電流源ＭＯＳＦＥＴ
Ｑ３、Ｑ６及びカスコード部のＭＯＳＦＥＴＱ７〜Ｑ１
４のゲートに供給することにより、入力回路において
は、入力端子ＩＮとＩＮＢに対応してハイレベル／ロウ
レベルに変化するような出力信号を形成する。そのうち
の一方の出力信号ｏｕｔをＣＭＯＳインバータ回路等の
出力増幅回路ＯＡにより増幅してＣＭＯＳレベルの内部
信号を形成することができる。
端子ＩＮとＩＮＢに対応した相補の入力信号が形成さ
れ、かかる入力信号に対応した相補の出力信号を形成す
る出力端子同士を相互に接続することにより、相補出力
信号が一致するように電流源ＭＯＳＦＥＴＱ２３、Ｑ２
６及びカスコード部のＭＯＳＦＥＴＱ２７〜Ｑ３４のゲ
ートに供給されるバイアス電圧ＶＢを形成します。この
電圧ＶＢを入力回路を構成する上記電流源ＭＯＳＦＥＴ
Ｑ３、Ｑ６及びカスコード部のＭＯＳＦＥＴＱ７〜Ｑ１
４のゲートに供給することにより、入力回路において
は、入力端子ＩＮとＩＮＢに対応してハイレベル／ロウ
レベルに変化するような出力信号を形成する。そのうち
の一方の出力信号ｏｕｔをＣＭＯＳインバータ回路等の
出力増幅回路ＯＡにより増幅してＣＭＯＳレベルの内部
信号を形成することができる。
【００２１】入力回路においては、出力信号のレベルを
決める信号伝達動作において、上記バイアス電圧ＶＢを
形成するための負帰還動作を行わないから、入力端子Ｉ
ＮとＩＮＢから入力された入力信号に対応した出力信号
ｏｕｔを形成する信号伝達動作を高速に行うようにする
ことができる。
決める信号伝達動作において、上記バイアス電圧ＶＢを
形成するための負帰還動作を行わないから、入力端子Ｉ
ＮとＩＮＢから入力された入力信号に対応した出力信号
ｏｕｔを形成する信号伝達動作を高速に行うようにする
ことができる。
【００２２】図２には、本発明に係る半導体集積回路装
置に設けられる入力回路の他の一実施例の回路図が示さ
れている。この実施例の入力回路は、前記図１と同じ回
路が用いられる。ただし、一対の入力端子のうちの一方
の入力端子ＩＮには、入力信号が供給され、前記図１の
入力回路では反転の入力信号が供給される入力端子ＩＮ
Ｂに対応した入力端子は、上記入力信号のハイレベル／
ロウレベルを判定する参照電圧ＶＲＥＦが供給される参
照電圧端子とされる。
置に設けられる入力回路の他の一実施例の回路図が示さ
れている。この実施例の入力回路は、前記図１と同じ回
路が用いられる。ただし、一対の入力端子のうちの一方
の入力端子ＩＮには、入力信号が供給され、前記図１の
入力回路では反転の入力信号が供給される入力端子ＩＮ
Ｂに対応した入力端子は、上記入力信号のハイレベル／
ロウレベルを判定する参照電圧ＶＲＥＦが供給される参
照電圧端子とされる。
【００２３】このような参照電圧ＶＲＥＦを用いた入力
回路に供給されるバイアス電圧ＶＢを形成するバイアス
回路ＶＢＧでは、一対の入力端子が共に参照電圧ＶＲＥ
Ｆが供給される参照電圧端子とされる。素子にバラツキ
がなければ、同じ参照電圧ＶＲＥＦが供給されるので、
一対の出力信号も同じくなるはずであるが、実際には差
動ペア素子でのオフセット、出力ＭＯＳＦＥＴでも同様
なオフセットを持つので、かかるオセットを補償するよ
うなバイアス電圧ＶＢが形成され、それが上記入力回路
の対応するＭＯＳＦＥＴに供給される。これにより、シ
ングル構成の入力回路においても、動作の高速化と安定
化を実現することができる。
回路に供給されるバイアス電圧ＶＢを形成するバイアス
回路ＶＢＧでは、一対の入力端子が共に参照電圧ＶＲＥ
Ｆが供給される参照電圧端子とされる。素子にバラツキ
がなければ、同じ参照電圧ＶＲＥＦが供給されるので、
一対の出力信号も同じくなるはずであるが、実際には差
動ペア素子でのオフセット、出力ＭＯＳＦＥＴでも同様
なオフセットを持つので、かかるオセットを補償するよ
うなバイアス電圧ＶＢが形成され、それが上記入力回路
の対応するＭＯＳＦＥＴに供給される。これにより、シ
ングル構成の入力回路においても、動作の高速化と安定
化を実現することができる。
【００２４】図３と図４には、本発明に係る半導体集積
回路装置に設けられる入力回路の他の一実施例の回路図
が示されている。この実施例の入力回路は、前記図１の
実施例の改良に係るものであり、図１の実施例回路に対
してスイッチＳ１〜Ｓ１１が付加されて、図３、図４の
実施例が構成される。このうち、図３には、半導体集積
回路装置が通常の動作を行うノーマルモード時のスイッ
チＳ１〜Ｓ１１の状態が示され、図４には、半導体集積
回路装置が動作を行わないスタンバイモード時のスイッ
チＳ１〜Ｓ１１の状態が示されている。
回路装置に設けられる入力回路の他の一実施例の回路図
が示されている。この実施例の入力回路は、前記図１の
実施例の改良に係るものであり、図１の実施例回路に対
してスイッチＳ１〜Ｓ１１が付加されて、図３、図４の
実施例が構成される。このうち、図３には、半導体集積
回路装置が通常の動作を行うノーマルモード時のスイッ
チＳ１〜Ｓ１１の状態が示され、図４には、半導体集積
回路装置が動作を行わないスタンバイモード時のスイッ
チＳ１〜Ｓ１１の状態が示されている。
【００２５】図３、図４において、入力回路は、カスコ
ード部が２つに分けられて、それぞれにスイッチＳ１、
Ｓ４と、スイッチＳ３とＳ６が設けられる。また、Ｐチ
ャネル型とＮチャネル型の電流源ＭＯＳＦＥＴにもスイ
ッチＳ２、Ｓ５と、スイッチＳ１１とＳ７が設けられ
る。上記スイッチＳ１〜Ｓ３は、電源電圧ＶＤＤＱに選
択的に接続するために設けられ、スイッチＳ１１は回路
の接地電位ＶＳＳに選択的に接続するために設けられ
る。そして、スイッチＳ４〜Ｓ６は、バイアス回路ＶＢ
Ｇで形成されたバイアス電圧ＶＢを選択的に伝えるため
に設けられる。バイアス回路ＶＢＧにおいても、カスコ
ード部が２つに分けられて、それぞれにスイッチＳ８、
Ｓ９が設けられて、それぞれの出力端子と選択的に接続
される。２つのカスコード部のＭＯＳＦＥＴの共通接続
されたゲートに対して、電源電圧ＶＤＤＱに選択的に接
続するためのスイッチＳ１０が設けられる。
ード部が２つに分けられて、それぞれにスイッチＳ１、
Ｓ４と、スイッチＳ３とＳ６が設けられる。また、Ｐチ
ャネル型とＮチャネル型の電流源ＭＯＳＦＥＴにもスイ
ッチＳ２、Ｓ５と、スイッチＳ１１とＳ７が設けられ
る。上記スイッチＳ１〜Ｓ３は、電源電圧ＶＤＤＱに選
択的に接続するために設けられ、スイッチＳ１１は回路
の接地電位ＶＳＳに選択的に接続するために設けられ
る。そして、スイッチＳ４〜Ｓ６は、バイアス回路ＶＢ
Ｇで形成されたバイアス電圧ＶＢを選択的に伝えるため
に設けられる。バイアス回路ＶＢＧにおいても、カスコ
ード部が２つに分けられて、それぞれにスイッチＳ８、
Ｓ９が設けられて、それぞれの出力端子と選択的に接続
される。２つのカスコード部のＭＯＳＦＥＴの共通接続
されたゲートに対して、電源電圧ＶＤＤＱに選択的に接
続するためのスイッチＳ１０が設けられる。
【００２６】図３のノーマルモードでは、スイッチＳ１
〜Ｓ３、Ｓ１１はオフ状態にされ、スイッチＳ４〜Ｓ７
はオン状態にされる。これにより、入力回路は、前記図
１の入力回路と同じ接続構成とされる。バイアス回路Ｖ
ＢＧは、スイッチＳ８とＳ９がオン状態にされ、スイッ
チＳ１０がオフ状態にされる。これにより、バイアス回
路ＶＢＧは、前記図１のバイアス回路と同じ接続構成と
される。この結果、図１の実施例と同様に動作して、バ
イアス回路ＶＢＧは入力端子ＩＮとＩＮＢに対応したバ
イアス電圧ＶＢを形成する。入力回路は上記バイアス回
路で形成されたバイアス電圧ＶＢにより動作し、入力端
子ＩＮとＩＮＢから供給される入力信号に対応した信号
ｏｕｔを形成する。
〜Ｓ３、Ｓ１１はオフ状態にされ、スイッチＳ４〜Ｓ７
はオン状態にされる。これにより、入力回路は、前記図
１の入力回路と同じ接続構成とされる。バイアス回路Ｖ
ＢＧは、スイッチＳ８とＳ９がオン状態にされ、スイッ
チＳ１０がオフ状態にされる。これにより、バイアス回
路ＶＢＧは、前記図１のバイアス回路と同じ接続構成と
される。この結果、図１の実施例と同様に動作して、バ
イアス回路ＶＢＧは入力端子ＩＮとＩＮＢに対応したバ
イアス電圧ＶＢを形成する。入力回路は上記バイアス回
路で形成されたバイアス電圧ＶＢにより動作し、入力端
子ＩＮとＩＮＢから供給される入力信号に対応した信号
ｏｕｔを形成する。
【００２７】図４のスタンバイモードでは、上記図３と
は逆に、スイッチＳ１〜Ｓ３、Ｓ１１はオン状態にさ
れ、スイッチＳ４〜Ｓ７はオフ状態にされる。これによ
り、入力回路のカスコード部のＭＯＳＦＥＴのゲートに
は、バイアス電圧ＶＢに代えて電源電圧ＶＤＤＱが供給
されてＰチャネルＭＯＳＦＥＴがオフ状態にされ、Ｐチ
ャネル電流源ＭＯＳＦＥＴには上記電源電圧ＶＤＤＱが
供給されてオフ状態にされ、Ｎチャネル電流源ＭＯＳＦ
ＥＴには回路の接地電位ＶＳＳが供給されてオフ状態に
される。したがって、入力回路においては、電源電圧Ｖ
ＤＤＱと回路の接地電位ＶＳＳとの間で電流経路が形成
されないので低消費電力となる。
は逆に、スイッチＳ１〜Ｓ３、Ｓ１１はオン状態にさ
れ、スイッチＳ４〜Ｓ７はオフ状態にされる。これによ
り、入力回路のカスコード部のＭＯＳＦＥＴのゲートに
は、バイアス電圧ＶＢに代えて電源電圧ＶＤＤＱが供給
されてＰチャネルＭＯＳＦＥＴがオフ状態にされ、Ｐチ
ャネル電流源ＭＯＳＦＥＴには上記電源電圧ＶＤＤＱが
供給されてオフ状態にされ、Ｎチャネル電流源ＭＯＳＦ
ＥＴには回路の接地電位ＶＳＳが供給されてオフ状態に
される。したがって、入力回路においては、電源電圧Ｖ
ＤＤＱと回路の接地電位ＶＳＳとの間で電流経路が形成
されないので低消費電力となる。
【００２８】バイアス回路ＶＢＧにおいても、前記図３
と逆に、スイッチＳ８とＳ９がオフ状態にされ、スイッ
チＳ１０がオン状態にされる。これにより、バイアス回
路ＶＢＧは、ＰチャネルＭＯＳＦＥＴが全てオフ状態に
されるので、上記電源電圧ＶＤＤＱによって、Ｎチャネ
ル電流源ＭＯＳＦＥＴがオン状態となり、カスコード部
のＮチャネルＭＯＳＦＥＴがオン状態となっても、電源
電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間で電流経路
が形成されないので低消費電力となる。このように、ス
タンバイモードでは、入力回路及びバイアス回路で直流
電流が発生しないから低消費電力となる。ただし、オフ
状態のＰチャネルＭＯＳＦＥＴに流れるリーク電流は無
視するものとする。
と逆に、スイッチＳ８とＳ９がオフ状態にされ、スイッ
チＳ１０がオン状態にされる。これにより、バイアス回
路ＶＢＧは、ＰチャネルＭＯＳＦＥＴが全てオフ状態に
されるので、上記電源電圧ＶＤＤＱによって、Ｎチャネ
ル電流源ＭＯＳＦＥＴがオン状態となり、カスコード部
のＮチャネルＭＯＳＦＥＴがオン状態となっても、電源
電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間で電流経路
が形成されないので低消費電力となる。このように、ス
タンバイモードでは、入力回路及びバイアス回路で直流
電流が発生しないから低消費電力となる。ただし、オフ
状態のＰチャネルＭＯＳＦＥＴに流れるリーク電流は無
視するものとする。
【００２９】この実施例のように、スタンバイモードに
おいて、カスコード部の各ＭＯＳＦＥＴに対して電源電
圧ＶＤＤＱを供給する構成は、ＰチャネルＭＯＳＦＥＴ
をオフ状態にさせるものであり、ＰチャネルＭＯＳＦＥ
Ｔをオン状態にさせるようにゲートと基板（チャネル
間）に電圧を供給した場合に生じるＮＢＴＩ（Negative
Bias Temperature Instability)劣化を防止する上で効
果的である。また、差動ＭＯＳＦＥＴの基板（チャネ
ル）とソースとを接続する構成は、上記ＮＢＴＩ劣化を
防止する上で有益である。このため、差動ＭＯＳＦＥＴ
は、それぞれが電気的に独立したウェル領域に形成され
る。
おいて、カスコード部の各ＭＯＳＦＥＴに対して電源電
圧ＶＤＤＱを供給する構成は、ＰチャネルＭＯＳＦＥＴ
をオフ状態にさせるものであり、ＰチャネルＭＯＳＦＥ
Ｔをオン状態にさせるようにゲートと基板（チャネル
間）に電圧を供給した場合に生じるＮＢＴＩ（Negative
Bias Temperature Instability)劣化を防止する上で効
果的である。また、差動ＭＯＳＦＥＴの基板（チャネ
ル）とソースとを接続する構成は、上記ＮＢＴＩ劣化を
防止する上で有益である。このため、差動ＭＯＳＦＥＴ
は、それぞれが電気的に独立したウェル領域に形成され
る。
【００３０】図５には、本発明に係る半導体集積回路装
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例の入力回路は、前記レイル・
ツー・レイル回路と、ＣＭＯＳ回路との２通りの入力動
作に切り換えることが可能な機能が付加される。前記図
３（図４）の回路において、入力端子ＩＮと、出力信号
を形成するカスコード部の各ＭＯＳＦＥＴのゲートとの
間に、スイッチ１２が設けられる。同様に、他方のカス
コード部のＭＯＳＦＥＴのゲートと、それに対応した入
力端子ＩＮＢとの間にスイッチ１３が設けられる。
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例の入力回路は、前記レイル・
ツー・レイル回路と、ＣＭＯＳ回路との２通りの入力動
作に切り換えることが可能な機能が付加される。前記図
３（図４）の回路において、入力端子ＩＮと、出力信号
を形成するカスコード部の各ＭＯＳＦＥＴのゲートとの
間に、スイッチ１２が設けられる。同様に、他方のカス
コード部のＭＯＳＦＥＴのゲートと、それに対応した入
力端子ＩＮＢとの間にスイッチ１３が設けられる。
【００３１】同図には、ＣＭＯＳ入力モードの様子が示
されており、スイッチＳ 1、Ｓ３はオフ状態にされ、ス
イッチＳ２とＳ１１はオン状態にされる。他のスイッチ
Ｓ４〜Ｓ１０の状態は、前記図４のスタンバイモードの
ときと同様であり、バイアス回路は回路動作が停止され
て低消費電力状態になる。
されており、スイッチＳ 1、Ｓ３はオフ状態にされ、ス
イッチＳ２とＳ１１はオン状態にされる。他のスイッチ
Ｓ４〜Ｓ１０の状態は、前記図４のスタンバイモードの
ときと同様であり、バイアス回路は回路動作が停止され
て低消費電力状態になる。
【００３２】入力回路においては、２つの差動回路の電
流源ＭＯＳＦＥＴがそれぞれオフ状態にされて差動回路
には電流が流れなくされる。したがって、スイッチＳ１
２のオン状態により、入力端子ＩＮの入力信号は、カス
コード接続のＭＯＳＦＥＴのゲートに共通に供給され
る。この構成は、２つのＰチャネルＭＯＳＦＥＴと２つ
のＮチャネルＭＯＳＦＥＴとが直列接続されており、そ
れらのゲートに入力信号が供給され、ＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴのドレイン接続点から
出力信号を得るので上記カスコード部は、ＣＭＯＳイン
バータ回路と等価の動作を行うものとされる。
流源ＭＯＳＦＥＴがそれぞれオフ状態にされて差動回路
には電流が流れなくされる。したがって、スイッチＳ１
２のオン状態により、入力端子ＩＮの入力信号は、カス
コード接続のＭＯＳＦＥＴのゲートに共通に供給され
る。この構成は、２つのＰチャネルＭＯＳＦＥＴと２つ
のＮチャネルＭＯＳＦＥＴとが直列接続されており、そ
れらのゲートに入力信号が供給され、ＮチャネルＭＯＳ
ＦＥＴとＰチャネルＭＯＳＦＥＴのドレイン接続点から
出力信号を得るので上記カスコード部は、ＣＭＯＳイン
バータ回路と等価の動作を行うものとされる。
【００３３】入力端子ＩＮＢからの入力信号も、スイッ
チＳ１３を通して他方のカスコード接続のＭＯＳＦＥＴ
のゲートに共通に供給される。それ故、かかるカスコー
ド接続のＭＯＳＦＥＴもＣＭＯＳインバータ回路と等価
となって、その出力端子から出力信号を形成し、図示し
ない内部回路に取り込んだ入力信号を伝えることができ
る。なお、入力端子ＩＮの入力信号に対して、入力端子
ＩＮＢの入力信号が反転信号の場合には、わざわざ２つ
の入力回路（カスコード接続のＭＯＳＦＥＴ）を用い
て、それぞれを入力する必要はない。例えば、バー信号
の場合には、入力端子ＩＮＢを用い、テュルー信号の場
合には入力端子ＩＮを用いるようにいずれか一方を選択
的に使用すればよい。
チＳ１３を通して他方のカスコード接続のＭＯＳＦＥＴ
のゲートに共通に供給される。それ故、かかるカスコー
ド接続のＭＯＳＦＥＴもＣＭＯＳインバータ回路と等価
となって、その出力端子から出力信号を形成し、図示し
ない内部回路に取り込んだ入力信号を伝えることができ
る。なお、入力端子ＩＮの入力信号に対して、入力端子
ＩＮＢの入力信号が反転信号の場合には、わざわざ２つ
の入力回路（カスコード接続のＭＯＳＦＥＴ）を用い
て、それぞれを入力する必要はない。例えば、バー信号
の場合には、入力端子ＩＮＢを用い、テュルー信号の場
合には入力端子ＩＮを用いるようにいずれか一方を選択
的に使用すればよい。
【００３４】上記のスイッチＳ１〜Ｓ１３は、例えばＭ
ＯＳＦＥＴにより構成される。ＭＯＳＦＥＴの持つしき
い値電圧により、入力された電圧がそのまま出力できな
い場合には、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴを並列接続して、それらを制御信号に従ってオ
ン／オフさせるようにするＣＭＯＳスイッチを用いるよ
うにすればよい。
ＯＳＦＥＴにより構成される。ＭＯＳＦＥＴの持つしき
い値電圧により、入力された電圧がそのまま出力できな
い場合には、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴを並列接続して、それらを制御信号に従ってオ
ン／オフさせるようにするＣＭＯＳスイッチを用いるよ
うにすればよい。
【００３５】図６には、本発明に係る半導体集積回路装
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例は、前記図２の実施例と基本
的には同じである。この実施例では、入力回路のＰチャ
ネル差動ＭＯＳＦＥＴＱ１とＱ２、カスコード部のＰチ
ャネルＭＯＳＦＥＴＱ１１〜Ｑ１４は、そのチャネル幅
がＷ４のように同一に形成される。また、入力回路のＮ
チャネル差動ＭＯＳＦＥＴＱ４とＱ５、カスコード部の
ＰチャネルＭＯＳＦＥＴＱ７〜Ｑ１０は、そのチャネル
幅がＷ３のように同一に形成される。
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例は、前記図２の実施例と基本
的には同じである。この実施例では、入力回路のＰチャ
ネル差動ＭＯＳＦＥＴＱ１とＱ２、カスコード部のＰチ
ャネルＭＯＳＦＥＴＱ１１〜Ｑ１４は、そのチャネル幅
がＷ４のように同一に形成される。また、入力回路のＮ
チャネル差動ＭＯＳＦＥＴＱ４とＱ５、カスコード部の
ＰチャネルＭＯＳＦＥＴＱ７〜Ｑ１０は、そのチャネル
幅がＷ３のように同一に形成される。
【００３６】上記Ｐチャネル差動ＭＯＳＦＥＴＱ１とＱ
２の動作電流を形成するＰチャネルＭＯＳＦＥＴＱ３
は、そのチャネル幅がＷ３のように同じＰチャネルの前
記他のＭＯＳＦＥＴＱ１、Ｑ２等のチャネル幅Ｗ４より
も小さく形成され、言い換えるならば、オン抵抗値が大
きく形成される。同様に、上記Ｎチャネル差動ＭＯＳＦ
ＥＴＱ４とＱ５の動作電流を形成するＰチャネルＭＯＳ
ＦＥＴＱ６は、そのチャネル幅がＷ２のように同じＮチ
ャネルの前記他のＭＯＳＦＥＴＱ４、Ｑ５等のチャネル
幅Ｗ３よりも小さく形成され、言い換えるならば、オン
抵抗値が大きく形成される。バイアス回路ＶＢＧにおい
ても、ＭＯＳＦＥＴＱ２１〜Ｑ３４は、対応する入力回
路の前記ＭＯＳＦＥＴＱ１〜Ｑ１４と同じくチャネル幅
がＷ１〜Ｗ４のようにそれぞれ形成される。
２の動作電流を形成するＰチャネルＭＯＳＦＥＴＱ３
は、そのチャネル幅がＷ３のように同じＰチャネルの前
記他のＭＯＳＦＥＴＱ１、Ｑ２等のチャネル幅Ｗ４より
も小さく形成され、言い換えるならば、オン抵抗値が大
きく形成される。同様に、上記Ｎチャネル差動ＭＯＳＦ
ＥＴＱ４とＱ５の動作電流を形成するＰチャネルＭＯＳ
ＦＥＴＱ６は、そのチャネル幅がＷ２のように同じＮチ
ャネルの前記他のＭＯＳＦＥＴＱ４、Ｑ５等のチャネル
幅Ｗ３よりも小さく形成され、言い換えるならば、オン
抵抗値が大きく形成される。バイアス回路ＶＢＧにおい
ても、ＭＯＳＦＥＴＱ２１〜Ｑ３４は、対応する入力回
路の前記ＭＯＳＦＥＴＱ１〜Ｑ１４と同じくチャネル幅
がＷ１〜Ｗ４のようにそれぞれ形成される。
【００３７】差動増幅部において、電流源ＭＯＳＦＥＴ
Ｑ３（Ｑ２３）及びＱ６（Ｑ２６）のオン抵抗値を大き
くした理由は、それに対応した差動ＭＯＳＦＥＴＱ１と
Ｑ２（Ｑ２１とＱ２２）のドレイン電位の変化を小さく
するためである。つまり、Ｎチャネル差動ＭＯＳＦＥＴ
Ｑ４とＱ５においては、そのドレイン電位の低電圧側へ
の落ち込みを制限し、Ｐチャネル差動ＭＯＳＦＥＴＱ１
とＱ２においては、そのドレイン電位の浮き上がりを制
限する。
Ｑ３（Ｑ２３）及びＱ６（Ｑ２６）のオン抵抗値を大き
くした理由は、それに対応した差動ＭＯＳＦＥＴＱ１と
Ｑ２（Ｑ２１とＱ２２）のドレイン電位の変化を小さく
するためである。つまり、Ｎチャネル差動ＭＯＳＦＥＴ
Ｑ４とＱ５においては、そのドレイン電位の低電圧側へ
の落ち込みを制限し、Ｐチャネル差動ＭＯＳＦＥＴＱ１
とＱ２においては、そのドレイン電位の浮き上がりを制
限する。
【００３８】このような差動増幅部でのドレイン電位の
変動を小さくすることにより、信号切り替わりを高速に
するものである。つまり、一般的な差動回路のように差
動ＭＯＳＦＥＴと、その動作電流を形成する電流源ＭＯ
ＳＦＥＴを同じサイズとした場合には、そのオン抵抗値
も同様となって、差動入力に対して相対的にオン状態に
せされるＭＯＳＦＥＴのドレイン電位の落ち込み又は浮
き上がりが大きくなる。例えば、差動ＭＯＳＦＥＴＱ４
がオン状態に、ＭＯＳＦＥＴＱ５がオフ状態のときに上
記ＭＯＳＦＥＴＱ４のドレイン電圧の落ち込みが大きい
と、入力信号が変化して出力レベルの切り換えを行うと
き、上記ドレイン電圧の落ち込みはカスコード部の電流
源ＭＯＳＦＥＴＱ１２でしか回復させることができな
く、このＭＯＳＦＥＴＱ１２はカスコード部の増幅ＭＯ
ＳＦＥＴＱ１１へも電流を供給するので上記ドレイン電
圧の落ち込みの回復に時間がかかってしまう。
変動を小さくすることにより、信号切り替わりを高速に
するものである。つまり、一般的な差動回路のように差
動ＭＯＳＦＥＴと、その動作電流を形成する電流源ＭＯ
ＳＦＥＴを同じサイズとした場合には、そのオン抵抗値
も同様となって、差動入力に対して相対的にオン状態に
せされるＭＯＳＦＥＴのドレイン電位の落ち込み又は浮
き上がりが大きくなる。例えば、差動ＭＯＳＦＥＴＱ４
がオン状態に、ＭＯＳＦＥＴＱ５がオフ状態のときに上
記ＭＯＳＦＥＴＱ４のドレイン電圧の落ち込みが大きい
と、入力信号が変化して出力レベルの切り換えを行うと
き、上記ドレイン電圧の落ち込みはカスコード部の電流
源ＭＯＳＦＥＴＱ１２でしか回復させることができな
く、このＭＯＳＦＥＴＱ１２はカスコード部の増幅ＭＯ
ＳＦＥＴＱ１１へも電流を供給するので上記ドレイン電
圧の落ち込みの回復に時間がかかってしまう。
【００３９】つまり、差動ＭＯＳＦＥＴＱ４がオン状態
からオフ状態に切り換えられ、ＭＯＳＦＥＴＱ１２の電
流は増幅ＭＯＳＦＥＴＱ１１に供給されて、上記差動Ｍ
ＯＳＦＥＴＱ４がオン状態のときの反転信号を形成する
動作を行わなければならないのに、上記ＭＯＳＦＥＴＱ
４のドレインの寄生容量を充電するためにも使われるこ
ととなって出力の切り換えを遅くしてしまう。
からオフ状態に切り換えられ、ＭＯＳＦＥＴＱ１２の電
流は増幅ＭＯＳＦＥＴＱ１１に供給されて、上記差動Ｍ
ＯＳＦＥＴＱ４がオン状態のときの反転信号を形成する
動作を行わなければならないのに、上記ＭＯＳＦＥＴＱ
４のドレインの寄生容量を充電するためにも使われるこ
ととなって出力の切り換えを遅くしてしまう。
【００４０】これに対して、本願発明のように差動ＭＯ
ＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）に対して、電流源Ｍ
ＯＳＦＥＴＱ３（Ｑ６）のオン抵抗値を大きくするとい
う単純な構成により、上記差動ＭＯＳＦＥＴＱ１とＱ２
（Ｑ４とＱ５）のドレイン電圧の変化幅を小さくでき、
結果として上記のような出力切り換えを高速に行うこと
が可能となる。つまり、入力信号の伝達速度を高速に行
うようにすることができる。
ＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）に対して、電流源Ｍ
ＯＳＦＥＴＱ３（Ｑ６）のオン抵抗値を大きくするとい
う単純な構成により、上記差動ＭＯＳＦＥＴＱ１とＱ２
（Ｑ４とＱ５）のドレイン電圧の変化幅を小さくでき、
結果として上記のような出力切り換えを高速に行うこと
が可能となる。つまり、入力信号の伝達速度を高速に行
うようにすることができる。
【００４１】この実施例のように、入力回路とバイアス
回路とにおいて、対応するＭＯＳＦＥＴのサイズをＷ１
〜Ｗ４のように互いに等しくした場合を基準にし、入力
回路側の各ＭＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×４
のようにそれぞれを４倍にすると、各ＭＯＳＦＥＴに流
れる電流も４倍となり、信号伝達速度を高速にすること
ができる。この場合には、入力回路側のみに大きな電流
が流れ、バイアス回路は少なくてよいのでノーマルモー
ドでの効率的に電流を使用することができる。
回路とにおいて、対応するＭＯＳＦＥＴのサイズをＷ１
〜Ｗ４のように互いに等しくした場合を基準にし、入力
回路側の各ＭＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×４
のようにそれぞれを４倍にすると、各ＭＯＳＦＥＴに流
れる電流も４倍となり、信号伝達速度を高速にすること
ができる。この場合には、入力回路側のみに大きな電流
が流れ、バイアス回路は少なくてよいのでノーマルモー
ドでの効率的に電流を使用することができる。
【００４２】また、入力回路とバイアス回路とにおい
て、対応するＭＯＳＦＥＴのサイズをＷ１〜Ｗ４のよう
に互いに等しくした場合を基準にし、入力回路側の各Ｍ
ＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×８のようにそれ
ぞれを８倍にすると、各ＭＯＳＦＥＴに流れる電流も８
倍となり、いっそうの信号伝達速度を高速にすることが
できる。この場合には、入力回路側のみに大きな電流が
流れ、バイアス回路は少なくてよいのでノーマルモード
での効率的に電流を使用することができる。
て、対応するＭＯＳＦＥＴのサイズをＷ１〜Ｗ４のよう
に互いに等しくした場合を基準にし、入力回路側の各Ｍ
ＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×８のようにそれ
ぞれを８倍にすると、各ＭＯＳＦＥＴに流れる電流も８
倍となり、いっそうの信号伝達速度を高速にすることが
できる。この場合には、入力回路側のみに大きな電流が
流れ、バイアス回路は少なくてよいのでノーマルモード
での効率的に電流を使用することができる。
【００４３】例えば、後述するようなシンクロナスＳＲ
ＡＭにおいて、クロック信号ＣＬＫ，ＣＬＫＢを入力す
る入力回路には、前記（Ｗ１〜Ｗ４）×８のようなＭＯ
ＳＦＥＴを用い、制御信号Ｓ，ＷＥ，ＷＥｘ等は前記
（Ｗ１〜Ｗ４）×４のようなＭＯＳＦＥＴを用い、アド
レス信号Ａ０〜Ａ１８・ＡＳやＤＱ０〜ＤＡ３５は、
（Ｗ１〜Ｗ４）×１のようにバイアス回路ＶＢＧと等倍
にするよう、それぞれの入力信号の要求される伝達速度
に対応した３段階の使い分けに利用できる。
ＡＭにおいて、クロック信号ＣＬＫ，ＣＬＫＢを入力す
る入力回路には、前記（Ｗ１〜Ｗ４）×８のようなＭＯ
ＳＦＥＴを用い、制御信号Ｓ，ＷＥ，ＷＥｘ等は前記
（Ｗ１〜Ｗ４）×４のようなＭＯＳＦＥＴを用い、アド
レス信号Ａ０〜Ａ１８・ＡＳやＤＱ０〜ＤＡ３５は、
（Ｗ１〜Ｗ４）×１のようにバイアス回路ＶＢＧと等倍
にするよう、それぞれの入力信号の要求される伝達速度
に対応した３段階の使い分けに利用できる。
【００４４】図７には、本発明に係る半導体集積回路装
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例は、前記のようなレイル・ツ
ー・レイル回路ではなく、Ｎチャネル差動ＭＯＳＦＥ
Ｔ、Ｎチャネル電流源ＭＯＳＦＥＴ及びＰチャネル負荷
ＭＯＳＦＥＴにより第１差動増幅回路を構成し、同様に
Ｐチャネル差動ＭＯＳＦＥＴ、Ｐチャネル電流源ＭＯＳ
ＦＥＴ及びＮチャネル負荷ＭＯＳＦＥＴにより第２差動
増幅回路を構成し、上記第１と第２の差動増幅回路の入
力端子を共通にして入力端子ＣＫ，ＣＫＢに接続する。
置に設けられる入力回路の更に他の一実施例の回路図が
示されている。この実施例は、前記のようなレイル・ツ
ー・レイル回路ではなく、Ｎチャネル差動ＭＯＳＦＥ
Ｔ、Ｎチャネル電流源ＭＯＳＦＥＴ及びＰチャネル負荷
ＭＯＳＦＥＴにより第１差動増幅回路を構成し、同様に
Ｐチャネル差動ＭＯＳＦＥＴ、Ｐチャネル電流源ＭＯＳ
ＦＥＴ及びＮチャネル負荷ＭＯＳＦＥＴにより第２差動
増幅回路を構成し、上記第１と第２の差動増幅回路の入
力端子を共通にして入力端子ＣＫ，ＣＫＢに接続する。
【００４５】特に制限されないが、電流源ＭＯＳＦＥＴ
と差動ＭＯＳＦＥＴの共通ソースとの間には、差動ＭＯ
ＳＦＥＴのドレイン出力をそれぞれのゲートに受け、並
列形態にされた２つのＭＯＳＦＥＴが設けられる。これ
らのＭＯＳＦＥＴは、出力信号の変動を小さくするよう
な負帰還動作を行うために設けられる。
と差動ＭＯＳＦＥＴの共通ソースとの間には、差動ＭＯ
ＳＦＥＴのドレイン出力をそれぞれのゲートに受け、並
列形態にされた２つのＭＯＳＦＥＴが設けられる。これ
らのＭＯＳＦＥＴは、出力信号の変動を小さくするよう
な負帰還動作を行うために設けられる。
【００４６】上記第１及び第２差動増幅回路のそれぞれ
に対して、それぞれ同様な第３及び第４差動増幅回路が
設けられ、Ｎチャネル差動ＭＯＳＦＥＴを持つ第１と第
３差動増幅回路とが縦列形態に接続され、Ｐチャネル差
動ＭＯＳＦＥＴを持つ第２と第４差動増幅回路とが縦列
形態に接続されて、それぞれにおいて２段増幅動作を行
うようにされる。
に対して、それぞれ同様な第３及び第４差動増幅回路が
設けられ、Ｎチャネル差動ＭＯＳＦＥＴを持つ第１と第
３差動増幅回路とが縦列形態に接続され、Ｐチャネル差
動ＭＯＳＦＥＴを持つ第２と第４差動増幅回路とが縦列
形態に接続されて、それぞれにおいて２段増幅動作を行
うようにされる。
【００４７】そして、第３増幅回路の出力信号はＰチャ
ネルの出力ＭＯＳＦＥＴのゲートに供給され、第４増幅
回路の出力信号はＮチャネルの出力ＭＯＳＦＥＴのゲー
トに供給され、上記Ｐチャネル出力ＭＯＳＦＥＴとＮチ
ャネル出力ＭＯＳＦＥＴとの相補の増幅信号の対応する
もの同士が直列形態に接続されて反転出力信号ＸＢと非
反転出力信号ＸＴを形成する。これらの出力信号ＸＢと
ＸＴは、ＣＭＯＳインバータ回路を通して相補信号とし
て内部回路に取り込まれる。
ネルの出力ＭＯＳＦＥＴのゲートに供給され、第４増幅
回路の出力信号はＮチャネルの出力ＭＯＳＦＥＴのゲー
トに供給され、上記Ｐチャネル出力ＭＯＳＦＥＴとＮチ
ャネル出力ＭＯＳＦＥＴとの相補の増幅信号の対応する
もの同士が直列形態に接続されて反転出力信号ＸＢと非
反転出力信号ＸＴを形成する。これらの出力信号ＸＢと
ＸＴは、ＣＭＯＳインバータ回路を通して相補信号とし
て内部回路に取り込まれる。
【００４８】上記第１ないし第４差動増幅回路のそれぞ
れは、電流源ＭＯＳＦＥＴのゲートに供給されるバイア
ス電圧と、それと反対導電型の負荷ＭＯＳＦＥＴのゲー
トに供給されるバイアス電圧とが同電位にされる。これ
らのバイアス電圧は、次に説明するようなバイアス回路
により形成される。
れは、電流源ＭＯＳＦＥＴのゲートに供給されるバイア
ス電圧と、それと反対導電型の負荷ＭＯＳＦＥＴのゲー
トに供給されるバイアス電圧とが同電位にされる。これ
らのバイアス電圧は、次に説明するようなバイアス回路
により形成される。
【００４９】図８には、図７の入力回路に用いられるバ
イアス回路の一実施例の回路図が示されている。バイア
ス回路は、前記図７の第１ないし第４差動増幅回路の電
流源ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴに供給される４通
りのバイアス電圧ＮＢ１、ＰＢ１、ＮＢ２，ＰＢ２を形
成する。
イアス回路の一実施例の回路図が示されている。バイア
ス回路は、前記図７の第１ないし第４差動増幅回路の電
流源ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴに供給される４通
りのバイアス電圧ＮＢ１、ＰＢ１、ＮＢ２，ＰＢ２を形
成する。
【００５０】バイアス回路は、前記レイル・ツー・レイ
ル回路に設けられたバイアス回路と同様に、入力回路と
同じ回路構成のものが用いられる。つまり、前記図７の
入力回路の第１ないし第４差動増幅回路と同じ回路構成
にされた４つの差動増幅回路が用いられる。前段の２つ
の差動増幅回路には、それぞれ入力回路と同じく入力端
子ＣＫとＣＫＢに接続される。前段の差動増幅回路の差
動出力が後段の差動増幅回路の入力端子に接続されるま
では前記入力回路と同様である。
ル回路に設けられたバイアス回路と同様に、入力回路と
同じ回路構成のものが用いられる。つまり、前記図７の
入力回路の第１ないし第４差動増幅回路と同じ回路構成
にされた４つの差動増幅回路が用いられる。前段の２つ
の差動増幅回路には、それぞれ入力回路と同じく入力端
子ＣＫとＣＫＢに接続される。前段の差動増幅回路の差
動出力が後段の差動増幅回路の入力端子に接続されるま
では前記入力回路と同様である。
【００５１】上記バイアス回路を構成する４つの差動増
幅回路は、それぞれの差動ＭＯＳＦＥＴのドレイン出力
が共通に接続される。上記４つの差動増幅回路のそれぞ
れにおいては、相補の出力端子を相互に接続して等しい
電圧になるように、自身の負荷ＭＯＳＦＥＴ及び電流源
ＭＯＳＦＥＴを制御しつつ、４通りのバイアス電圧ＮＢ
１、ＮＢ２、ＰＢ１、ＰＢ２を形成する。これにより、
Ｎチャネル差動ＭＯＳＦＥＴと、Ｐチャネル差動ＭＯＳ
ＦＥＴを用いて、電源電圧と回路の接地電位の範囲内で
変化する入力信号に応答できる入力回路の動作の高速化
と安定化を実現することができる。
幅回路は、それぞれの差動ＭＯＳＦＥＴのドレイン出力
が共通に接続される。上記４つの差動増幅回路のそれぞ
れにおいては、相補の出力端子を相互に接続して等しい
電圧になるように、自身の負荷ＭＯＳＦＥＴ及び電流源
ＭＯＳＦＥＴを制御しつつ、４通りのバイアス電圧ＮＢ
１、ＮＢ２、ＰＢ１、ＰＢ２を形成する。これにより、
Ｎチャネル差動ＭＯＳＦＥＴと、Ｐチャネル差動ＭＯＳ
ＦＥＴを用いて、電源電圧と回路の接地電位の範囲内で
変化する入力信号に応答できる入力回路の動作の高速化
と安定化を実現することができる。
【００５２】図９には、この発明に用いられるＰチャネ
ルＭＯＳＦＥＴの一実施例の素子構造図が示されてい
る。図９（Ａ）には平面構造が、図９（Ｂ）には断面構
造が示されている。ＰチャネルＭＯＳＦＥＴは、Ｎ型ウ
ェルＮＷＥＬにおいて、基板上に薄いゲート絶縁膜を介
して形成されたゲート電極ＦＧを挟むようにソース，ド
レインを構成するＰ＋型半導体領域Ｌが形成される。Ｎ
ウェルＮＷＥＬには、ウェルバイアス電圧を供給するた
めにＮ＋半導体領域が設けられる。ここで、前記図６で
示したゲート幅Ｗは、ゲート，ソース及びドレインが平
行に並ぶ方向のソース，ドレイン拡散層の長さをいう。
また、ゲート長Ｌｇは、チャル電流が流れる長さであ
り、ソース，ドレインの間隔に対応している。
ルＭＯＳＦＥＴの一実施例の素子構造図が示されてい
る。図９（Ａ）には平面構造が、図９（Ｂ）には断面構
造が示されている。ＰチャネルＭＯＳＦＥＴは、Ｎ型ウ
ェルＮＷＥＬにおいて、基板上に薄いゲート絶縁膜を介
して形成されたゲート電極ＦＧを挟むようにソース，ド
レインを構成するＰ＋型半導体領域Ｌが形成される。Ｎ
ウェルＮＷＥＬには、ウェルバイアス電圧を供給するた
めにＮ＋半導体領域が設けられる。ここで、前記図６で
示したゲート幅Ｗは、ゲート，ソース及びドレインが平
行に並ぶ方向のソース，ドレイン拡散層の長さをいう。
また、ゲート長Ｌｇは、チャル電流が流れる長さであ
り、ソース，ドレインの間隔に対応している。
【００５３】図１０には、この発明に用いられるＮチャ
ネルＭＯＳＦＥＴの一実施例の素子構造図が示されてい
る。図１０（Ａ）には平面構造が、図１０（Ｂ）には断
面構造が示されている。ＮチャネルＭＯＳＦＥＴは、Ｐ
型ウェルＮＷＥＬにおいて、薄いゲート絶縁膜を介して
形成されたゲート電極ＦＧを挟むようにソース，ドレイ
ンを構成するＮ＋型半導体領域Ｌが形成される。Ｐウェ
ルＰＷＥＬには、ウェルバイアス電圧を供給するために
Ｐ＋半導体領域が設けられる。ゲート幅Ｗとゲート長Ｌ
ｇは、上記図９と同様である。
ネルＭＯＳＦＥＴの一実施例の素子構造図が示されてい
る。図１０（Ａ）には平面構造が、図１０（Ｂ）には断
面構造が示されている。ＮチャネルＭＯＳＦＥＴは、Ｐ
型ウェルＮＷＥＬにおいて、薄いゲート絶縁膜を介して
形成されたゲート電極ＦＧを挟むようにソース，ドレイ
ンを構成するＮ＋型半導体領域Ｌが形成される。Ｐウェ
ルＰＷＥＬには、ウェルバイアス電圧を供給するために
Ｐ＋半導体領域が設けられる。ゲート幅Ｗとゲート長Ｌ
ｇは、上記図９と同様である。
【００５４】図１１には、この発明が適用されるシンク
ロナスＳＲＡＭ（以下、単にＳＳＲＭという）の一実施
例のブロック図が示されている。この実施例のシンクロ
ナスＳＲＡＭは、公知のＣＭＯＳ集積回路の製造技術に
より、単結晶シリコンのような１つの半導体基板上にお
いて形成される。
ロナスＳＲＡＭ（以下、単にＳＳＲＭという）の一実施
例のブロック図が示されている。この実施例のシンクロ
ナスＳＲＡＭは、公知のＣＭＯＳ集積回路の製造技術に
より、単結晶シリコンのような１つの半導体基板上にお
いて形成される。
【００５５】この実施例のＳＳＲＡＭは、アドレス端子
Ａ０〜Ａ１８とウェイセレクト用アドレスＡＳからなる
２０ビットによって約１Ｍ（メガ）のアドレス空間を持
つ。データ端子ＤＱ０〜ＤＱ３５により３６ビットずつ
パラレルに読み出しと書き込みが行われるから、メモリ
アレイＭＡＲＹには約３６Ｍビットの記憶容量をもつよ
うにされる。メモリアレイＭＡＲＹは、スタティック型
メモリセルがワード線と相補のビット線との交点にマト
リクス配置されて構成される。
Ａ０〜Ａ１８とウェイセレクト用アドレスＡＳからなる
２０ビットによって約１Ｍ（メガ）のアドレス空間を持
つ。データ端子ＤＱ０〜ＤＱ３５により３６ビットずつ
パラレルに読み出しと書き込みが行われるから、メモリ
アレイＭＡＲＹには約３６Ｍビットの記憶容量をもつよ
うにされる。メモリアレイＭＡＲＹは、スタティック型
メモリセルがワード線と相補のビット線との交点にマト
リクス配置されて構成される。
【００５６】上記アドレス端子Ａ０〜Ａ１８のアドレス
信号は、アドレスバッファＡＤＢを通してアドレスレジ
スタＡＧ１に取り込まれる。非反転と反転からなる相補
のクロック信号ＣＬＫ、ＣＬＫＢはクロックバッファＣ
ＫＢを通して取り込まれる。そして、リード／ライト制
御のための制御信号Ｓ，ＷＥ，ＷＥｘはコントロールバ
ッファＣＯＢを通して取り込まれる。また前記セレクト
信号ＡＳもアドレスバッファＡＤＢを通してアドレスレ
ジスタＡＧ２に取り込まれる。データ端子ＤＱ０〜ＤＱ
３５からの書き込みデータに対応して入力バッファＩＢ
が設けられる。
信号は、アドレスバッファＡＤＢを通してアドレスレジ
スタＡＧ１に取り込まれる。非反転と反転からなる相補
のクロック信号ＣＬＫ、ＣＬＫＢはクロックバッファＣ
ＫＢを通して取り込まれる。そして、リード／ライト制
御のための制御信号Ｓ，ＷＥ，ＷＥｘはコントロールバ
ッファＣＯＢを通して取り込まれる。また前記セレクト
信号ＡＳもアドレスバッファＡＤＢを通してアドレスレ
ジスタＡＧ２に取り込まれる。データ端子ＤＱ０〜ＤＱ
３５からの書き込みデータに対応して入力バッファＩＢ
が設けられる。
【００５７】したがって、前記実施例の入力回路はこれ
ら各種入力回路に適用される。特に、前記図６の実施例
において、アドレスバッファＡＤＢやデータ入力バッフ
ァＩＢは、図６の実施例回路が用いられ、コントロール
バッファＣＯＢは、バイアス回路の対応するＭＯＳＦＥ
Ｔに対してゲート幅Ｗが４倍にされたＭＯＳＦＥＴによ
り入力回路が構成される。更に、最高速が要求されるク
ロックバッファＣＫＢは、バイアス回路に対してゲート
幅Ｗが８倍にされたＭＯＳＦＥＴにより入力回路が構成
される。
ら各種入力回路に適用される。特に、前記図６の実施例
において、アドレスバッファＡＤＢやデータ入力バッフ
ァＩＢは、図６の実施例回路が用いられ、コントロール
バッファＣＯＢは、バイアス回路の対応するＭＯＳＦＥ
Ｔに対してゲート幅Ｗが４倍にされたＭＯＳＦＥＴによ
り入力回路が構成される。更に、最高速が要求されるク
ロックバッファＣＫＢは、バイアス回路に対してゲート
幅Ｗが８倍にされたＭＯＳＦＥＴにより入力回路が構成
される。
【００５８】アドレスレジスタＡＧ１は、読み出し動作
のときにはセレクタＳＥＬＡによりメモリアレイＭＡＲ
Ｙのデコーダに伝えられる。書き込み動作のときには、
書き込みアドレスレジスタＷＡＲ１１、ＷＡＲ２１によ
って時間調整が行われてセレクタを通して上記デコーダ
に伝えられる。同様に、ウェイセレクト用のアドレスＡ
Ｓも、同様なレジスタＷＡＲ１２、ＷＡＲ２２によって
時間調整が行われる。書き込み動作では、書き込みアド
レスとそれに対応した書き込みデータとに１サイクルの
ずれがあるので、上記書き込みアドレスレジスタによっ
てその調整が行われる。
のときにはセレクタＳＥＬＡによりメモリアレイＭＡＲ
Ｙのデコーダに伝えられる。書き込み動作のときには、
書き込みアドレスレジスタＷＡＲ１１、ＷＡＲ２１によ
って時間調整が行われてセレクタを通して上記デコーダ
に伝えられる。同様に、ウェイセレクト用のアドレスＡ
Ｓも、同様なレジスタＷＡＲ１２、ＷＡＲ２２によって
時間調整が行われる。書き込み動作では、書き込みアド
レスとそれに対応した書き込みデータとに１サイクルの
ずれがあるので、上記書き込みアドレスレジスタによっ
てその調整が行われる。
【００５９】特に制限されないが、メモリアレイＭＡＲ
Ｙは、上記アドレス信号Ａ０〜Ａ１８によって、３６×
２＝７２ビット分のデータがウェイ０（ＳＡ０）とウェ
イ１（ＳＡ１）によって読み出される。書き込みデータ
は、データレジスタＤＲＧ１，ＤＲＧ２を通してメモリ
アレイＭＡＲＹのライトアンプＷＡ０，ＷＡ１に伝えら
れる。上記センスアンプＳＡ０，ＳＡ１の読み出しデー
タと、データレジスタＤＲＧ２の書き込みデータとは、
セレクタにより選択され、さらにその出力とデータレジ
スタＤＲＧ１の書き込みデータとがセレクタにより選択
された出力レジスタＯＲ０，ＯＲ１に伝えられる。
Ｙは、上記アドレス信号Ａ０〜Ａ１８によって、３６×
２＝７２ビット分のデータがウェイ０（ＳＡ０）とウェ
イ１（ＳＡ１）によって読み出される。書き込みデータ
は、データレジスタＤＲＧ１，ＤＲＧ２を通してメモリ
アレイＭＡＲＹのライトアンプＷＡ０，ＷＡ１に伝えら
れる。上記センスアンプＳＡ０，ＳＡ１の読み出しデー
タと、データレジスタＤＲＧ２の書き込みデータとは、
セレクタにより選択され、さらにその出力とデータレジ
スタＤＲＧ１の書き込みデータとがセレクタにより選択
された出力レジスタＯＲ０，ＯＲ１に伝えられる。
【００６０】上記セレクタの選択信号は、選択制御回路
ＳＬＧにより形成される。この２つの出力レジスタＯＲ
０とＯＲ１に伝えられたデータのうち、一方が上記ウェ
イアドレスＡＳに対応したウェイセレクト信号ＷＳＥＬ
により選択されて、出力バッファＯＢを通して出力され
る。選択制御回路ＳＬＧは、書き込みアドレスレジスタ
ＷＡＲ１１、ＷＡＲ２１の書き込みアドレスと、入力さ
れたアドレスとを比較するコンパレータＣＭＰ１，ＣＭ
Ｐ２の信号と、上記書き込みアドレスレジスタＷＡＲ１
２、ＷＡＲ２２のウェイセレクト用アドレスとを参照し
て上記選択信号を形成する。
ＳＬＧにより形成される。この２つの出力レジスタＯＲ
０とＯＲ１に伝えられたデータのうち、一方が上記ウェ
イアドレスＡＳに対応したウェイセレクト信号ＷＳＥＬ
により選択されて、出力バッファＯＢを通して出力され
る。選択制御回路ＳＬＧは、書き込みアドレスレジスタ
ＷＡＲ１１、ＷＡＲ２１の書き込みアドレスと、入力さ
れたアドレスとを比較するコンパレータＣＭＰ１，ＣＭ
Ｐ２の信号と、上記書き込みアドレスレジスタＷＡＲ１
２、ＷＡＲ２２のウェイセレクト用アドレスとを参照し
て上記選択信号を形成する。
【００６１】図１２には、図１１のＳＳＲＡＭの動作の
一例を説明するためのタイミング図が示されている。セ
レクト信号ＳＢのロウレベル（論理０）と、ライトイネ
ーブル信号ＷＥＢのハイレベル（論理１）によりリード
サイクルとされ、アドレス信号Ａ０−Ａ１８によりアド
レスＡ０が取り込まれて前記２ウェイ分のデータが読み
出される。第２サイクルで同様にリードサイクルとさ
れ、アドレス信号Ａ０−Ａ１８によりアドレスＡ１が取
り込まれ前記２ウェイ分のメモリセルの選択動作が行わ
れる。１サイクル遅れてウェイアドレスＡＳのロウレベ
ル（論理０）が入力されてウェイ０が指定されると、デ
ータレジスタＤＲ０に取り込まれているウェイ０に対応
したデータＱ００が出力される。第３サイクルでセレク
ト信号ＳＢのハイレベル（論理１）とすると、そのサイ
クルは非選択サイクルとされるが、そのときにウェイア
ドレスＡＳのハイレベル（論理１）が入力されて、前記
アドレスＡ１に対応して読み出されているウェイ１に対
応したデータＱ１１が出力される。
一例を説明するためのタイミング図が示されている。セ
レクト信号ＳＢのロウレベル（論理０）と、ライトイネ
ーブル信号ＷＥＢのハイレベル（論理１）によりリード
サイクルとされ、アドレス信号Ａ０−Ａ１８によりアド
レスＡ０が取り込まれて前記２ウェイ分のデータが読み
出される。第２サイクルで同様にリードサイクルとさ
れ、アドレス信号Ａ０−Ａ１８によりアドレスＡ１が取
り込まれ前記２ウェイ分のメモリセルの選択動作が行わ
れる。１サイクル遅れてウェイアドレスＡＳのロウレベ
ル（論理０）が入力されてウェイ０が指定されると、デ
ータレジスタＤＲ０に取り込まれているウェイ０に対応
したデータＱ００が出力される。第３サイクルでセレク
ト信号ＳＢのハイレベル（論理１）とすると、そのサイ
クルは非選択サイクルとされるが、そのときにウェイア
ドレスＡＳのハイレベル（論理１）が入力されて、前記
アドレスＡ１に対応して読み出されているウェイ１に対
応したデータＱ１１が出力される。
【００６２】第５サイクル目で、セレクト信号ＳＢのロ
ウレベル（論理０）と、ライトイネーブル信号ＷＥＢの
ロウレベル（論理０）によりライトサイクルとされ、ア
ドレス信号Ａ０−Ａ１８によりアドレスＡ２とウェイア
ドレスＡＳのロウレベル（論理０）が取り込まれる。第
６サイクル目で同様にライトサイクルとされ、アドレス
信号Ａ０−Ａ１８によりアドレスＡ３とそれに対応した
ウェイアドレスＡＳのハイレベル（論理１）が取り込ま
れ、上記アドレスＡ２とウェイアドレスの０に対応した
書き込みデータＤ２０が入力される。上記ライトサイク
ルの間にもリードサイクルの挿入が可能とされ、その調
整のためにアドレスレジスタ、ライトデータレジスタ、
コンパレータ等が用いられる。
ウレベル（論理０）と、ライトイネーブル信号ＷＥＢの
ロウレベル（論理０）によりライトサイクルとされ、ア
ドレス信号Ａ０−Ａ１８によりアドレスＡ２とウェイア
ドレスＡＳのロウレベル（論理０）が取り込まれる。第
６サイクル目で同様にライトサイクルとされ、アドレス
信号Ａ０−Ａ１８によりアドレスＡ３とそれに対応した
ウェイアドレスＡＳのハイレベル（論理１）が取り込ま
れ、上記アドレスＡ２とウェイアドレスの０に対応した
書き込みデータＤ２０が入力される。上記ライトサイク
ルの間にもリードサイクルの挿入が可能とされ、その調
整のためにアドレスレジスタ、ライトデータレジスタ、
コンパレータ等が用いられる。
【００６３】このようなＳＳＲＡＭにおいて、メモリセ
ル等は最小加工寸法によりＭＯＳＦＥＴのゲート長Ｌｇ
が形成される。例えば、０．１２μｍプロセスの加工寸
法によりメモリセルを構成するＭＯＳＦＥＴが形成され
る場合、前記入力回路（バイアス回路）のＭＯＳＦＥＴ
の寸法は、それよりも大きく形成される。この理由は、
上記のような最小加工寸法で形成した場合に、ゲート長
Ｌｇのバラツキによる影響が大きくしきい値電圧の変動
幅も大きくなる。
ル等は最小加工寸法によりＭＯＳＦＥＴのゲート長Ｌｇ
が形成される。例えば、０．１２μｍプロセスの加工寸
法によりメモリセルを構成するＭＯＳＦＥＴが形成され
る場合、前記入力回路（バイアス回路）のＭＯＳＦＥＴ
の寸法は、それよりも大きく形成される。この理由は、
上記のような最小加工寸法で形成した場合に、ゲート長
Ｌｇのバラツキによる影響が大きくしきい値電圧の変動
幅も大きくなる。
【００６４】例えば、図１において入力回路の差動ＭＯ
ＳＦＥＴＱ１，Ｑ２（Ｑ４，Ｑ６）、電流源ＭＯＳＦＥ
ＴＱ３（Ｑ６）及び負荷ＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ
１２，Ｑ１４）は、ゲート長Ｌｇを最小加工寸法の約２
倍の０．２５μｍのように大きく形成される。そして、
カスケード部のＭＯＳＦＥＴのうち、上記負荷（電流
源）としてのＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ１２，Ｑ１
４）は上記のように大きく形成されるが、増幅用のＭＯ
ＳＦＥＴＱ７，Ｑ９（Ｑ１１，Ｑ１３）はゲート長Ｌｇ
が０．１６μｍのように小さく形成される。
ＳＦＥＴＱ１，Ｑ２（Ｑ４，Ｑ６）、電流源ＭＯＳＦＥ
ＴＱ３（Ｑ６）及び負荷ＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ
１２，Ｑ１４）は、ゲート長Ｌｇを最小加工寸法の約２
倍の０．２５μｍのように大きく形成される。そして、
カスケード部のＭＯＳＦＥＴのうち、上記負荷（電流
源）としてのＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ１２，Ｑ１
４）は上記のように大きく形成されるが、増幅用のＭＯ
ＳＦＥＴＱ７，Ｑ９（Ｑ１１，Ｑ１３）はゲート長Ｌｇ
が０．１６μｍのように小さく形成される。
【００６５】上記ＭＯＳＦＥＴＱ７，Ｑ９（Ｑ１１，Ｑ
１３）のゲート長Ｌｇを小さくすることにより、そのゲ
ート容量、つまりはゲート電極とチャネル間の容量を小
さくすることができる。これにより、カスコード部の出
力信号経路における寄生容量が小さくなり、寄生容量の
充放電によって形成される出力信号電圧ｏｕｔの変化を
高速にすることができる。
１３）のゲート長Ｌｇを小さくすることにより、そのゲ
ート容量、つまりはゲート電極とチャネル間の容量を小
さくすることができる。これにより、カスコード部の出
力信号経路における寄生容量が小さくなり、寄生容量の
充放電によって形成される出力信号電圧ｏｕｔの変化を
高速にすることができる。
【００６６】差動増幅回路においては、前記のように差
動ＭＯＳＦＥＴと電流源ＭＯＳＦＥＴのチャネル長Ｌｇ
は等しく形成されるが、図６の実施例のように差動ＭＯ
ＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）のゲート幅Ｗ４（Ｗ
３）に対して、電流源ＭＯＳＦＥＴＱ３（Ｑ６）のゲー
ト幅Ｗ１（Ｗ２）のように小さく形成される。これによ
り、前記のように差動ＭＯＳＦＥＴのドレイン電圧の変
化幅を小さくでき、伝達信号の切り換えを高速に行うよ
うにすることができるものである。
動ＭＯＳＦＥＴと電流源ＭＯＳＦＥＴのチャネル長Ｌｇ
は等しく形成されるが、図６の実施例のように差動ＭＯ
ＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）のゲート幅Ｗ４（Ｗ
３）に対して、電流源ＭＯＳＦＥＴＱ３（Ｑ６）のゲー
ト幅Ｗ１（Ｗ２）のように小さく形成される。これによ
り、前記のように差動ＭＯＳＦＥＴのドレイン電圧の変
化幅を小さくでき、伝達信号の切り換えを高速に行うよ
うにすることができるものである。
【００６７】ＳＳＲＡＭにおいて、例えば動作電源電圧
ＶＤＤＱを１．２Ｖのように低い電圧まで動作可能にす
る場合、入力回路やバイアス回路のＭＯＳＦＥＴは０．
４Ｖのような低しきい値電圧に形成される。このような
低しきい値電圧にするために、図９、図１０の素子構造
において、イオン打ち込み技術等によるゲート電極ＦＧ
下の半導体基板表面にウェルと反対導電型の不純物の導
入制御によって設定される。
ＶＤＤＱを１．２Ｖのように低い電圧まで動作可能にす
る場合、入力回路やバイアス回路のＭＯＳＦＥＴは０．
４Ｖのような低しきい値電圧に形成される。このような
低しきい値電圧にするために、図９、図１０の素子構造
において、イオン打ち込み技術等によるゲート電極ＦＧ
下の半導体基板表面にウェルと反対導電型の不純物の導
入制御によって設定される。
【００６８】上記のようなＭＯＳＦＥＴのサイズのゲー
ト長Ｌｇ、ゲート幅Ｗ設定は、前記実施例のレイル・ツ
ー・レイル回路の他に、前記図１３や図１４の示された
レイル・ツー・レイル回路にも適用することによって、
高速化や動作の安定化を図るようにすることができる。
ト長Ｌｇ、ゲート幅Ｗ設定は、前記実施例のレイル・ツ
ー・レイル回路の他に、前記図１３や図１４の示された
レイル・ツー・レイル回路にも適用することによって、
高速化や動作の安定化を図るようにすることができる。
【００６９】ＳＳＲＡＭにおいて、ＣＭＯＳレベルの入
力信号を受ける論理回路等においては、ＭＯＳＦＥＴの
オフ状態でのリーク電流又はスレッショルドリーク電流
を低減させるために、そのしきい値電圧は前記入力回
路、バイアス回路のＭＯＳＦＥＴよりも大きく、例えば
０．６Ｖ程度の高しきい値電圧に設定される。このよう
に、半導体集積回路装置において２種類のしきい値電圧
を持つＭＯＳＦＥＴを形成する場合、イオン打ち込み技
術等によるゲート電極ＦＧ下の半導体基板表面の不純物
の制御によって設定される。
力信号を受ける論理回路等においては、ＭＯＳＦＥＴの
オフ状態でのリーク電流又はスレッショルドリーク電流
を低減させるために、そのしきい値電圧は前記入力回
路、バイアス回路のＭＯＳＦＥＴよりも大きく、例えば
０．６Ｖ程度の高しきい値電圧に設定される。このよう
に、半導体集積回路装置において２種類のしきい値電圧
を持つＭＯＳＦＥＴを形成する場合、イオン打ち込み技
術等によるゲート電極ＦＧ下の半導体基板表面の不純物
の制御によって設定される。
【００７０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
の実施例において、各入力回路のそれぞれに対してバイ
アス回路を設けるもの他、１つの入力回路に代表させて
バイアス回路を動作させ、それにより形成されたバイア
ス電圧を複数の入力回路に供給する構成としてもよい。
個々の入力回路に一対一に対応してバイアス回路を設け
る構成は、それに供給される入力信号に対応した最適な
バイアス電圧を形成することができる反面、回路規模が
大きくなる。これに対して、図２のように参照電圧ＶＲ
ＥＦは全入力回路において共通であるので、１つのバイ
アス回路で代表させて複数の入力回路に供給する構成
は、回路が簡素化できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
の実施例において、各入力回路のそれぞれに対してバイ
アス回路を設けるもの他、１つの入力回路に代表させて
バイアス回路を動作させ、それにより形成されたバイア
ス電圧を複数の入力回路に供給する構成としてもよい。
個々の入力回路に一対一に対応してバイアス回路を設け
る構成は、それに供給される入力信号に対応した最適な
バイアス電圧を形成することができる反面、回路規模が
大きくなる。これに対して、図２のように参照電圧ＶＲ
ＥＦは全入力回路において共通であるので、１つのバイ
アス回路で代表させて複数の入力回路に供給する構成
は、回路が簡素化できる。
【００７１】この発明は、入力信号の周波数が約１ＧＨ
ｚを超え、内部回路がＣＭＯＳ構成の半導体集積回路装
置に有益なものとなる。入力信号の周波数が約１ＧＨｚ
を超えるようになると、容量反射で入力信号の振幅が小
さくなり、データ有効時間も小さくなり、入力電位の中
心がずれてくる傾向にあるので、かかる入力信号を受け
る入力回路として前記実施例の入力回路は好適なものと
なる。あるいは、入力信号振幅がＣＭＯＳ振幅よりも小
さい、内部回路がＣＭＯＳ回路により構成される各種半
導体集積回路装置に適用して好適なものとなる。
ｚを超え、内部回路がＣＭＯＳ構成の半導体集積回路装
置に有益なものとなる。入力信号の周波数が約１ＧＨｚ
を超えるようになると、容量反射で入力信号の振幅が小
さくなり、データ有効時間も小さくなり、入力電位の中
心がずれてくる傾向にあるので、かかる入力信号を受け
る入力回路として前記実施例の入力回路は好適なものと
なる。あるいは、入力信号振幅がＣＭＯＳ振幅よりも小
さい、内部回路がＣＭＯＳ回路により構成される各種半
導体集積回路装置に適用して好適なものとなる。
【００７２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。一対の第１入力端子にそれぞれゲート
が接続された第１導電型の第１差動ＭＯＳＦＥＴ対及び
その共通ソースに設けられて動作電流を形成する第１導
電型の第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記
一対の第１入力端子にそれぞれゲートが接続された第２
導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソースに
設けられて動作電流を形成する第２導電型の第２電流源
ＭＯＳＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦ
ＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳ
ＦＥＴ対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ
対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥ
Ｔ対を含む第２出力部を設けて増幅回路を構成し、かか
る増幅回路と同様な回路を用イテバイアス回路を構成
し、その一対の出力端子を共通接続して中点に対応した
電圧を形成し、かかる電圧を上記増幅回路の第１ないし
２電流源ＭＯＳＦＥＴのゲート及び第１ないし第２ＭＯ
ＳＦＥＴのゲート及びバイアス回路の対応する電流源Ｍ
ＯＳＦＥＴ及びＭＯＳＦＥＴのゲートに供給することに
より、電源電圧と回路の接地電位の範囲内で変化する入
力信号に応答できる入力回路の動作の高速化と安定化を
実現することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。一対の第１入力端子にそれぞれゲート
が接続された第１導電型の第１差動ＭＯＳＦＥＴ対及び
その共通ソースに設けられて動作電流を形成する第１導
電型の第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記
一対の第１入力端子にそれぞれゲートが接続された第２
導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソースに
設けられて動作電流を形成する第２導電型の第２電流源
ＭＯＳＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦ
ＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳ
ＦＥＴ対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ
対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥ
Ｔ対を含む第２出力部を設けて増幅回路を構成し、かか
る増幅回路と同様な回路を用イテバイアス回路を構成
し、その一対の出力端子を共通接続して中点に対応した
電圧を形成し、かかる電圧を上記増幅回路の第１ないし
２電流源ＭＯＳＦＥＴのゲート及び第１ないし第２ＭＯ
ＳＦＥＴのゲート及びバイアス回路の対応する電流源Ｍ
ＯＳＦＥＴ及びＭＯＳＦＥＴのゲートに供給することに
より、電源電圧と回路の接地電位の範囲内で変化する入
力信号に応答できる入力回路の動作の高速化と安定化を
実現することができる。
【図１】本発明に係る半導体集積回路装置に設けられる
入力回路の一実施例を示す回路図である。
入力回路の一実施例を示す回路図である。
【図２】本発明に係る半導体集積回路装置に設けられる
入力回路の他の一実施例を示す回路図である。
入力回路の他の一実施例を示す回路図である。
【図３】本発明に係る半導体集積回路装置に設けられる
入力回路の他の一実施例を示す回路図である。
入力回路の他の一実施例を示す回路図である。
【図４】本発明に係る半導体集積回路装置に設けられる
入力回路の他の一実施例を示す回路図である。
入力回路の他の一実施例を示す回路図である。
【図５】本発明に係る半導体集積回路装置に設けられる
入力回路の更に他の一実施例を示す回路図である。
入力回路の更に他の一実施例を示す回路図である。
【図６】本発明に係る半導体集積回路装置に設けられる
入力回路の更に他の一実施例を示す回路図である。
入力回路の更に他の一実施例を示す回路図である。
【図７】本発明に係る半導体集積回路装置に設けられる
入力回路の更に他の一実施例を示す回路図である。
入力回路の更に他の一実施例を示す回路図である。
【図８】図７の入力回路に用いられるバイアス回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【図９】この発明に用いられるＰチャネルＭＯＳＦＥＴ
の一実施例を示す素子構造図である。
の一実施例を示す素子構造図である。
【図１０】この発明に用いられるＮチャネルＭＯＳＦＥ
Ｔの一実施例を示す素子構造図である。
Ｔの一実施例を示す素子構造図である。
【図１１】この発明が適用されるＳＳＲＡＭの一実施例
を示すブロック図である。
を示すブロック図である。
【図１２】図１１のＳＳＲＡＭの動作の一例を説明する
ためのタイミング図である。
ためのタイミング図である。
【図１３】この発明に先立って検討されたレール・ツー
・レール回路の回路図である。
・レール回路の回路図である。
【図１４】従来の自己バイアス型のレール・ツー・レー
ル回路の回路図である。
ル回路の回路図である。
Ｑ１〜Ｑ３４…ＭＯＳＦＥＴ、ＩＮ，ＩＮＢ…入力端
子、ＯＡ…出力増幅回路、ＶＢＧ…バイアス回路、ＰＷ
ＥＬ…Ｐ型ウェル、ＮＷＥＬ…Ｎ型ウェル、ＮＩＳＯ…
分離領域、ＦＧ…ゲート電極、Ｐｓｕｂ…Ｐ型基板、Ｓ
１〜Ｓ１３…スイッチ、ＡＧ１，ＡＧ２…アドレスレジ
スタ、ＷＡＲ１１〜ＷＡＲ２２…書き込みアドレスレジ
スタ、ＳＥＬ…セレクタ、ＭＡＲＹ…メモリアレイ、Ｓ
ＬＧ…選択制御回路、ＣＭＰ１，ＣＭＰ２…コンパレー
タ、ＤＲＧ１，ＤＲＧ２…データレジスタ、ＯＲ０，Ｏ
Ｒ１…出力レジスタ、ＩＢ…入力バッファ、ＯＢ…出力
バッファ、ＡＤＢ…アドレスバッファ、ＣＯＢ…コント
ロールバッファ、ＣＫＢ…クロックバッファ。
子、ＯＡ…出力増幅回路、ＶＢＧ…バイアス回路、ＰＷ
ＥＬ…Ｐ型ウェル、ＮＷＥＬ…Ｎ型ウェル、ＮＩＳＯ…
分離領域、ＦＧ…ゲート電極、Ｐｓｕｂ…Ｐ型基板、Ｓ
１〜Ｓ１３…スイッチ、ＡＧ１，ＡＧ２…アドレスレジ
スタ、ＷＡＲ１１〜ＷＡＲ２２…書き込みアドレスレジ
スタ、ＳＥＬ…セレクタ、ＭＡＲＹ…メモリアレイ、Ｓ
ＬＧ…選択制御回路、ＣＭＰ１，ＣＭＰ２…コンパレー
タ、ＤＲＧ１，ＤＲＧ２…データレジスタ、ＯＲ０，Ｏ
Ｒ１…出力レジスタ、ＩＢ…入力バッファ、ＯＢ…出力
バッファ、ＡＤＢ…アドレスバッファ、ＣＯＢ…コント
ロールバッファ、ＣＫＢ…クロックバッファ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J056 AA01 BB02 CC00 CC01 CC04
DD13 DD29 EE05 EE08 EE11
FF09 KK02
5J066 AA01 AA12 CA37 CA65 FA10
HA10 HA16 HA17 HA38 KA02
KA03 KA04 KA12 KA17 KA33
MA17 MA21 ND01 ND12 ND22
ND23 PD01 QA02 QA04 TA06
5J500 AA01 AA12 AC37 AC65 AF10
AH10 AH16 AH17 AH38 AK02
AK03 AK04 AK12 AK17 AK33
AM17 AM21 AQ02 AQ04 AT06
DN01 DN12 DN22 DN23 DP01
Claims (10)
- 【請求項１】 一対の第１入力端子にそれぞれゲートが
接続された第１導電型の第１差動ＭＯＳＦＥＴ対及びそ
の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対
の動作電流を形成する第１導電型の第１電流源ＭＯＳＦ
ＥＴを含む第１増幅部と、 上記一対の第１入力端子にそれぞれゲートが接続された
第２導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソー
スに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流
を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む
第２増幅部と、 上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第
２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部と、 上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第
１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部とを含
む増幅回路と、 一対の第２入力端子にそれぞれゲートが接続された第１
導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに
設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形
成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３
増幅部と、 上記一対の第２入力端子にそれぞれゲートが接続された
第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソー
スに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流
を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む
第４増幅部と、 上記第３差動ＭＯＳＦＥＴ対に流れる電流を供給する第
２導電型の第３ＭＯＳＦＥＴ対を含む第３出力部と、 上記第４差動ＭＯＳＦＥＴ対に流れる電流を供給する第
１導電型の第４ＭＯＳＦＥＴ対を含む第４出力部とを含
むバイアス回路とを備え、 上記バイアス回路は、上記一対の出力端子が共通接続さ
れてその中点に対応した電圧を形成し、かかる電圧を上
記第１ないし４電流源ＭＯＳＦＥＴのゲート及び第１な
いし第４ＭＯＳＦＥＴのゲートに供給してなることを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１において、 上記増幅回路は、 第１増幅部の第１差動ＭＯＳＦＥＴ対のドレインと上記
第１出力部の第１ＭＯＳＦＥＴ対のドレインとがそれぞ
れ接続され、 上記第２増幅部の第２差動ＭＯＳＦＥＴ対のドレインと
上記第２出力部の第２ＭＯＳＦＥＴ対のドレインとがそ
れぞれ接続され、 上記第１出力部の第１ＭＯＳＦＥＴ対の一方と、上記第
２出力部の第２ＭＯＳＦＥＴ対の一方との間に、第２導
電型の第５ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦ
ＥＴがそれぞれ設けられて第１出力端子に接続され、 上記第１出力部の第１ＭＯＳＦＥＴ対の他方と、上記第
２出力部の第２ＭＯＳＦＥＴ対の他方との間に、第２導
電型の第７ＭＯＳＦＥＴ及び第１導電型の第８ＭＯＳＦ
ＥＴがそれぞれ設けられて第２出力端子に接続され、 上記バイアス回路は、上記増幅回路の上記第５ないし第
８ＭＯＳＦＥＴに対応したＭＯＳＦＥＴ及び一対の第３
及び第４出力端子が設けられ、上記一対の第３と第４出
力端子とが接続されてなることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項２において、 上記一対の第１入力端子には、互いに相補の一対の入力
信号が供給され、上記一対の出力端子のうち一方から出
力信号が形成され、 上記一対の第２入力端子には上記相補の入力信号が供給
されてなることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項２において、 上記一対の第１入力端子には、一方の入力端子に入力信
号が供給され、他方の入力端子にはそのレベルを判定す
る参照電圧が供給され、上記一対の出力端子のうち一方
から出力信号が形成され、 上記一対の第２入力端子には上記参照電圧が供給されて
なることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項２において、 上記バイアス回路を構成するＭＯＳＦＥＴのサイズを基
準にし、上記バイアス回路の各ＭＯＳＦＥＴに対応する
増幅回路を構成するＭＯＳＦＥＴサイズを等しいか整数
倍に大きく形成してなることを特徴とする半導体集積回
路装置。 - 【請求項６】 請求項２において、 スタイバイモードを備え、 かかるスタンバイモードのときに、上記増幅回路とバイ
アス回路とを切り離す第１スイッチと、 上記増幅回路及びバイアス回路の第１ないし第４電流源
ＭＯＳＦＥＴをオフ状態にさせる第２スイッチと、 上記第１ないし第４出力部の第１ないし第４ＭＯＳＦＥ
Ｔのゲートに電源電圧を供給する第３スイッチとをそれ
ぞれ設けてなることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項６において、 動作モード設定信号を更に備え、 上記動作モード信号により上記第１スイッチにより増幅
回路とバイアス回路とを切り離し、第２スイッチにより
上記増幅回路及びバイアス回路の第１ないし第４電流源
ＭＯＳＦＥＴをオフ状態にさせ第４スイッチにより第１
入力端子の一方と第１出力部の第１ＭＯＳＦＥＴと第２
出力部の第３ＭＯＳＦＥＴを用いて入力回路を構成する
信号伝達経路をしてなることを特徴とする半導体集積回
路装置。 - 【請求項８】 一対の第１入力端子にそれぞれゲートが
接続された第１導電型の第１差動ＭＯＳＦＥＴ対及びそ
の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対
の動作電流を形成する第１導電型の第１電流源ＭＯＳＦ
ＥＴを含む第１増幅部と、 上記一対の第１入力端子にそれぞれゲートが接続された
第２導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソー
スに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流
を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む
第２増幅部と、 上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第
２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部と、 上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第
１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部とを含
み、 上記第１増幅部の第１差動ＭＯＳＦＥＴ対のドレインと
上記第１出力部の第１ＭＯＳＦＥＴ対のドレインとがそ
れぞれ接続され、 上記第２増幅部の第２差動ＭＯＳＦＥＴ対のドレインと
上記第２出力部の第２ＭＯＳＦＥＴ対のドレインとがそ
れぞれ接続され、 上記第１出力部の第１ＭＯＳＦＥＴ対の一方と、上記第
２出力部の第２ＭＯＳＦＥＴ対の一方との間に、第２導
電型の第５ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦ
ＥＴがそれぞれ設けられて第１出力端子に接続され、 上記第１出力部の第１ＭＯＳＦＥＴ対の他方と、上記第
２出力部の第２ＭＯＳＦＥＴ対の他方との間に、第２導
電型の第７ＭＯＳＦＥＴ及び第１導電型の第８ＭＯＳＦ
ＥＴがそれぞれ設けられて第２出力端子に接続されてな
る増幅回路を備え、 上記第１差動対ＭＯＳＦＥＴに比べて第１電流源ＭＯＳ
ＦＥＴはオン抵抗値が大きくなるように形成され、 上記第２差動対ＭＯＳＦＥＴに比べて第２電流源ＭＯＳ
ＦＥＴはオン抵抗値が大きくなるように形成されてなる
ことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項８において、 一対の第２入力端子にそれぞれゲートが接続された第１
導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに
設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形
成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３
増幅部と、 上記一対の第２入力端子にそれぞれゲートが接続された
第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソー
スに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流
を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む
第４増幅部と、 上記第３差動ＭＯＳＦＥＴ対に流れる電流を供給する第
２導電型の第３ＭＯＳＦＥＴ対を含む第３出力部と、 上記第４差動ＭＯＳＦＥＴ対に流れる電流を供給する第
１導電型の第４ＭＯＳＦＥＴ対を含む第４出力部とを含
むバイアス回路を更に備え、 かかるバイアス回路は、 上記増幅回路の上記第５ないし第８ＭＯＳＦＥＴに対応
したＭＯＳＦＥＴ及び一対の第３及び第４出力端子が設
けられ、上記一対の第３及び第４出力端子が接続されて
中点に対応した電圧を形成し、かかる電圧を上記第１な
いし第４電流源ＭＯＳＦＥＴのゲート及び第１ないし第
４ＭＯＳＦＥＴのゲートに供給してなることを特徴とす
る半導体集積回路装置。 - 【請求項１０】 請求項９において、 上記第５ないし第８ＭＯＳＦＥＴは、上記第１ないし第
４ＭＯＳＦＥＴ対及び差動ＭＯＳＦＥＴ対に比べてゲー
ト長が短く形成されてなることを特徴とする半導体集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002046740A JP3800520B2 (ja) | 2002-02-22 | 2002-02-22 | 半導体集積回路装置と半導体装置 |
| US10/360,868 US6806743B2 (en) | 2002-02-22 | 2003-02-10 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002046740A JP3800520B2 (ja) | 2002-02-22 | 2002-02-22 | 半導体集積回路装置と半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003249829A true JP2003249829A (ja) | 2003-09-05 |
| JP2003249829A5 JP2003249829A5 (ja) | 2005-08-04 |
| JP3800520B2 JP3800520B2 (ja) | 2006-07-26 |
Family
ID=27750653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002046740A Expired - Fee Related JP3800520B2 (ja) | 2002-02-22 | 2002-02-22 | 半導体集積回路装置と半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6806743B2 (ja) |
| JP (1) | JP3800520B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343521A (ja) * | 2003-05-16 | 2004-12-02 | Ricoh Co Ltd | 差動増幅器 |
| JP2006191572A (ja) * | 2004-12-28 | 2006-07-20 | Samsung Electronics Co Ltd | 入力バッファ回路 |
| JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| US7446607B2 (en) | 2006-05-04 | 2008-11-04 | Samsung Electronics Co., Ltd. | Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit |
| JP7570483B2 (ja) | 2018-04-20 | 2024-10-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310018B2 (en) | 2005-08-23 | 2007-12-18 | Micron Technology, Inc. | Method and apparatus providing input buffer design using common-mode feedback |
| US8010813B2 (en) * | 2005-11-30 | 2011-08-30 | International Business Machines Corporation | Structure for system for extending the useful life of another system |
| US7437620B2 (en) * | 2005-11-30 | 2008-10-14 | International Business Machines Corporation | Method and system for extending the useful life of another system |
| US7425847B2 (en) * | 2006-02-03 | 2008-09-16 | Micron Technology, Inc. | Input buffer with optimal biasing and method thereof |
| US9799774B2 (en) * | 2013-09-26 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Switch circuit, semiconductor device, and system |
| JP7359754B2 (ja) * | 2018-04-20 | 2023-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958133A (en) | 1989-11-13 | 1990-09-18 | Intel Corporation | CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range |
| JP3519499B2 (ja) * | 1995-05-11 | 2004-04-12 | 株式会社ルネサステクノロジ | 相補差動増幅器およびそれを備える半導体メモリ装置 |
| US5815020A (en) * | 1996-09-24 | 1998-09-29 | Motorola, Inc. | Balance differential receiver |
| DE19725286A1 (de) * | 1997-06-14 | 1998-12-17 | Philips Patentverwaltung | Schaltungsanordnung mit einer Differenzverstärkerstufe |
| US6549971B1 (en) * | 1999-08-26 | 2003-04-15 | International Business Machines Corporation | Cascaded differential receiver circuit |
-
2002
- 2002-02-22 JP JP2002046740A patent/JP3800520B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-10 US US10/360,868 patent/US6806743B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343521A (ja) * | 2003-05-16 | 2004-12-02 | Ricoh Co Ltd | 差動増幅器 |
| JP4532847B2 (ja) * | 2003-05-16 | 2010-08-25 | 株式会社リコー | 差動増幅器 |
| JP2006191572A (ja) * | 2004-12-28 | 2006-07-20 | Samsung Electronics Co Ltd | 入力バッファ回路 |
| JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| JP4626456B2 (ja) * | 2005-09-13 | 2011-02-09 | ソニー株式会社 | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
| US7446607B2 (en) | 2006-05-04 | 2008-11-04 | Samsung Electronics Co., Ltd. | Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit |
| JP7570483B2 (ja) | 2018-04-20 | 2024-10-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3800520B2 (ja) | 2006-07-26 |
| US6806743B2 (en) | 2004-10-19 |
| US20030160639A1 (en) | 2003-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6271687B1 (en) | Sense amplifier circuit | |
| US4103189A (en) | Mos buffer circuit | |
| US4584492A (en) | Temperature and process stable MOS input buffer | |
| US6051999A (en) | Low voltage programmable complementary input stage sense amplifier | |
| JP2003528489A (ja) | ゲート酸化物保護機能付き高速高電圧レベルシフタ | |
| KR100303735B1 (ko) | 메모리회로 | |
| US6297670B1 (en) | Single-ended sense amplifier with adjustable noise margin and power down control | |
| EP0639000B1 (en) | Flip-flop type amplifier circuit | |
| US5982689A (en) | Amplifier circuit of latch type which is used for semiconductor memory device | |
| JP3800520B2 (ja) | 半導体集積回路装置と半導体装置 | |
| US5699305A (en) | Amplifier and semiconductor memory device having the same | |
| US5880990A (en) | Dual port memory apparatus operating a low voltage to maintain low operating current during charging and discharging | |
| US5294847A (en) | Latching sense amplifier | |
| JPH06349274A (ja) | 半導体集積回路のデータ入出力線センシング回路 | |
| US20050068832A1 (en) | Semiconductor storage device | |
| US6879524B2 (en) | Memory I/O buffer using shared read/write circuitry | |
| JPH076588A (ja) | ランダムアクセスメモリ | |
| JPH01130389A (ja) | Ｆｅｔセンス・アンプ | |
| US6642749B1 (en) | Latching sense amplifier with tri-state output | |
| EP0316877B1 (en) | Semiconductor memory device with improved output circuit | |
| JPH08287692A (ja) | ゲインメモリセル用低電力センス増幅装置およびゲインメモリセルの検出方法 | |
| US5134319A (en) | Bicmos differential amplifier having improved switching speed | |
| JP2000082951A (ja) | 半導体集積回路 | |
| JP2007149207A (ja) | 半導体集積回路装置 | |
| US6570811B1 (en) | Writing operation control circuit and semiconductor memory using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060420 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |