KR19990048862A - 반도체 메모리 소자의 감지 증폭기 - Google Patents

반도체 메모리 소자의 감지 증폭기 Download PDF

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KR19990048862A KR1019970067666A KR19970067666A KR19990048862A KR 19990048862 A KR19990048862 A KR 19990048862A KR 1019970067666 A KR1019970067666 A KR 1019970067666A KR 19970067666 A KR19970067666 A KR 19970067666A KR 19990048862 A KR19990048862 A KR 19990048862A
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공용호
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김영환
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Abstract

본 발명은 전류미러형 감지 증폭기와 크로스-커플형 감지 증폭기를 혼합하여 센싱 속도를 향상시킬 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것으로서, 제 1 센스인에이블신호에 의해 정비트라인과 부비트라인의 전압차를 감지증폭하여 서로 상보적인 제 1 신호와 제 2 신호를 출력하는 제 1 감지증폭수단; 제 2 센스인에이블신호에 의해 제어받아, 상기 제 1 감지증폭수단의 상기 제 1 및 제 2 신호를 각각 증폭하여 선택적으로 출력하는 제 2 감지증폭수단; 및 상기 제 2 감지증폭수단으로부터 선택적으로 입력되는 제 1 및 제 2 신호를 외부로 출력하기 위한 출력수단 을 포함한다.

Description

반도체 메모리 소자의 감지 증폭기
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 전류미러형 감지 증폭기와 크로스-커플형 감지 증폭기를 혼합하여 센싱 속도를 향상시킬 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것이다.
일반적으로, 디램회로에서는 감지증폭기가 널리 이용되고 있으며, 이러한 감지증폭기는 두 개의 입력단 전압의 차만을 증폭하며 두단자에 공통으로 입력되는 전압은 출력에 영향을 주지 못한다.따라서, 전기적 환경이 동일한 한쌍의 신호선을 감지증폭기의 입력으로 사용하면 신호선에 공통으로 유기되는 전기적 잡음은 출력에 아무런 영향을 미치지 못하고 차동 신호만을 증폭할 수 있다. 감지증폭기는 입력단과 출력단이 서로 다른 전류미러형과 입력단과 출력단을 공유하는 크로스-커플형(cross-couple type)등이 있다.
전류미러형 감지증폭기는 미약한 신호를 빠른 속도로 감지하여 증폭할 수 있지만 출력 진폭이 제한되어 저진폭 고속 전송에 유리하다.
도 1을 참조하여 반도체 메모리 소자의 비트라인과 부비트라인의 전압차를 감지 증폭하는 종래의 전류미러형 감지증폭기를 설명한다.
도 1을 참조하면, 종래의 전류미러형 감지증폭기는 부비트라인(/BL)과 정비트라인(BL)이 각각 게이트에 인가되는 감지증폭용 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)와, 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터(PM11, PM12)와, 게이트에는 센스 인에이블 신호(SE1)가 인가되며, 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 3 NMOS 트랜지스터(NM13)로 이루어진 제 1 전류미러형 감지증폭기(10)과, 부비트라인(/BL)과 반전 정비트라인(BL)이 각각 게이트에 인가되는 감지증폭용 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)와, 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)의 드레인과 전원전압 사이에 연결된 전류미러용 제 3 및 제 4 PMOS 트랜지스터(PM21, PM22)와, 게이트에는 센스 인에이블 신호(SE1)가 인가되며, 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 6 NMOS 트랜지스터(NM23)로 이루어진 제 2 전류미러형 감지증폭기(20)을 구비한다.
그리고, 종래의 전류미러형 감지증폭기는 제 1 전류미러형 감지증폭기(10)의 출력신호와 제 2 전류미러형 감지증폭기(20)의 출력신호가 각각 게이트에 인가되는 감지증폭용 제 7 및 제 8 NMOS 트랜지스터(NM31, NM32)와, 제 7 및 제 8 NMOS 트랜지스터(NM31, NM32)의 드레인과 전원전압 사이에 연결된 전류미러용 제 5 및 제 6 PMOS 트랜지스터(PM31, PM32)와, 게이트에는 센스 인에이블 신호(SE2)가 인가되며, 제 7 및 제 8 NMOS 트랜지스터(NM31, NM32)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 9 NMOS 트랜지스터(NM33)로 이루어진 제 3 전류미러형 감지증폭기(30)과, 제 3 저류미러형 감지증폭부(30)의 출력단과 출력단(/Sout) 사이에 직렬 연결된 제 1 및 제 2 인버터(IV41, IV42)와, 제 3 저류미러형 감지증폭부(30)의 출력단과 출력단(Sout) 사이에 직렬 연결된 제 3내지 제 4 인버터(IV51, IV52, IV53)를 더 구비한다.
상기와 같은 구조를 갖는 종래의 전류미러형 감지증폭기의 동작을 설명하면 다음과 같다.
하이상태의 센스 인에이블 신호(SE1)가 전류 소오스용 제 3 및 제 6 NMOS 트랜지스터(NM13, NM23)의 게이트에 각각 인가되면, 제 1 전류미러형 감지증폭기(10)은 정비트라인(BL)과 부비트라인(/BL)의 전압차를 감지증폭한 후 출력단자을 통해 제 3 전류미러형 감지증폭기(30)의 제 7 NMOS 트랜지스터(NM31)의 게이트로 인가하며, 또한 제 2 전류미러형 감지증폭기(20)은 정비트라인(BL)과 부비트라인(/BL)의 전압차를 감지증폭한 후 출력단자을 통해 제 3 전류미러형 감지증폭기(30)의 제 8 NMOS 트랜지스터(NM32)의 게이트로 인가한다.
이어서, 제 3 전류미러형 감지증폭기(30)은 제 1 및 제 2 전류미러형 감지증폭기(10, 20)의 출력신호의 전압차를 감지증폭한 다음, 제 1 및 제 2 인버터(IV41, IV42)를 통해 출력단(/Sout)으로 출력하고, 또한 제 3내지 제 5 인버터(IV51, IV52, IV53)를 통해 출력단(Sout)으로 출력한다.
이때, 제 1 및 제 2 전류미러형 감지증폭기(10, 20)은 정비트라인(BL)과 부비트라인(/BL)의 전압차를 일차적으로 감지증폭하는 것이고, 제 3 전류미러형 감지증폭기(30)은 정비트라인(BL)과 부비트라인(/BL)의 전압차를 이차적으로 감지증폭하여 출력단(OUT)을 통해 출력하는 것이다.
도 2는 종래의 반도체 메모리 소자의 감지 증폭기의 시간에 따른 전압의 변화를 나타낸 특성도이다.
도 2에서, (a1)은 센스인에이블시호(SE1)의 특성, (b1)은 센스인에이블신호(SE2)의 특성, (c1)은 정비트라인(BL)의 전압 특성, (d1)은 부비트라인(/BL)의 전압 특성, (e1)은 출력단(Sout)을 통해 출력되는 신호의 특성, (f1)은 출력단(/Sout)을 통해 출력되는 신호의 특성이다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 감지 증폭기는, 전류미러형 감지 증폭기만을 이용하므로써, 센싱 속도가 현저하게 느린 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 최소의 전류미러형 감지 증폭기 대신에 센싱속도가 빠른 크로스-커플형 감지 증폭기를 사용하므로써, 센싱속도를 향상시킬 수 있는 반도체 메모리 소자의 감지 증폭기를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 감지 증폭기의 회로도.
도 2는 종래의 반도체 메모리 소자의 감지 증폭기의 특성도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 감지 증폭기의 회로도.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 감지 증폭기의 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 600: 제 1 및 제 2 감지증폭부
110: 크로스-커플형 감지증폭기
200, 300: 제 1 및 제 2 감지증폭기
210, 310: 전류미러형 감지증폭기
400: 프리차아지부
510, 520: 제 1 및 제 2 버퍼링부
700: 출력부
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 감지 증폭기는 제 1 센스인에이블신호에 의해 정비트라인과 부비트라인의 전압차를 감지증폭하여 서로 상보적인 제 1 신호와 제 2 신호를 출력하는 제 1 감지증폭수단; 제 2 센스인에이블신호에 의해 제어받아, 상기 제 1 감지증폭수단의 상기 제 1 및 제 2 신호를 각각 증폭하여 선택적으로 출력하는 제 2 감지증폭수단; 및 상기 제 2 감지증폭부으로부터 선택적으로 입력되는 제 1 및 제 2 신호를 외부로 출력하기 위한 출력수단을 포함한다.
이하, 도 3 및 도 4을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3을 참조하면, 본 발명의 반도체 메모리 소자의 감지 증폭기는 센스인에이블신호(SE1)에 의해 정비트라인(BL)과 부비트라인(/BL)의 전압차를 감지증폭하여 서로 상보적인 제 1 신호와 제 2 신호를 출력하는 제 1 감지증폭부(100)와, 센스인에이블신호(SE2)에 의해 제어받아, 제 1 감지증폭부(100)의 상기 제 1 및 제 2 신호를 각각 증폭하여 선택적으로 출력하는 제 2 감지증폭부(600)와, 제 2 감지증폭부(600)로부터 선택적으로 입력되는 제 1 및 제 2 신호를 외부로 출력하기 위한 출력부(700)을 구비한다.
제 2 감지증폭부(600)는 센스인에이블신호(SE2)에 의해 제 1 감지증폭부(100)의 출력단(SOUT100)으로부터 출력된 신호를 전원전압에 따라 감지증폭하여 하이신호를 출력하기 위한 제 1 감지증폭기(200)와, 센스인에이블신호(SE2)에 의해 제 1 감지증폭부(100)의 출력단(/SOUT100)으로부터 출력된 신호를 전원전압에 따라 감지증폭하여 로우신호를 출력하기 위한 제 2 감지증폭기(300)를 구비한다.
또한, 본 발명의 반도체 메모리 소자의 감지 증폭기는 센스인에이블신호(SE2)에 의해 제 1 및 제 2 감지증폭기(200, 300)의 출력단(SOUT200, /SOUT300)을 프리차아지시켜 주기 위한 프리차아지부(400)를 더 구비한다.
출력부(700)는 제 1 및 제 2 감지증폭기(200, 300)의 출력신호를 버퍼링시켜 출력단(/OUT, OUT)으로 각각 출력하기 위한 제 1 및 제 2 버퍼링부(510, 520)로 구성된다.
제 1 감지증폭부(100)는 부비트라인(/BL)과 정비트라인(BL)이 각각 게이트에 인가되는 차동증폭용 NMOS 트랜지스터(NM111, NM112)들과, NMOS 트랜지스터(NM111, NM112)들의 드레인과 전원전압 사이에 연결된 래치용 PMOS 트랜지스터(PM111, PM112)들과, 게이트에는 센스 인에이블 신호(SE1)가 인가되며, 차동증폭용 NMOS 트랜지스터(NM111, NM112)들의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터(NM113)로 이루어진 크로스-커플형 감지증폭기(110)과, 게이트에 인가되는 센스인에이블신호(SE1)에 의해 크로스-커플형 감지증폭기(110)의 출력단(SOUT100, /SOUT100)을 등화시켜주기 위한 등화용 PMOS 트랜지스터(PM113)로 구성된다.
제 1 감지증폭기(200)는 전원전압과 제 1 감지증폭부(110)의 출력신호가 각각 게이트에 인가되는 차동증폭용 NMOS 트랜지스터(NM211, NM212)들과, NMOS 트랜지스터(NM211, NM212)들의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM211, PM212)들과, 게이트에는 센스인에이블신호(SE2)가 인가되며, 차동증폭용 NMOS 트랜지스터(NM211, NM212)들의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터(NM213)로 이루어진 전류미러형 감지증폭기(210)과, 전류미러형 감지증폭기(210)의 출력단(/SOUT200)을 통해 출력된 신호에 의해 전류미러형 감지증폭기(210)의 출력단(SOUT200)을 통해 출력된 신호를 스위칭시키기 위한 스위치용 PMOS 트랜지스터(PM213)를 구비한다.
제 2 감지증폭기(300)는 전원전압과 제 1 감지증폭부(110)의 출력신호가 각각 게이트에 인가되는 차동증폭용 NMOS 트랜지스터(NM311, NM312)들과, NMOS 트랜지스터(NM311, NM312)들의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM311, PM312)들과, 게이트에는 센스인에이블신호(SE2)가 인가되며, 차동증폭용 NMOS 트랜지스터(NM311, NM312)들의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터(NM313)로 이루어진 전류미러형 감지증폭기(310)과, 전류미러형 감지증폭기(310)의 출력단(SOUT300)을 통해 출력된 신호에 의해 전류미러형 감지증폭기(210)의 출력단(/SOUT200)을 통해 출력된 신호를 스위칭시키기 위한 스위치용 NMOS 트랜지스터(NM213)를 구비한다.
프리차아지부(400)은 게이트에 센스인에이블신호(SE2)가 인가되고, 전원전압과 제 1 및 제 2 감지증폭기(200, 300)의 출력단(SOUT200, /SOUT300) 사이에 연결된 PMOS 트랜지스터(PM410)로 구성된다.
제 1 버퍼링부(510)은 제 1 및 제 2 감지증폭기(200, 300)의 스위치용 PMOS 트랜지스터 및 NMOS 트랜지스터(PM213, NM314)와 출력단(/OUT) 사이에 직렬 연결된 다수의 인버터(IV511, IV512)로 이루어진다.
제 2 버퍼링부(520)은 제 1 및 제 2 감지증폭기(200, 300)의 스위치용 PMOS 트랜지스터 및 NMOS 트랜지스터(PM213, NM314)와 출력단(OUT) 사이에 직렬 연결된 다수의 인버터(IV521, IV522, IV523)로 이루어진다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 감지 증폭기의 동작을 설명하면 다음과 같다.
하이상태의 센스인에이블신호(SE1)가 인가되면, 등화용 PMOS 트랜지스터(PM113)는 턴온되어 크로스-커플형 감지증폭기(110)의 출력단(SOUT100, /SOUT100)들을 등화시켜주고, 또한 전류소오스용 NMOS 트랜지스터(NM113)가 턴온되어 크로스-커플형 감지증폭기(110)은 부비트라인(/BL)의 전압을 정비트라인(BL)의 전압에 따라 감지증폭하여 출력단(SOUT100, /SOUT100)을 통해 제 1 및 제 2 감지증폭기(200, 300)로 출력한다. 즉, 감지된 부비트라인(/BL)의 전압이 정비트라인(BL)의 전압보다 높으면, 제 1 감지증폭부(100)의 크로스-커플형 감지증폭기(110)은 출력단(SOUT)을 통해 하이신호를 제 1 감지증폭기(200)의 전류미러형 감지증폭기(210)의 차동증폭용 NMOS 트랜지스터(NM212)의 게이트로 인가하며, 이때 하이상태의 센스인에이블신호(SE2)가 인가되면, 전류소오스용 NMOS 트랜지스터(NM213)가 턴온되므로 인하여, 전류미러형 감지증폭기(210)은 출력단(/SOUT200)을 통해 로우신호를 출력하여 스위칭용 PMOS 트랜지스터(PM213)를 턴온시키고, 또한 전류미러형 감지증폭기(210)은 제 1 감지증폭부(100)에 의해 감지증폭된 부비트라인(/BL)의 신호를 차동증폭시켜 하이신호를 출력단(SOUT200)을 통해 출력한다.
이에 따라, 제 1 감지증폭기(200)는 전류미러형 감지증폭기(210)의 출력단(SOUT200)을 통해 출력된 하이신호를 스위치용 PMOS 트랜지스터(PM213)를 통해 출력하고, 이어 제 1 및 제 2 버퍼링부(510, 520)은 제 1 감지증폭기(200)로부터 출력된 신호를 버퍼링시켜 출력단(/OUT, OUT)을 통해 각각 출력한다.
상기와 달리, 감지된 부비트라인(/BL)의 전압이 정비트라인(BL)의 전압보다 낮으면, 제 1 감지증폭부(100)의 크로스-커플형 감지증폭기(110)은 출력단(/SOUT)을 통해 로우신호를 제 3 감지증폭부(200)의 전류미러형 감지증폭기(310)의 차동증폭용 NMOS 트랜지스터(NM311)의 게이트로 인가하며, 이때 하이상태의 센스인에이블신호(SE2)가 인가되면, 전류소오스용 NMOS 트랜지스터(NM313)가 턴온되므로 인하여, 전류미러형 감지증폭기(310)은 출력단(SOUT300)을 통해 하이신호를 출력하여 스위칭용 NMOS 트랜지스터(NM313)를 턴온시키고, 또한 전류미러형 감지증폭기(310)은 제 1 감지증폭부(100)에 의해 감지증폭된 부비트라인(/BL)의 로우신호를 감지하여 로우신호를 출력단(/SOUT300)을 통해 출력한다.
이에 따라, 제 2 감지증폭기(300)는 전류미러형 감지증폭기(310)의 출력단(/SOUT300)을 통해 출력된 로우신호를 스위치용 NMOS 트랜지스터(NM313)를 통해 출력하고, 이어 제 1 및 제 2 버퍼링부(510, 520)은 제 2 감지증폭기(300)로부터 출력된 신호를 버퍼링시켜 출력단(/OUT, OUT)을 통해 각각 출력한다.
한편, 로우상태의 센스인에이블신호(SE2)가 인가되면, 프리차아지부(400)의 PMOS 트랜지스터(PM410)는 턴온되어 제 1 및 제 2 감지증폭기(200, 300)의 출력단(SOUT200, /SOUT300)을 프리차아지시킨다.
도 4는 종래의 반도체 메모리 소자의 감지 증폭기의 시간에 따른 전압의 변화를 나타낸 특성도이다.
도 4에서, (a2)는 센스인에이블시호(SE1)의 특성, (b2)는 센스인에이블신호(SE2)의 특성, (c2)는 정비트라인(BL)의 전압 특성, (d2)는 부비트라인(/BL)의 전압 특성, (e2)는 출력단(OUT)을 통해 출력되는 신호의 특성, (f2)는 출력단(/OUT)을 통해 출력되는 신호의 특성이다.
도 2와 도 4에서 비교되는 바와 같이, 도 2의 출력단(Sout, /Sout)을 통해 출력되는 전압 특성과 도 4의 출력단(OUT, /OUT)을 통해 출력되는 전압 특성이 현저하게 차이남을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 감지 증폭기는, 센싱속도가 빠른 크로스-커플형 감지 증폭기를 이용하여 비트라인과 부비트라인의 전압차를 일차적으로 차동증폭시키고, 이어 전류미러형 감지 증폭기를 이용하여 이차적으로 차동증폭시키므로써, 센싱속도를 향상시킬 수 있는 효과를 제공한다.

Claims (8)

  1. 제 1 센스인에이블신호에 의해 정비트라인과 부비트라인의 전압차를 감지증폭하여 서로 상보적인 제 1 신호와 제 2 신호를 출력하는 제 1 감지증폭수단;
    제 2 센스인에이블신호에 의해 제어받아, 상기 제 1 감지증폭수단의 상기 제 1 및 제 2 신호를 각각 증폭하여 선택적으로 출력하는 제 2 감지증폭수단; 및
    상기 제 2 감지증폭수단으로부터 선택적으로 입력되는 제 1 및 제 2 신호를 외부로 출력하기 위한 출력수단
    을 구비한 반도체 메모리 소자의 감지 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 감지증폭수단은,
    상기 부비트라인과 비트라인이 각각 게이트에 인가되는 차동증폭용 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 래치용 제 1 및 제 2 PMOS 트랜지스터와, 게이트에는 상기 제 1 센스인에이블신호가 인가되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터로 이루어진 크로스-커플형 감지증폭수단; 및
    게이트에 인가되는 상기 제 1 센스인에이블신호에 의해 상기 크로스-커플형 감지증폭수단의 상기 제 1 및 제 2 출력단을 등화시켜주기 위한 등화용 PMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  3. 제 1 항에 있어서,
    상기 제 2 감지증폭수단은,
    상기 제 2 센스인에이블신호에 의해 제어받아, 상기 제 1 감지증폭수단의 제 1 신호를 전원전압에 따라 감지증폭하여 하이신호를 출력하는 제 1 감지증폭부; 및
    상기 제 2 센스인에이블신호에 의해 제어받아, 상기 제 2 감지증폭수단의 제 2 신호를 전원전압에 따라 감지증폭하여 로우신호를 출력하는 제 2 감지증폭부
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 감지증폭부는,
    전원전압과 상기 제 1 감지증폭수단의 상기 제 1 출력단을 통해 출력된 출력신호가 각각 게이트에 인가되는 차동증폭용 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터와, 게이트에는 상기 제 2 센스인에이블신호가 인가되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터로 이루어진 전류미러형 감지증폭수단; 및
    상기 전류미러형 감지증폭수단의 제 1 출력단을 통해 출력된 신호에 의해 전류미러형 감지증폭수단의 제 2 출력단을 통해 출력된 신호를 스위칭시키기 위한 스위치용 PMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  5. 제 3 항에 있어서,
    상기 제 2 감지증폭부는,
    전원전압과 상기 제 1 감지증폭수단의 상기 제 2 출력단을 통해 출력된 출력신호가 각각 게이트에 인가되는 차동증폭용 제 1 및 제 2 NMOS 트랜지스터와, 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터와, 게이트에는 상기 제 2 센스인에이블신호가 인가되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지사이에 연결된 전류소오스용 NMOS 트랜지스터로 이루어진 전류미러형 감지증폭수단; 및
    상기 전류미러형 감지증폭수단의 제 1 출력단을 통해 출력된 신호에 의해 전류미러형 감지증폭수단의 제 2 출력단을 통해 출력된 신호를 스위칭시키기 위한 스위치용 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  6. 제 1 항에 있어서,
    상기 제 2 센스인에이블신호에 의해 제어받아, 상기 제 2 감지증폭수단의 출력단을 프리차아지시키기 위한 프리차아지수단
    을 더 포함하는 반도체 메모리 소자의 감지 증폭기.
  7. 제 6 항에 있어서,
    상기 프리차아지수단은,
    게이트에 상기 제 2 센스인에이블신호가 인가되고, 전원전압과 상기 제 2 감지증폭수단의 출력단 사이에 연결된 PMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  8. 제 1 항에 있어서,
    상기 출력수단은,
    상기 제 2 감지증폭수단의 출력신호를 버퍼링시켜 반전출력단 및 비반전 출력단으로 각각 출력하기 위한 제 1 및 제 2 버퍼링수단
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382734B1 (ko) * 2001-02-26 2003-05-09 삼성전자주식회사 전류소모가 작고 ｄｃ전류가 작은 반도체 메모리장치의입출력라인 감지증폭기
KR100845782B1 (ko) * 2006-12-08 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 증폭 회로
US7808841B2 (en) 2007-09-07 2010-10-05 Hynix Semiconductor Inc. Data output circuit for semiconductor memory apparatus

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