KR100845782B1 - 반도체 메모리 장치의 데이터 증폭 회로 - Google Patents

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Abstract

본 발명은 테스트 신호의 입력에 응답하여 증폭 단계를 조절하기 위한 제어 신호를 생성하는 제어 수단; 및 상기 제어 신호의 입력에 응답하여, 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나 두번 이상 증폭하여 상기 출력 신호로서 출력하는 데이터 증폭 수단;을 포함한다.
제 1 증폭부, 제 2 증폭부

Description

반도체 메모리 장치의 데이터 증폭 회로{Circuit for Amplifying Data of Semiconductor Memory Apparatus}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 내부 블록도,
도 2는 도 1에 도시된 제어부의 내부 회로도,
도 3은 도 1에 도시된 데이터 증폭부의 내부 블록도,
도 4는 도 3에 도시된 제 2 증폭부의 내부 회로도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 내부 회로도, 및
도 6은 도 5에 도시된 제어 신호 생성부의 내부 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 제어부 200 : 데이터 증폭부
210 : 제 1 증폭부 230 : 제 2 증폭부
300 : 증폭 단계 유지부 400 : 증폭 제어부
본 발명은 반도체 메모리 장치의 데이터 증폭 회로에 관한 것으로, 입력 신호를 증폭하여 출력하는 반도체 메모리 장치의 데이터 증폭 회로에 관한 것이다.
반도체 메모리 장치는 비트라인 센스 앰프(bitline sense amplifier, 이하 BLSA)를 통해 비트라인의 신호를 증폭하여 로컬 입출력 라인(local input/output line)에 전달한다. 일반적으로 로컬 입출력 라인을 통해 전달되는 신호(LIO/LIOb)는 서로 반전된 레벨을 갖는다.
입출력 센스 앰프(input/output sense amplifier, 이하 IOSA)는 로컬 입출력 라인의 신호(LIO/LIOb)를 증폭하여 글로벌 입출력 라인(global input/output line)으로 전달하며, 입출력 센스 앰프(IOSA)는 커런트 미러 타입 앰프(current mirror type amplifier)에서 로컬 입출력 라인의 신호(LIO/LIOb)를 한 번 증폭하고, 이를 다시 크로스 커플드 타입 앰프(cross coupled type amplifier)에서 완전히 하이 및 로우 레벨로 증폭하도록 되어 있는 2 스테이지 증폭 방식 또는 로컬 입출력 라인의 신호를 크로스 커플드 타입의 앰프(cross coupled type amplifier) 만으로 증폭하여 글로벌 입출력 라인에 전달하는 1 스테이지 증폭 방식을 사용한다.
일반적으로 비트라인 센스 앰프(BLSA)의 구동 능력에 비해 상기 로컬 입출력 라인(LIO)의 부하가 매우 크기 때문에 입출력 센스 앰프(input/output sense amplifier, 이하 IOSA)에 입력되는 로컬 입출력 라인의 신호(LIO/LIOb)는 약하게 된다.
커런트 미러 타입 앰프(current mirror type amplifier)는 입력되는 2개의 신호의 차이를 앰프 고유의 게인(gain) 만큼 증폭하므로 두 신호의 차이가 작아 오 프셋(offset)이나 노이즈(noise) 등의 영향으로 입력되는 2개의 신호의 값이 순간적으로 바뀌더라도 입력이 정상으로 돌아오면 앰프의 출력도 정상으로 돌아오기 때문에 두 신호의 차이가 비교적 작은 시점부터 로컬 입출력 라인의 신호를 증폭할 수 있으나 완벽하게 하이 및 로우 레벨로 출력하지 못한다.
크로스 커플드 타입 앰프(cross coupled type amplifier)는 입력되는 2개의 신호의 값이 순간적으로 바뀌게 되면 내부 적인 피드백으로 인한 증폭 동작으로 인해 두 입력이 정상으로 돌아와도 출력은 잘못된 방향으로 증폭되기 때문에 두 입력의 차이가 충분히 벌어진 후에 동작을 시작해야 한다.
입출력 센스 앰프(IOSA)는 2 스테이지 증폭 방식을 사용하는 경우 커런트 미러 타입 앰프와 크로스 커플드 타입 앰프의 장점을 결합하여 사용한다. 예를 들어, 로컬 입출력 라인를 통해 전달 되는 입력 신호간의 전위 차이가 작은 시점에서 커런트 미러 타입 앰프가 입력 신호의 차를 먼저 증폭을 하고, 커런트 미러 타입 앰프에서 출력되는 증폭 신호를 크로스 커플드 타입 앰프가 더 증폭하여 완전한 하이 및 로우 레벨의 출력 신호를 출력한다. 이는 비트라인 센스 앰프(BLSA)가 로컬 입출력 라인의 신호간의 전위차가 충분히 클 때까지 기다리는 것보다 커런트 미러 타입 앰프가 이를 미리 증폭하는 것이 더 빠르기 때문에 로컬 입출력 라인의 신호가 글로벌 입출력 라인까지 전달되는 전체적인 증폭 속도가 빠른 장점이 있지만, 회로 면적이 크고 전력 소모가 커지는 단점이 있다.
반면에, 입출력 센스 앰프가 1 스테이지 증폭 방식을 사용하는 경우 비트라인 센스 앰프(BLSA)가 로컬 입출력 라인의 신호간의 전위차가 충분히 클 때까지 기 다렸다가 동작해야 하기 때문에 로컬 입출력 라인의 신호가 글로벌 입출력 라인으로 전달되는 속도는 느린 단점이 있지만, 회로 면적이 작고 전류 소모가 작은 장점이 있다.
기존 기술에서는 제품 설계 시 회로의 동작 속도, 면적, 소모 전류 등의 요구 사항에 따라 단순히 2 스테이지 증폭 방식을 사용하는 입출력 센스 앰프나 1 스테이지 증폭 방식을 사용하는 입출력 센스 앰프 중 한 가지 방법을 선택하여 사용하였기 때문에, 설계가 완료된 이후 요구 사항의 변경(동작 속도가 느려지더라도 소모 전류를 줄여야 하는 경우 등)으로 2 스테이지 증폭 방식을 사용하는 입출력 센스 앰프를 1 스테이지 증폭 방식을 사용하는 입출력 센스 앰프로 바꿔야 할 때 동작상의 문제 여부를 미리 테스트 할 수 있는 방법이 없고 이를 변경하기 위해 메탈 레이어의 회로 변경이 필요한 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 테스트 신호에 응답하여 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나, 입력 신호를 두번 이상 증폭하여 출력 신호로서 출력하는 테스트 동작을 수행할 수 있고, 그 테스트 결과에 응답하여 입력 신호의 증폭 회수를 제어할 수 있는 반도체 메모리 장치의 데이터 증폭 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 증폭 회로는, 테스트 신호의 입력에 응답하여 증폭 단계를 조절하기 위한 제어 신호를 생성하는 제어 수단; 및 상기 제어 신호의 입력에 응답하여, 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나 두번 이상 증폭하여 상기 출력 신호로서 출력하는 데이터 증폭 수단;을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는, 증폭 단계 유지 신호를 출력하는 증폭 단계 유지 수단; 구동 신호, 테스트 신호 및 상기 증폭 단계 유지 신호에 응답하여 증폭 단계를 제어하기 위한 제어 신호를 출력하는 증폭 제어 수단; 및 상기 제어 신호에 응답하여, 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나 두번 이상 증폭하여 상기 출력 신호로서 출력하는 데이터 증폭 수단;를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 내부 블록도이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는, 테스트 신호(TEST) 및 구동 신호(STB)의 입력에 응답하여 증폭 단계를 조절하기 위한 제어 신호(CTRL)를 생성하는 제어부(100); 및 상기 제어 신호(CTRL)의 입력에 응답하여, 입력 신호(IN_SIG)를 한번 증폭하여 출력 신호(OUT_SIG)로서 출력하거나 두번 이상 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하는 데이터 증폭부(200);를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는 상기 테스트 신호(TEST)의 인에이블 및 디스에이블 여부에 응답하여 상기 데이터 증폭부(200)의 증폭 단계를 제어하는 것이 특징이다.
상기 테스트 신호(TEST)는 테스트 모드(test mode) 시 생성되는 신호이다.
상기 입력 신호(IN_SIG)는 예를 들어 로컬 입출력 라인(local input/output line)을 통해 전달되는 신호이고, 상기 출력 신호(OUT_SIG)는 예를 들어 글로벌 입출력 라인(global input/output line)으로 전달되는 신호이다.
도 2는 도 1에 도시된 제어부의 내부 회로도이다.
도 2에서, 상기 구동 신호(STB)는 제 1 구동 신호(STB1) 및 제 2 구동 신호(STB2)를 포함하는 것을 예로 하고, 상기 제어 신호(CTRL)는 제 1 제어 신호(CTRL1), 제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)를 포함하는 것을 예로 하여 실시하였다.
상기 제어부(100)는 상기 테스트 신호(TEST)가 비활성화 되면 상기 제 1 구동 신호(STB1) 및 상기 제 2 구동 신호(STB2)에 응답하여 각각 활성화 되는 상기 제 1 제어 신호(CTRL1)와 상기 제 2 제어 신호(CTRL2)를 출력하고, 비활성화 되는 상기 제 3 구동 신호(CTRL3)를 출력한다. 또한 상기 제어부(100)는 상기 테스트 신호(TEST)가 활성화 되면 비활성화 되는 상기 제 1 제어 신호(CTRL1)와 상기 제 2 제어 신호(CTRL2)를 출력하고, 상기 제 2 구동 신호(STB2)에 응답하여 활성화되는 상기 제 3 제어 신호(CTRL3)를 출력한다.
즉, 상기 제어부(100)는 상기 테스트 신호(TEST)를 반전 구동하여 출력하는 제 1 인버터(IV1); 하나의 입력 단이 상기 제 1 구동 신호(STB1)를 입력받고, 다른 입력 단이 상기 제 1 인버터(IV1)의 출력 단과 연결되는 제 1 낸드 게이트(ND1); 입력 단이 상기 제 1 낸드 게이트(ND1)의 출력 단과 연결되고 출력 단이 상기 제 1 제어 신호(CTRL1)를 출력하는 제 2 인버터(IV2); 하나의 입력 단이 상기 제 2 구동 신호(STB2)를 입력받고, 다른 입력 단이 상기 제 1 인버터(IV1)의 출력 단과 연결되는 제 2 낸드 게이트(ND2); 입력 단이 상기 제 2 낸드 게이트(ND2)의 출력 단과 연결되고 출력 단이 상기 제 2 제어 신호(CTRL2)를 출력하는 제 3 인버터(IV3); 하나의 입력 단이 상기 제 2 구동 신호(STB2)를 입력받고, 다른 입력 단이 상기 테스트 신호(TEST)를 입력받는 제 3 낸드 게이트(ND3); 및 입력 단이 상기 제 3 낸드 게이트(ND3)의 출력 단과 연결되고 출력 단이 상기 제 3 제어 신호(CTRL3)를 출력 하는 제 4 인버터(IV4);를 포함하여 실시하는 것이 가능하다.
도 3은 도 1에 도시된 데이터 증폭부의 내부 블록도이다.
상기 데이터 증폭부(200)는 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 입력 신호(IN_SIG)를 증폭하여 증폭 신호(AMP_SIG)로서 출력하는 제 1 증폭부(210); 및 상기 제 2 제어 신호(CTRL2) 및 상기 제 3 제어 신호(CTRL3)에 응답하여, 상기 증폭 신호(AMP_SIG)를 더 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하거나 상기 입력 신호(IN_SIG)를 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하는 제 2 증폭부(230);를 포함한다.
상기 제 1 증폭부(210)는 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 입력 신호(IN_SIG)를 증폭하는 증폭기를 포함하여 실시할 수 있으며, 예를 들어 커런트 미러 증폭기(current mirror amplifier)를 사용하여 실시 할 수 있다.
상기 제 2 증폭부(230)는 상기 제 2 제어 신호(CTRL2) 및 상기 제 3 제어 신호(CTRL3)에 응답하여, 상기 증폭 신호(AMP_SIG) 또는 상기 입력 신호(IN_SIG) 중 어느 하나를 선택적으로 증폭할 수 있는 증폭기로 실시 가능하며, 예를 들어 크로스 커플드 증폭기(cross coupled amplifier)로 실시할 수 있다.
도 4는 도 3에 도시된 제 2 증폭부의 내부 회로도이다.
상기 제 2 증폭부(230)는 상기 제 2 제어 신호(CTRL2) 및 상기 증폭 신호(AMP_SIG)에 응답하여 제 1 노드(S1) 및 제 2 노드(S2)의 전위를 변화시키거나 상기 제 3 제어 신호(CTRL3) 및 상기 입력 신호(IN_SIG)에 응답하여 상기 제 1 노드(S1) 및 상기 제 2 노드(S2)의 전위를 변화시키는 비교부(231); 및 상기 제 1 노드(S1) 및 상기 제 2 노드(S2)의 전위 변화량에 응답하여, 그 결과를 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하는 출력 신호 증폭부(233);를 포함한다.
본 발명에서 상기 제 2 증폭부(230)는 상기 입력 신호(IN_SIG)에 대해 반전 된 레벨을 갖는 반전 입력 신호(IN_SIGb) 및 상기 입력 신호(IN_SIG)를 동시에 입력받거나 상기 증폭 신호(AMP_SIG)에 대해 반전된 레벨을 갖는 반전 증폭 신호(AMP_SIGb) 및 상기 증폭 신호(AMP_SIG)를 동시에 입력받아, 상기 출력 신호(OUT_SIG)에 대해 반전된 레벨을 갖는 반전 출력 신호(OUT_SIGb) 및 상기 출력 신호(OUT_SIG)를 동시에 출력하도록 실시하였다.
상기 비교부(231)는 게이트 단이 상기 제 2 제어 신호(CTRL2)를 입력받고 소스 단이 접지 단(VSS)과 연결된 제 1 트랜지스터(N1); 게이트 단이 상기 증폭 신호(AMP_SIG)를 입력받고 드레인 단이 상기 제 1 노드(S1)와 연결되며 소스 단이 상 기 제 1 트랜지스터(N1)의 드레인 단과 연결된 제 2 트랜지스터(N2); 게이트 단이 상기 반전 증폭 신호(AMP_SIGb)를 입력받고 드레인 단이 상기 제 2 노드(S2)와 연결되며 소스 단이 상기 제 1 트랜지스터(N1)의 드레인 단과 연결되는 제 3 트랜지스터(N3); 게이트 단이 상기 제 3 제어 신호(CTRL3)를 입력 받고, 소스 단이 상기 접지 단(VSS)과 연결된 제 4 트랜지스터(N4); 게이트 단이 상기 입력 신호(IN_SIG)를 입력받고 드레인 단이 상기 제 1 노드(S1)와 연결되며 소스 단이 상기 제 4 트랜지스터(N4)의 드레인 단과 연결된 제 5 트랜지스터(N5); 및 게이트 단이 상기 반전 입력 신호(IN_SIGb)를 입력받고 드레인 단이 상기 제 2 노드(S2)와 연결되며 소스 단이 상기 제 4 트랜지스터(N4)의 드레인 단과 연결되는 제 6 트랜지스터(N6);를 포함하다.
상기 출력 신호 증폭부(233)는 소스 단이 외부 공급 전압(VDD)을 인가받고 드레인 단이 제 1 출력 단(S3)에 연결되며 게이트 단이 제 2 출력 단(S2)에 연결된 제 7 트랜지스터(P1); 드레인 단이 상기 제 1 출력 단(S3)에 연결되고 게이트 단이 상기 제 2 출력 단(S4)에 연결되며 소스 단이 상기 제 1 노드(S1)에 연결되는 제 8 트랜지스터(N7); 소스 단이 상기 외부 공급 전압(VDD)을 인가받고 게이트 단이 상기 제 1 출력 단(S3)에 연결되며 드레인 단이 상기 제 2 출력 단(S4)에 연결되는 제 9 트랜지스터(P2); 및 드레인 단이 상기 제 2 출력 단(S4)에 연결되고 게이트 단이 상기 제 1 출력 단(S3)에 연결되며 소스 단이 상기 제 2 노드(S2)에 연결되는 제 10 트랜지스터(N8);를 포함한다.
상기 제 1 출력 단(S3)은 상기 반전 출력 신호(OUT_SIGb)를 출력하고, 상기 제 2 출력 단(S4)은 상기 출력 신호(OUT_SIG)를 출력한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 동작을 도 1 내지 도 4를 참조하여 설명하면 다음과 같다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는 상기 테스트 신호(TEST)가 비활성화 되는 노멀 모드(normal)인 경우, 상기 입력 신호(IN_SIG)를 두 번 이상 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하고, 상기 테스트 신호(TEST)가 활성화 되는 테스트 모드(test mode)인 경우 상기 입력 신호(IN_SIG)를 한번 증폭하여 상기 출력 신호(OUT_SIG)로서 출력한다. 이때, 테스트 결과에 따라, 상기 입력 신호(IN_SIG)를 한 번 증폭하거나, 두 번 이상 증폭하는 경우 중 어느 경우가 반도체 메모리 장치의 동작 속도 및 전류 소모가 설계자의 의도에 적합한지 판별할 수 있다.
보다 상세히 설명하면, 상기 제어부(100)는 상기 테스트 신호(TEST), 상기 제 1 구동 신호(STB1) 및 상기 제 2 구동 신호(STB2)를 입력받아 상기 제 1 내지 상기 제 3 제어 신호(CTRL1 ~ CTRL3)를 출력한다. 이때, 상기 제 1 구동 신호(STB1)는 상기 입력 신호(IN_SIG)를 1차로 증폭하는 경우 활성화 되는 신호이고, 상기 제 2 구동 신호(STB2)는 1차로 증폭된 상기 입력 신호(IN_SIG)를 2 차로 증폭하는 경우 활성화 되는 신호이다.
도 2에 도시된 바와 같이, 상기 제어부(100)는 상기 테스트 신호(TEST)를 반전 시킨 신호와 상기 제 1 구동 신호(STB1) 및 상기 테스트 신호(TEST)를 반전 시킨 신호와 상기 제 2 구동 신호(STB2)를 각각 앤드(AND) 연산을 하여 상기 제 1 제 어 신호(CTRL1) 및 상기 제 2 제어 신호(CTRL2)를 출력하고, 상기 테스트 신호(TEST) 및 상기 제 2 구동 신호(STB2)를 앤드(AND) 연산하여 상기 제 3 제어 신호(CTRL3)를 출력한다.
즉, 상기 테스트 신호(TEST)가 하이 레벨로 활성화 되면 상기 제 1 제어 신호(CTRL1) 및 상기 제 2 제어 신호(CTRL2)는 로우 레벨로 비활성화 되고, 상기 제 3 제어 신호(CTRL3)는 상기 제 2 구동 신호(STB2)에 응답하여 활성화 되거나 비활성화 된다. 또한, 상기 테스트 신호(TEST)가 로우 레벨로 비활성화 되면 상기 제 1 제어 신호(CTRL1) 및 상기 제 2 제어 신호(CTRL2)는 상기 제 1 구동 신호(STB1) 및 상기 제 2 구동 신호(STB2)에 응답하여 각각 활성화 되며, 상기 제 3 제어 신호(CTRL3)는 상기 제 2 구동 신호(STB2)에 관계없이 로우 레벨로 비활성화 된다.
도 3을 참조하면, 상기 제 1 증폭부(210)는 상기 제 1 제어 신호(CTRL1)에 응답하여 상기 입력 신호(IN_SIG)를 증폭하여 상기 증폭 신호(AMP_SIG)를 출력한다.
상기 제 2 증폭부(230)는 상기 제 2 제어 신호(CTRL2) 및 상기 제 3 제어 신호(CTRL3)에 응답하여 상기 입력 신호(IN_SIG)를 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하거나 상기 증폭 신호(AMP_SIG)를 더 증폭 하여 상기 출력 신호(OUT_SIG)로서 출력한다.
앞서 설명한 상기 테스트 신호(TEST)가 활성화 되는 경우 상기 제 1 제어 신호(CTRL1) 및 상기 제 2 제어 신호(CTRL2)는 비활성화 되므로, 상기 제 1 증폭부(210)는 비활성화 되어 상기 증폭 신호(AMP_SIG)를 출력하지 않고, 상기 제 2 증 폭부(230)는 상기 제 3 제어 신호(CTRL3)에 응답하여 상기 입력 신호(IN_SIG)를 한 번 증폭하여 상기 출력 신호(OUT_SIG)로서 출력한다. 반면, 상기 테스트 신호(TEST)가 비활성화 되는 경우 상기 제 3 제어 신호(CTRL3)는 비활성화 되므로, 상기 제 1 제어 신호(CTRL1)에 응답하여 활성화 되는 상기 제 1 증폭부(210)는 상기 입력 신호(IN_SIG)를 증폭시켜 상기 증폭 신호(AMP_SIG)를 출력하고, 상기 제 2 증폭부(230)는 상기 제 2 제어 신호(CTRL2)에 응답하여 상기 증폭 신호(AMP_SIG)를 더 증폭하여 출력한다.
도 4를 참조하여 제 2 증폭부(230)의 동작을 보다 상세히 설명하면 다음과 같다.
이때, 상기 입력 신호(IN_SIG) 및 상기 증폭 신호(AMP_SIG)가 모두 하이 레벨이고, 상기 반전 입력 신호(IN_SIGb) 및 상기 반전 증폭 신호(AMP_SIGb)가 로우 레벨이라고 가정한다.
상기 비교부(231)에 입력되는 상기 제 2 제어 신호(CTRL2) 및 상기 제 3 제어 신호(CTRL3)는 상기 제 2 구동 신호(STB2)가 활성화 되는 경우 서로 반전된 레벨을 갖는다. 즉, 상기 제 2 구동 신호(STB2)가 활성화 되고 상기 제 2 제어 신호(CTRL2)가 활성화 되는 경우 상기 제 3 제어 신호(CTRL3)는 비활성화 되고, 상기 제 2 구동 신호(STB2)가 활성화 되고 상기 제 2 제어 신호(CTRL2)가 비활성화 되는 경우 상기 제 3 제어 신호(CTRL3)가 활성화 된다.
상기 제 2 제어 신호(CTRL2)가 활성화 되는 경우 상기 제 1 트랜지스터(N1)가 턴-온(turn-on) 되고, 상기 증폭 신호(AMP_SIG)는 상기 제 2 트랜지스터(N2)에 입력되어 상기 제 1 노드(S1)의 전위를 변화시키고, 상기 반전 증폭 신호(AMP_SIGb)는 상기 제 3 트랜지스터(N3)에 입력되어 상기 제 2 노드(S2)의 전위를 변화 시킨다. 이때, 상기 제 1 출력 단(S3)의 전위가 상기 제 2 출력 단(S4)의 전위보다 상대적으로 낮아지기 때문에 상기 9 트랜지스터(P2)가 점점 턴-온(turn-on)되어 상기 제 2 출력 단(S4)의 전위를 높이고, 상기 제 8 트랜지스터가 점점 턴-온(turn-on)되어 상기 제 1 출력 단(S3)의 전위를 낮춘다. 즉, 상기 출력 신호 증폭부(233)는 피드백 동작이 반복되어 상기 제 1 노드(S1)의 전위 및 상기 제 2 노드(S2)의 전위에 응답하여 상기 출력 신호(OUT_SIG) 및 상기 반전 출력 신호(OUT_SIGb)를 출력한다.
상기 제 2 제어 신호(CTRL2)가 비활성화되는 경우 상기 제 3 제어 신호(CTRL3)가 활성화 되므로, 상기 제 3 제어 신호(CTRL3)에 응답하여 상기 제 4 트랜지스터(N4)가 턴-온(turn-on) 되고, 상기 입력 신호(IN_SIG)는 상기 제 5 트랜지스터(N5)에 입력되어 상기 제 1 노드(S1)의 전위를 변화 시키고, 상기 반전 입력 신호(IN_SIGb)는 상기 제 6 트랜지스터(N6)에 입력되어 상기 제 2 노드(S2)의 전위를 변화 시킨다. 이때, 상기 제 1 출력 단(S3)의 전위가 상기 제 2 출력 단(S4)의 전위보다 상대적으로 낮아지기 때문에 상기 9 트랜지스터(P2)가 점점 턴-온(turn-on) 되어 상기 제 2 출력 단(S4)의 전위를 높이고, 상기 제 8 트랜지스터(N7)가 점점 턴-온(turn-on) 되어 상기 제 1 출력 단(S3)의 전위를 낮춘다. 즉, 상기 출력 신호 증폭부(233)는 피드백 동작이 반복되어 상기 제 1 노드(S1)의 전위 및 상기 제 2 노드(S2)의 전위에 응답하여 상기 출력 신호(OUT_SIG) 및 상기 반전 출력 신 호(OUT_SIGb)를 출력한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 내부 회로도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는, 증폭 단계 유지 신호(AMP_STEP_FIX)를 출력하는 증폭 단계 유지부(300); 구동 신호(STB), 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)에 응답하여 증폭 단계를 조절하기 위한 제어 신호(CTRL_N)를 출력하는 증폭 제어부(400); 및 상기 제어 신호(CTRL_N)에 응답하여, 입력 신호(IN_SIG)를 한번 증폭하여 출력 신호(OUT_SIG)로서 출력하거나 두번 이상 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하는 데이터 증폭부(200);를 포함한다.
본 발명에서 상기 구동 신호(STB)는 제 1 구동 신호(STB1) 및 제 2 구동 신호(STB2)를 포함하고, 상기 제어 신호(CTRL_N)는 제 1 제어 신호(CTRL51), 제 2 제어 신호(CTRL52) 및 제 3 제어 신호(CTRL53)를 포함하는 것을 예로 하였다.
즉, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는, 상기 증폭 단계 유지 신호(AMP_STEP_FIX)를 출력하는 상기 증폭 단계 유지부(300); 상기 제 1 구동 신호(STB1), 상기 제 2 구동 신호(STB2), 상기 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)에 응답하여 증폭 단계를 조절하기 위한 상기 제 1 제어 신호(CTRL51), 상기 제 2 제어 신호(CTRL52) 및 상기 제 3 제어 신호(CTRL53)를 출력하는 상기 증폭 제어부(400); 및 상기 제 1 제어 신호(CTRL51), 상기 제 2 제어 신호(CTRL52) 및 상기 제 3 제어 신호(CTRL53)에 응답 하여, 상기 입력 신호(IN_SIG)를 한번 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하거나 두번 이상 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하는 상기 데이터 증폭부(200);를 포함한다.
상기 증폭 단계 유지부(300)는 테스트 결과에 응답하여 상기 증폭 단계 유지 신호(AMP_STEP_FIX)를 특정 레벨로 고정시켜 출력한다. 예를 들어, 상기 증폭 단계 유지부(300)는 퓨즈(fuse)를 포함하여, 테스트 결과에 응답하여 상기 퓨즈를 끊거나 유지함으로써 고정된 레벨이 계속 출력되도록 한다.
상기 증폭 제어부(400)는 상기 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)에 응답하여 증폭 제어 신호(AMP_CTRL)를 출력하는 증폭 제어 신호 생성부(410); 상기 증폭 제어 신호(AMP_CTRL)에 응답하여, 상기 제 2 구동 신호(STB2)의 전달 시간을 제어하여 상기 제 3 구동 신호로서 출력하는 지연 제어부(430); 및 상기 증폭 제어 신호(AMP_CTRL) 및 상기 제 1 구동 신호(STB1)에 응답하여 상기 제 1 제어 신호(CTRL51)를 생성하고, 상기 증폭 제어 신호(AMP_CTRL) 및 상기 제 2 구동 신호(STB2)에 응답하여 상기 제 2 제어 신호(CTRL2) 및 상기 제 3 제어 신호(CTRL3)를 출력하는 제어 신호 생성부(450);를 포함한다.
상기 증폭 제어 신호 생성부(410)는 상기 테스트 신호(TEST) 또는 상기 증폭 단계 유지 신호(AMP_STEP_FIX) 중 어느 하나라도 활성화 되면 활성화된 상기 증폭 제어 신호(AMP_CTRL)를 출력하며, 상기 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)를 입력받아 상기 증폭 제어 신호(AMP_CTRL)를 출력하는 오어 게이트(OR1)를 포함한다.
상기 지연 제어부(430)는 상기 제 2 구동 신호(STB2)를 소정 시간 지연시켜 출력하는 지연부(431); 및 상기 증폭 제어 신호(AMP_CTRL)에 응답하여 상기 제 2 구동 신호(STB2)를 상기 제 3 구동 신호(STB3)로서 출력하거나 상기 지연부(431)의 출력 신호를 상기 제 3 구동 신호(STB3)로서 출력하는 스위칭부(433);를 포함한다.
상기 제어 신호 생성부(450)는 상기 테스트 신호(TEST)가 비활성화 되면 상기 제 1 구동 신호(STB1) 및 상기 제 3 구동 신호(STB3)에 응답하여 각각 활성화 되는 상기 제 1 제어 신호(CTRL51)와 상기 제 2 제어 신호(CTRL52)를 출력하고, 비활성화 되는 상기 제 3 제어 신호(CTRL53)를 출력한다. 또한 상기 제어 신호 생성부(450)는 상기 테스트 신호(TEST)가 활성화 되면 비활성화 되는 상기 제 1 제어 신호(CTRL51) 및 상기 제 2 제어 신호(CTRL52)를 출력하고, 상기 제 3 구동 신호(STB3)에 응답하여 활성화되는 제 3 제어 신호(CTRL53)를 출력한다.
도 6은 도 5에 도시된 제어 신호 생성부의 내부 회로도이다.
상기 제어 신호 생성부(450)는 상기 증폭 제어 신호(AMP_CTRL)를 반전 구동하여 출력하는 제 1 인버터(IV61); 하나의 입력 단이 상기 제 1 구동 신호(STB1)를 입력받고, 다른 입력 단이 상기 제 1 인버터(IV61)의 출력 단과 연결되는 제 1 낸드 게이트(ND61); 입력 단이 상기 제 1 낸드 게이트(ND61)의 출력 단과 연결되고 출력 단이 상기 제 1 제어 신호(CTRL51)를 출력하는 제 2 인버터(IV62); 하나의 입력 단이 상기 제 3 구동 신호(STB3)를 입력받고, 다른 입력 단이 상기 제 1 인버터(IV61)의 출력 단과 연결되는 제 2 낸드 게이트(ND62); 입력 단이 상기 제 2 낸드 게이트(ND62)의 출력 단과 연결되고 출력 단이 상기 제 2 제어 신호(CTRL52)를 출력하는 제 3 인버터(IV63); 하나의 입력 단이 상기 제 3 구동 신호(IV63)를 입력받고, 다른 입력 단이 상기 증폭 제어 신호(AMP_CTRL)를 입력받는 제 3 낸드 게이트(ND63); 및 입력 단이 상기 제 3 낸드 게이트(ND63)의 출력 단과 연결되고 출력 단이 상기 제 3 제어 신호(CTRL53)를 출력 하는 제 4 인버터(IV64);를 포함한다.
상기 데이터 증폭부(200)는 도 3 및 도 4에 도시된 바와 같이 실시 구성할 수 있고, 도 3 및 도 4에 도시된 상기 제 1 내지 제 3 제어 신호(CTRL1 ~ CTRL3)는 도 6에 도시된 제 1 내지 제 3 제어 신호(CTRL51 ~ CTRL53)로 대체 하여 입력되므로, 상기 데이터 증폭부(200)에 대한 설명은 도 3 및 도 4에 대한 설명을 참조하기로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 증폭 회로는 상기 테스트 신호(TEST)가 비활성화 되는 노멀 모드(normal)인 경우, 상기 입력 신호(IN_SIG)를 두 번 이상 증폭하여 상기 출력 신호(OUT_SIG)로서 출력하고, 상기 테스트 신호(TEST)가 활성화 되는 테스트 모드(test mode)인 경우 상기 입력 신호(IN_SIG)를 한번 증폭하여 상기 출력 신호(OUT_SIG)로서 출력한다. 이때, 테스트 결과에 따라, 상기 입력 신호(IN_SIG)를 한 번 증폭하거나, 두 번 이상 증폭하는 경우 중 어느 경우가 반도체 메모리 장치의 동작 속도 및 전류 소모가 설계자의 의도에 적합한지 판별하고, 상기 증폭 단계 유지부(300)에서 출력되는 상기 증폭 단계 유지 신호(AMP_STEP_FIX)의 출력을 고정시켜 상기 반도체 메모리 장치의 데이터 증폭 회로에서 증폭이 이루어 지는 회수를 제어할 수 있다. 또한 상기 제 2 구동 신호(STB2)의 지연 시간을 적절히 조절하여, 상기 데이터 증폭 회로가 증폭 회수를 달리하는 경우 반도체 메모리 장치에서 출력되는 출력 신호(OUT_SIG)의 출력 타이밍을 조절할 수 있다.
보다 상세히 설명하면, 상기 증폭 단계 유지부(300)는 퓨즈(fuse)를 구비하고, 로우 레벨로 상기 증폭 단계 유지 신호(AMP_STEP_FIX)를 출력한다. 상기 증폭 제어부(400)는 상기 제 1 구동 신호(STB1), 상기 제 2 구동 신호(STB2), 상기 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)에 응답하여 상기 제 1 내지 상기 제 3 제어 신호(CTRL51 ~ CRTL53)를 출력하며, 상기 데이터 증폭부(200)는 상기 제 1 내지 상기 제 3 제어 신호(CTRL51 ~ CRTL53)에 응답하여 상기 입력 신호(IN_SIG)의 증폭을 제어하여 상기 출력 신호(OUT_SIG)로서 출력한다.
보다 상세히 설명하면, 상기 증폭 제어 신호 생성부(410)는 상기 테스트 신호(TEST) 및 상기 증폭 단계 유지 신호(AMP_STEP_FIX)를 오어(OR) 연산하여 상기 증폭 제어 신호(AMP_CTRL)를 출력한다. 상기 지연 제어부(430)는 상기 증폭 제어 신호(AMP_CTRL)가 비활성화 되는 경우 상기 제 2 구동 신호(STB2)를 상기 제 3 구동 신호(STB3)로서 출력하고, 상기 증폭 제어 신호(AMP_CTRL)가 활성화 되는 경우 상기 지연부(431)에서 지연된 상기 제 2 구동 신호(STB2)를 상기 제 3 구동 신호(STB3)로서 출력한다.
상기 제어 신호 생성부(450)는 상기 증폭 제어 신호(AMP_CTRL), 상기 제 1 구동 신호(STB1) 및 상기 제 3 구동 신호(STB3)를 입력받아 상기 제 1 내지 상기 제 3 제어 신호(CTRL51 ~ CTRL53)를 출력한다. 이때, 상기 제 1 구동 신호(STB1)는 상기 입력 신호(IN_SIG)를 1차로 증폭하는 경우 활성화 되는 신호이고, 상기 제 2 구동 신호(STB2)는 1차로 증폭된 상기 입력 신호(IN_SIG)를 2 차로 증폭하는 경우 활성화 되는 신호이며, 상기 제 3 구동 신호(STB2)는 상기 증폭 제어 신호(AMP_CTRL)가 활성화 되는 경우 상기 제어 신호 생성부(450)에서 상기 제 2 구동 신호(STB2)가 지연되어 출력되거나 상기 증폭 제어 신호(AMP_CTRL)가 비활성화 되는 경우 상기 제어 신호 생성부(450)에서 상기 제 2 구동 신호(STB2)가 지연없이 출력되는 신호로서 상기 제 3 제어 신호(CTRL53)가 활성화 되는 타이밍을 조절할 수 있다.
도 6에 도시된 바와 같이, 상기 제어 신호 생성부(450)는 상기 증폭 제어 신호(AMP_CTRL)를 반전 시킨 신호와 상기 제 1 구동 신호(STB1) 및 상기 증폭 제어 신호(AMP_CTRL)를 반전 시킨 신호와 상기 제 3 구동 신호(STB3)를 각각 앤드(AND) 연산을 하여 상기 제 1 제어 신호(CTRL51) 및 상기 제 2 제어 신호(CTRL52)를 출력하고, 상기 증폭 제어 신호(AMP_CTRL) 및 상기 제 3 구동 신호(STB3)를 앤드(AND) 연산하여 상기 제 3 제어 신호(CTRL53)를 출력한다.
즉, 상기 증폭 제어 신호(AMP_CTRL)가 하이 레벨로 활성화 되면 상기 제 1 제어 신호(CTRL51) 및 상기 제 2 제어 신호(CTRL52)는 로우 레벨로 비활성화 되고, 상기 제 3 제어 신호(CTRL53)는 상기 제 3 구동 신호(STB3)에 응답하여 활성화 되거나 비활성화 된다. 또한, 상기 증폭 제어 신호(AMP_CTRL)가 로우 레벨로 비활성화 되면 상기 제 1 제어 신호(CTRL51) 및 상기 제 2 제어 신호(CTRL52)는 상기 제 1 구동 신호(STB1) 및 상기 제 3 구동 신호(STB3)에 응답하여 각각 활성화 되며, 상기 제 3 제어 신호(CTRL53)는 상기 제 3 구동 신호(STB3)에 관계없이 로우 레벨로 비활성화 된다.
상기 제 1 내지 상기 제 3 제어 신호(CTRL51 ~ CTRL53)는 도 3 및 도 4에 도시된 상기 제 1 내지 상기 제 3 제어 신호(CTRL1 ~ CTRL3)와 같은 역할을 하게 되고, 상기 데이터 증폭부(200)의 동작은 본 발명에 따른 일 실시예와 같으므로 도 3 및 도 4의 동작을 참조하기로 한다.
상기 설명한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리의 데이터 증폭 회로는 테스트 결과에 따라 상기 데이터 증폭부(200)에 구비된 상기 제 2 증폭부(230)에서 상기 입력 신호(IN_SIG)를 증폭하여 상기 출력 신호(OUT_SIG)를 출력하는 경우가 설계자의 의도에 적합하면 상기 증폭 단계 유지부(300)에 구비되는 퓨즈의 연결을 끊어 상기 증폭 단계 유지 신호(AMP_STEP_FIX)가 하이 레벨로 고정되도록 함으로써 상기 증폭 제어 신호(AMP_CTRL)가 하이 레벨로 고정되게 한다. 즉, 상기 테스트 신호(TEST)의 활성화 상태에 관계없이 상기 데이터 증폭부(200)는 상기 입력 신호(IN_SIG)를 한번 증폭하여 상기 출력 신호(OUT_SIG)로서 출력한다. 이때, 상기 제 2 구동 신호(STB2)를 지연시켜 상기 제 3 구동 신호(STB3)로서 출력되게 함으로써 상기 제 2 증폭부(230)의 활성화 타이밍을 조절할 수 있으므로, 상기 출력 신호(OUT_SIG) 및 상기 반전 출력 신호(OUT_SIGb)의 출력 타이밍을 조절할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 증폭 회로는 입력 신호를 한 번 증폭하여 출력하는 증폭 회로와 상기 입력 신호를 두 번 이상 증폭하여 출력하는 증폭 회로를 유연하게 선택할 수 있으므로, 반도체 메모리 장치의 동작 속도 및 전류 소모에 대한 시장 상황에 유리하게 대체 할 수 있고, 상기 입력 신호의 증폭 회수에 대한 변경을 회로 변경없이 가능하므로 소모 비용을 줄일 수 있는 효과를 수반한다.

Claims (21)

  1. 테스트 신호의 입력에 응답하여 증폭 단계를 조절하기 위한 제어 신호를 생성하는 제어 수단; 및
    상기 제어 신호의 입력에 응답하여, 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나 두번 이상 증폭하여 상기 출력 신호로서 출력하는 데이터 증폭 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  2. 제 1 항에 있어서,
    상기 제어 수단은,
    제 1 구동 신호 및 상기 테스트 신호에 응답하여 제 1 제어 신호를 생성하고, 제 2 구동 신호 및 상기 테스트 신호에 응답하여 제 2 제어 신호 및 제 3 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호는 상기 제 1 제어 신호, 상기 제 2 제어 신호 및 상기 제 3 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  4. 제 3 항에 있어서,
    상기 제어 수단은,
    상기 테스트 신호가 비활성화 되면 상기 제 1 구동 신호 및 상기 제 2 구동 신호에 응답하여 각각 활성화 되는 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하고, 비활성화 되는 상기 제 3 제어 신호를 출력하며, 상기 테스트 신호가 활성화 되면 비활성화 되는 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하고 상기 제 2 구동 신호에 응답하여 활성화되는 상기 제 3 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  5. 제 1 항에 있어서,
    상기 제어 신호는 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호를 포함하고,
    상기 데이터 증폭 수단은,
    상기 제 1 제어 신호에 응답하여, 상기 입력 신호를 증폭하여 증폭 신호를 출력하는 제 1 증폭부; 및
    상기 제 2 제어 신호 및 상기 제 3 제어 신호에 응답하여, 상기 증폭 신호를 더 증폭하여 상기 출력 신호로서 출력하거나 상기 입력 신호를 증폭하여 상기 출력 신호로서 출력하는 제 2 증폭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  6. 제 5 항에 있어서,
    상기 제 2 증폭부는,
    상기 제 2 제어 신호 및 상기 증폭 신호에 응답하여 제 1 노드 및 제 2 노드의 전위를 변화시키거나 상기 제 3 제어 신호 및 상기 입력 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드의 전위를 변화시키는 비교부; 및
    상기 제 1 노드 및 상기 제 2 노드의 전위 변화량에 응답하여, 상기 전위 변화량을 증폭하여 상기 출력 신호를 출력하는 출력 신호 증폭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  7. 제 6 항에 있어서,
    상기 비교부는,
    게이트 단이 상기 제 2 제어 신호를 입력받고 소스 단이 접지 단과 연결된 제 1 트랜지스터;
    게이트 단이 상기 증폭 신호를 입력받고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 상기 제 1 트랜지스터의 드레인 단과 연결된 제 2 트랜지스터;
    게이트 단이 반전 증폭 신호를 입력받고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 1 트랜지스터의 드레인 단과 연결되는 제 3 트랜지스터;
    게이트 단이 상기 제 3 제어 신호를 입력 받고, 소스 단이 상기 접지 단과 연결된 제 4 트랜지스터;
    게이트 단이 상기 입력 신호를 입력받고 드레인 단이 상기 제 1 노드와 연결 되며 소스 단이 상기 제 4 트랜지스터의 드레인 단과 연결된 제 5 트랜지스터; 및
    게이트 단이 반전 입력 신호를 입력받고 드레인 단이 상기 제 2 노드와 연결되며 소스 단이 상기 제 4 트랜지스터의 드레인 단과 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  8. 제 7 항에 있어서,
    상기 증폭 신호 및 상기 반전 증폭 신호는 서로 반전된 레벨이고, 상기 입력 신호 및 상기 반전 입력 신호는 서로 반전된 레벨임을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  9. 제 6 항에 있어서,
    상기 출력 신호 증폭부는,
    소스 단이 외부 공급 전압을 인가받고 드레인 단이 제 1 출력 단에 연결되며 게이트 단이 제 2 출력 단에 연결된 제 1 트랜지스터;
    드레인 단이 상기 제 1 출력 단에 연결되고 게이트 단이 상기 제 2 출력 단에 연결되며 소스 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    소스 단이 상기 외부 공급 전압을 인가받고 게이트 단이 상기 제 1 출력 단에 연결되며 드레인 단이 상기 제 2 출력 단에 연결되는 제 3 트랜지스터; 및
    드레인 단이 상기 제 2 출력 단에 연결되고 게이트 단이 상기 상기 제 1 출력 단에 연결되며 소스 단이 상기 제 2 노드에 연결되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  10. 제 9 항에 있어서,
    상기 출력 신호는 반전 출력 신호와 쌍을 이루며, 상기 제 1 출력 단에서 상기 반전 출력 신호를 출력하고, 상기 제 2 출력 단에서 상기 출력 신호를 출력하며, 상기 출력 신호 및 상기 반전 출력 신호는 서로 반전된 레벨임을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  11. 증폭 단계 유지 신호를 출력하는 증폭 단계 유지 수단;
    구동 신호, 테스트 신호 및 상기 증폭 단계 유지 신호에 응답하여 증폭 단계를 조절하기 위한 제어 신호를 출력하는 증폭 제어 수단; 및
    상기 제어 신호에 응답하여, 입력 신호를 한번 증폭하여 출력 신호로서 출력하거나 두번 이상 증폭하여 상기 출력 신호로서 출력하는 데이터 증폭 수단;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  12. 제 11 항에 있어서,
    상기 구동 신호는 제 1 구동 신호 및 제 2 구동 신호를 포함하고, 상기 제어 신호는 제 1 제어 신호, 제 2 제어 신호 및 제 3 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  13. 제 11 항에 있어서,
    상기 증폭 단계 유지 수단은,
    테스트 결과에 응답하여 상기 증폭 단계 유지 신호를 특정 레벨로 고정시켜 출력하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  14. 제 13 항에 있어서,
    상기 증폭 단계 유지 수단은,
    퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  15. 제 12 항에 있어서,
    상기 증폭 제어 수단은,
    상기 테스트 신호 및 상기 증폭 단계 유지 신호에 응답하여 증폭 제어 신호를 출력하는 증폭 제어 신호 생성부;
    상기 증폭 제어 신호에 응답하여, 상기 제 2 구동 신호의 전달 시간을 제어하여 제 3 구동 신호로서 출력하는 지연 제어부; 및
    상기 증폭 제어 신호 및 상기 제 1 구동 신호에 응답하여 상기 제 1 제어 신호를 생성하고, 상기 증폭 제어 신호 및 상기 제 3 구동 신호에 응답하여 상기 제 2 제어 신호 및 상기 제 3 제어 신호를 출력하는 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  16. 제 15 항에 있어서,
    상기 증폭 제어 신호 생성부는,
    상기 테스트 신호 또는 상기 증폭 단계 유지 신호 중 어느 하나라도 활성화 되면 활성화된 상기 증폭 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  17. 제 16 항에 있어서,
    상기 증폭 제어 신호 생성부는,
    상기 테스트 신호 및 상기 증폭 단계 유지 신호를 입력받아 상기 증폭 제어 신호를 출력하는 오어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  18. 제 15 항에 있어서,
    상기 지연 제어부는,
    상기 제 2 구동 신호를 소정 시간 지연 시켜 출력하는 지연부; 및
    상기 증폭 제어 신호에 응답하여 상기 제 2 구동 신호를 상기 제 3 구동 신호로서 출력하거나 상기 지연부에서 출력되는 신호를 상기 제 3 구동 신호로서 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  19. 제 15 항에 있어서,
    상기 제어 신호 생성부는,
    상기 증폭 제어 신호가 비활성화 되면 상기 제 1 구동 신호 및 상기 제 3 구동 신호에 응답하여 각각 활성화 되는 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하고, 비활성화 되는 상기 제 3 제어 신호를 출력하고, 상기 증폭 제어 신호가 활성화 되면 비활성화 되는 상기 제 1 제어 신호와 상기 제 2 제어 신호를 출력하고 상기 제 3 구동 신호에 응답하여 활성화되는 제 3 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  20. 제 12 항에 있어서,
    상기 데이터 증폭 수단은,
    상기 제 1 제어 신호에 응답하여, 상기 입력 신호를 증폭하여 증폭 신호를 출력하는 제 1 증폭부; 및
    상기 제 2 제어 신호 및 상기 제 3 제어 신호에 응답하여, 상기 증폭 신호를 더 증폭하여 상기 출력 신호로서 출력하거나 상기 입력 신호를 증폭하여 상기 출력 신호로서 출력하는 제 2 증폭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
  21. 제 20 항에 있어서,
    상기 제 2 증폭부는,
    상기 제 2 제어 신호 및 상기 증폭 신호에 응답하여 제 1 노드 및 제 2 노드의 전위를 변화시키거나 상기 제 3 제어 신호 및 상기 입력 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드의 전위를 변화시키는 비교부; 및
    상기 제 1 노드 및 상기 제 2 노드의 전위 변화량에 응답하여, 상기 전위 변화량을 증폭하여 상기 출력 신호를 출력하는 출력 신호 증폭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 증폭 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150104333A (ko) * 2014-03-05 2015-09-15 에스케이하이닉스 주식회사 증폭기 회로 및 이를 포함하는 반도체 메모리 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9137815B2 (en) 2009-06-17 2015-09-15 Qualcomm Incorporated Multi-user multiple input multiple output wireless communications
US8219843B2 (en) * 2010-02-17 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Power management mechanism

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048862A (ko) * 1997-12-11 1999-07-05 김영환 반도체 메모리 소자의 감지 증폭기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100271626B1 (ko) * 1997-05-31 2000-12-01 김영환 비트라인 센스앰프의 오버드라이빙방법
KR100273274B1 (ko) * 1998-01-21 2001-01-15 김영환 오버 드라이빙 제어회로
KR100271644B1 (ko) * 1998-02-06 2000-12-01 김영환 센스앰프 오버드라이빙 전압제어 회로
US6347058B1 (en) * 2000-05-19 2002-02-12 International Business Machines Corporation Sense amplifier with overdrive and regulated bitline voltage
JP2002042496A (ja) * 2000-07-26 2002-02-08 Matsushita Electric Ind Co Ltd 強誘電体メモリ
JPWO2004102805A1 (ja) * 2003-05-13 2006-07-20 富士通株式会社 遅延回路
KR100546417B1 (ko) 2004-07-13 2006-01-26 삼성전자주식회사 프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리장치의 비트라인 구동회로 및 구동방법
KR100641704B1 (ko) * 2004-10-30 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048862A (ko) * 1997-12-11 1999-07-05 김영환 반도체 메모리 소자의 감지 증폭기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150104333A (ko) * 2014-03-05 2015-09-15 에스케이하이닉스 주식회사 증폭기 회로 및 이를 포함하는 반도체 메모리 장치
KR102163523B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 증폭기 회로 및 이를 포함하는 반도체 메모리 장치

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