JPS58168272A - Ｍｉｓ形半導体記憶装置 - Google Patents
Ｍｉｓ形半導体記憶装置Info
- Publication number
- JPS58168272A JPS58168272A JP57050085A JP5008582A JPS58168272A JP S58168272 A JPS58168272 A JP S58168272A JP 57050085 A JP57050085 A JP 57050085A JP 5008582 A JP5008582 A JP 5008582A JP S58168272 A JPS58168272 A JP S58168272A
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- JP
- Japan
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- transistors
- bit line
- transistor
- voltage
- memory device
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
α） −明の技術分野
本−明は、ビット線からデータバスへの情報０転道連駅
を早めることによってアクセスタイムを蝋細し九ＭＩＳ
形牛導体記憶装置に関する。
を早めることによってアクセスタイムを蝋細し九ＭＩＳ
形牛導体記憶装置に関する。
（り 技術の背景
一般に％ＭＩＳ形半導体記憶装置においては、マトリク
ス状に配設され九メモリセルのうち行デコーダによって
選択され九メモリセルが対応するビット線に接続され、
かつ骸ビット線を列デコーダによって制御されるトラン
スファゲートを介して５−ターにａｌｌ！シ、該データ
線から読み出しデータを暇り出す、したがって、骸トラ
ンスファゲートがオフからオンの状態になる場合の立上
が９速度等骸トランスファゲートの性能がアクセスタイ
ムに影譬を与える。
ス状に配設され九メモリセルのうち行デコーダによって
選択され九メモリセルが対応するビット線に接続され、
かつ骸ビット線を列デコーダによって制御されるトラン
スファゲートを介して５−ターにａｌｌ！シ、該データ
線から読み出しデータを暇り出す、したがって、骸トラ
ンスファゲートがオフからオンの状態になる場合の立上
が９速度等骸トランスファゲートの性能がアクセスタイ
ムに影譬を与える。
（３） 従来技術と間聰点
従来ＭＩＳ形半導体配憶ｖｋＩｌｌにおいては、ビット
−とデータ線との間に設けられたトランスファゲートと
して骸記憶装龜の他の回路部分と同じしきい筐を有する
エンハンスメント形トランジスタを使用していた。その
ため、＃Ｊ記従従来においては、トランス７アゲートを
構成するトランジスタのしきい籠が高く、したがって該
トランジスタのゲートソース間電圧が充分大きくならな
ければ骸トランジスタが導通せず、したがって列デコー
ダから印加される列選択信号がかな）高レベルになるま
で該トランジスタが導通しなか〜た。そのため、ビット
線からデータ線への情報の転送速度が遍くなシ、したが
って半導体記憶装置のアクセスタイムが長くなるという
不都合があった。
−とデータ線との間に設けられたトランスファゲートと
して骸記憶装龜の他の回路部分と同じしきい筐を有する
エンハンスメント形トランジスタを使用していた。その
ため、＃Ｊ記従従来においては、トランス７アゲートを
構成するトランジスタのしきい籠が高く、したがって該
トランジスタのゲートソース間電圧が充分大きくならな
ければ骸トランジスタが導通せず、したがって列デコー
ダから印加される列選択信号がかな）高レベルになるま
で該トランジスタが導通しなか〜た。そのため、ビット
線からデータ線への情報の転送速度が遍くなシ、したが
って半導体記憶装置のアクセスタイムが長くなるという
不都合があった。
（４） −明の目的
本発明の目的は、―述Ｏ従来形における間聰点に１み、
ＭＩａ形半導体記憶装置において、ビット線とデータ線
とのＭＫＩｋけられ次トランスファケートをし自い籠の
低いエンハンスメント形トランジスタを用いて構成する
という構想に基づき、ビット線からデータ線へＯ情報の
転送連ａｔ遁くし、記憶ｔｉｉｉのアクセスタイムを蝋
−することＫある。
ＭＩａ形半導体記憶装置において、ビット線とデータ線
とのＭＫＩｋけられ次トランスファケートをし自い籠の
低いエンハンスメント形トランジスタを用いて構成する
という構想に基づき、ビット線からデータ線へＯ情報の
転送連ａｔ遁くし、記憶ｔｉｉｉのアクセスタイムを蝋
−することＫある。
（５） 発明の構成 “
そしてこの目的は、本発明によれば、ビット−、ワード
線、該ビット伽と骸ワード線との交轟に配設されたメモ
リセル、データ線、および鋏ビット線ト該デーメ纏との
間にＩＩ！絖されたトランスファゲート用トランジスタ
を真備し、該トランスファゲート用トランジスタをオン
とすることによって該メモリセルからの情１ｉｌｌ（Ｉ
Ｆ号を該ビット線を介して皺データ繍に読み出すＭＩＳ
形半導体記憶装置において、該トランス７アゲート用ト
ランジスメを皺記憶装置円の他の回路部分に使用される
エンハンスメント形トランジスタより低いしきい筐を有
するＭＩＳ形トランジスタで構成したことを特徴とする
ＭＩａ形半導体配憶装置を提供することによって連成さ
れる。
線、該ビット伽と骸ワード線との交轟に配設されたメモ
リセル、データ線、および鋏ビット線ト該デーメ纏との
間にＩＩ！絖されたトランスファゲート用トランジスタ
を真備し、該トランスファゲート用トランジスタをオン
とすることによって該メモリセルからの情１ｉｌｌ（Ｉ
Ｆ号を該ビット線を介して皺データ繍に読み出すＭＩＳ
形半導体記憶装置において、該トランス７アゲート用ト
ランジスメを皺記憶装置円の他の回路部分に使用される
エンハンスメント形トランジスタより低いしきい筐を有
するＭＩＳ形トランジスタで構成したことを特徴とする
ＭＩａ形半導体配憶装置を提供することによって連成さ
れる。
（６） １ｉｌ明の実施り
以下、図面を用いて本−明の実施例を説明する。
観１図は、本発明の１実施例に係るＭＩＳ形半導体記憶
Ｉｌ！置装構成を部分的に示す、ｌＷ１図に門いて、Ｂ
Ｌ、ＢＬは１対のビット線でＴｏ９、皺ビット線ＢＬお
よびＢＬはそれぞれ負荷トランジスタＱｌおよびＱ、を
介して電源ＶｃｃＫ接繍されている。トランジスタらな
いしｑおよび抵抗Ｒ１およびへはいわゆるフリップフロ
ップ形のメモリセルを構成し。
Ｉｌ！置装構成を部分的に示す、ｌＷ１図に門いて、Ｂ
Ｌ、ＢＬは１対のビット線でＴｏ９、皺ビット線ＢＬお
よびＢＬはそれぞれ負荷トランジスタＱｌおよびＱ、を
介して電源ＶｃｃＫ接繍されている。トランジスタらな
いしｑおよび抵抗Ｒ１およびへはいわゆるフリップフロ
ップ形のメモリセルを構成し。
トランジスタＱ、およびｑは該メモリセルとビット線対
ＢＬ 、ＢＬと接続するゲート回路を構成している。該
トランジスタＱ、およびＱ４はワード線ＷＬに接続され
、ワード線ＷＬは行デコーダＲＤＫｉｌ続されている。
ＢＬ 、ＢＬと接続するゲート回路を構成している。該
トランジスタＱ、およびＱ４はワード線ＷＬに接続され
、ワード線ＷＬは行デコーダＲＤＫｉｌ続されている。
また、ピッ）ｆｉＢＬおよびＢＬはそれぞれトランスフ
ァゲートを構成するトランジスタ９丁および偽を介して
データ一対を゛構成する各データ線ＤＢおよびＤＢ Ｋ
接線されている。トランジスタＱ７および−のゲートは
共に判デコーダＣＤに接線されている。またトランジス
タＱおよび偽のゲートソース間電圧のしきいＩ［は、該
牛導□体記憶餉皺の他の回ＩＩＩ！部分に均いられてい
るエンハンスメント形トランジスタのしきい値より低く
な−ている。すなわち、一般に１１１図に示すような半
４体記憶装置に使用されているエンハンスメント形トラ
ンジスタのし龜い籠電圧は例えば０．７ナイし０．９
Ｖ−Ｃ”あるが、＠１ｋｌｏ１９ｊ＠におけるトランジ
スタＱ７および偽のしきい甑はこの籠より低くまたＯよ
シ大きな鎗に設定されている。
ァゲートを構成するトランジスタ９丁および偽を介して
データ一対を゛構成する各データ線ＤＢおよびＤＢ Ｋ
接線されている。トランジスタＱ７および−のゲートは
共に判デコーダＣＤに接線されている。またトランジス
タＱおよび偽のゲートソース間電圧のしきいＩ［は、該
牛導□体記憶餉皺の他の回ＩＩＩ！部分に均いられてい
るエンハンスメント形トランジスタのしきい値より低く
な−ている。すなわち、一般に１１１図に示すような半
４体記憶装置に使用されているエンハンスメント形トラ
ンジスタのし龜い籠電圧は例えば０．７ナイし０．９
Ｖ−Ｃ”あるが、＠１ｋｌｏ１９ｊ＠におけるトランジ
スタＱ７および偽のしきい甑はこの籠より低くまたＯよ
シ大きな鎗に設定されている。
＠１図の回路の動作を説明する０あるメモリセルから情
報ｔａみ出す場合は対応する行デコーダＲＤＫよってワ
ード１ｉＷＬを高レベルにしてメモリセルからの信号を
トランジスタＱ３およびｑを介してビット線ＢＬおよび
ＢＬＫ叡り出すとともに、判デコーダＣＤによってトラ
ンス７アゲートを桟取するトランジスタＱ、およ、びＱ
、を導通させメモリセルからの・情報をビット＃ＢＬお
よびＢＬからデータＩＤＢおよびＤＢに散う出し、図示
しないセンスアンプｔｑして出力する。
報ｔａみ出す場合は対応する行デコーダＲＤＫよってワ
ード１ｉＷＬを高レベルにしてメモリセルからの信号を
トランジスタＱ３およびｑを介してビット線ＢＬおよび
ＢＬＫ叡り出すとともに、判デコーダＣＤによってトラ
ンス７アゲートを桟取するトランジスタＱ、およ、びＱ
、を導通させメモリセルからの・情報をビット＃ＢＬお
よびＢＬからデータＩＤＢおよびＤＢに散う出し、図示
しないセンスアンプｔｑして出力する。
この−合、例えばＩ！２１４％ム（ａ）に示すように、
従来形においてはトランジスタＱ７およびＱ、のしきい
飯が大きいので１行デコーダＲＤによってメモリセルの
電圧がビットＭＢＬおよびＢＬＫ叡り出されてビットＩ
Ｉｊ！ＢＬおよびＢＬの電圧が交差し友時点から該ビッ
ト線の電圧変１！がデータ細ＤＢおよびＤＢに転送され
てデータ線ＤＢおよびＤＢの電圧が交差する時点までの
時間ｔｄ、がかなシ長くなる。
従来形においてはトランジスタＱ７およびＱ、のしきい
飯が大きいので１行デコーダＲＤによってメモリセルの
電圧がビットＭＢＬおよびＢＬＫ叡り出されてビットＩ
Ｉｊ！ＢＬおよびＢＬの電圧が交差し友時点から該ビッ
ト線の電圧変１！がデータ細ＤＢおよびＤＢに転送され
てデータ線ＤＢおよびＤＢの電圧が交差する時点までの
時間ｔｄ、がかなシ長くなる。
すなわち、りＵデコーダＣＤの出力電圧Ｙが上昇してビ
ット１ｉｉｉＢＬの電圧との差がトランジスタ瞭および
偽のゲートソース間電圧のしきい厘を越えた時に初めて
トランジスタＱ７およびＱ、が導通し、ビット線の電圧
がデータ總に転送されるが、トランジスタＱ７および電
のゲートソース間電圧のしきい値が大きいために列デコ
ーダＣＤの出力電圧とピッ）ＩｉｌＢＬの電圧との差が
かなり大きくなるまでトランジスタＱ７および１が導通
しない。そのため。
ット１ｉｉｉＢＬの電圧との差がトランジスタ瞭および
偽のゲートソース間電圧のしきい厘を越えた時に初めて
トランジスタＱ７およびＱ、が導通し、ビット線の電圧
がデータ總に転送されるが、トランジスタＱ７および電
のゲートソース間電圧のしきい値が大きいために列デコ
ーダＣＤの出力電圧とピッ）ＩｉｌＢＬの電圧との差が
かなり大きくなるまでトランジスタＱ７および１が導通
しない。そのため。
夕ＩＪデコーダＣＤの出力電圧Ｙが立上りはじめてから
かなりの時間を経過したのちに初めてトランジスタＱ７
および電が導通するなめアクセスタイムがか謙り長くな
る。
かなりの時間を経過したのちに初めてトランジスタＱ７
および電が導通するなめアクセスタイムがか謙り長くな
る。
これに対して本発明の爽施内に係る半導体記憶装置にお
いては、トランジスタＱ７およびＱ８のしきい値電圧を
低くしであるので、１１２図（ｂｌ Ｋ示すように、列
デコーダＣＤの出力電圧Ｙが立上り始めてから短時間で
該電圧Ｙとピノ）ｉｉＢＬの電圧との差がトランジスタ
Ｑｔ、Ｑｉ＝のしきい値電圧より大きくなり、醸トラン
ジスタＱ、、 Ｑ、、が速やかに導通を開始する。した
がりて、ピッ）ｍＢＬおよびＢＬの１圧変化は急速にデ
ータＩ！ＤＢおよびＤＢに転送され、ビット線電圧の交
点からデータ鎧電圧の交点に至る時間ｔｄ、が非常に小
さくなる。ｔた、トランジスタＱ、およびへのしきい値
電圧を小さくすることＫより、−じゲートソース間驚、
圧の場合に従来形に比しトランジスタのｇｍ を大きく
することができるため、ビット線からデータ紐への情報
の転送速度をさらに速くすることができる。
いては、トランジスタＱ７およびＱ８のしきい値電圧を
低くしであるので、１１２図（ｂｌ Ｋ示すように、列
デコーダＣＤの出力電圧Ｙが立上り始めてから短時間で
該電圧Ｙとピノ）ｉｉＢＬの電圧との差がトランジスタ
Ｑｔ、Ｑｉ＝のしきい値電圧より大きくなり、醸トラン
ジスタＱ、、 Ｑ、、が速やかに導通を開始する。した
がりて、ピッ）ｍＢＬおよびＢＬの１圧変化は急速にデ
ータＩ！ＤＢおよびＤＢに転送され、ビット線電圧の交
点からデータ鎧電圧の交点に至る時間ｔｄ、が非常に小
さくなる。ｔた、トランジスタＱ、およびへのしきい値
電圧を小さくすることＫより、−じゲートソース間驚、
圧の場合に従来形に比しトランジスタのｇｍ を大きく
することができるため、ビット線からデータ紐への情報
の転送速度をさらに速くすることができる。
なお、上述においてはＭＩ８スタチイック形ラソランダ
ムアクセスメモリについて説明したが１本発明はこれに
限らずビット線とデータバスとの間にトランスファゲー
ト用のトランジスタを具備するすべての記憶装置Ｋ適用
できることは明らかである。
ムアクセスメモリについて説明したが１本発明はこれに
限らずビット線とデータバスとの間にトランスファゲー
ト用のトランジスタを具備するすべての記憶装置Ｋ適用
できることは明らかである。
（７）発明の効果
このように、本発明によれば、回路構成を全く変罠する
ことなくビット線からデータバスへの情報の転送速度を
上昇させることができ、半導体記憶装置のアクセスタイ
ムを短縮することができる。
ことなくビット線からデータバスへの情報の転送速度を
上昇させることができ、半導体記憶装置のアクセスタイ
ムを短縮することができる。
第１図は本発明のｌ実施ＩｐＨに係るＭＩＳ形手番手導
体記憶装置放を示す部分的プロンク回路囚、そして １８２図−）および１１１１２図ら）はそれぞれ従来形
および本−明０実ｍガに係る半導体記憶＊ｍの動作を説
明するための波形図である。 ＢＬ、ＢＬ・・・・・・ビットＩ１．ＷＬ・・・・・・
ワード線。 ＤＢ、ＤＢ・・・・・・データバス−Ｑｓ−Ｑｓ・・・
・・・負荷トランジスタ％ Ｑｚ＊ Ｑ４＊ ＱＢ＋
Ｑ＠・・・・・・メ４９セル用トランジスタ、Ｑｙ、Ｑ
ａ・・・・・・トランス７アゲート用トランジスタ、Ｒ
ｔ、Ｒｍ・・・・・・負荷ＩＩｋ抗、ＲＤ・・・・・・
行デコー／、ＣＤ・・・・・・列デコーダ。 特許出動人 冨士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 画 舘 和 之 弁理士 円 １）阜 男 弁理士 山 口 昭 之
体記憶装置放を示す部分的プロンク回路囚、そして １８２図−）および１１１１２図ら）はそれぞれ従来形
および本−明０実ｍガに係る半導体記憶＊ｍの動作を説
明するための波形図である。 ＢＬ、ＢＬ・・・・・・ビットＩ１．ＷＬ・・・・・・
ワード線。 ＤＢ、ＤＢ・・・・・・データバス−Ｑｓ−Ｑｓ・・・
・・・負荷トランジスタ％ Ｑｚ＊ Ｑ４＊ ＱＢ＋
Ｑ＠・・・・・・メ４９セル用トランジスタ、Ｑｙ、Ｑ
ａ・・・・・・トランス７アゲート用トランジスタ、Ｒ
ｔ、Ｒｍ・・・・・・負荷ＩＩｋ抗、ＲＤ・・・・・・
行デコー／、ＣＤ・・・・・・列デコーダ。 特許出動人 冨士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 画 舘 和 之 弁理士 円 １）阜 男 弁理士 山 口 昭 之
Claims (1)
- ビット線、ワード線、ｌ［ビット線と該ワード線との交
点に配設されたメモリセル、データ線、および該ビット
線と骸データ曽との聞Ｋｌｉ’絖され九トランスファゲ
ート用トランジスタを具備し、□該トランスファゲート
用トランジスタをオンとすることによって該メモリセル
からの情報傷号を該ビット線を介して骸データーＫ１ｍ
み出すＭＩＳ形半導体記憶装置１において、該トランス
７アゲート用トランジスタを鋏記憶装置円の他の一１ｉ
部分に使用されるエンハンスメント形トランジスタよシ
低いし暑い墓を有するＭＩＳ形Ｆランジスタで構成し九
ことを特徴とするＭＩＳｙ＃半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050085A JPS58168272A (ja) | 1982-03-30 | 1982-03-30 | Ｍｉｓ形半導体記憶装置 |
| DE8383301617T DE3364334D1 (en) | 1982-03-30 | 1983-03-23 | Semiconductor memory device |
| EP19830301617 EP0090591B1 (en) | 1982-03-30 | 1983-03-23 | Semiconductor memory device |
| IE71683A IE54670B1 (en) | 1982-03-30 | 1983-03-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050085A JPS58168272A (ja) | 1982-03-30 | 1982-03-30 | Ｍｉｓ形半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168272A true JPS58168272A (ja) | 1983-10-04 |
Family
ID=12849181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050085A Pending JPS58168272A (ja) | 1982-03-30 | 1982-03-30 | Ｍｉｓ形半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0090591B1 (ja) |
| JP (1) | JPS58168272A (ja) |
| DE (1) | DE3364334D1 (ja) |
| IE (1) | IE54670B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3385622B2 (ja) * | 1992-01-30 | 2003-03-10 | 富士通株式会社 | スタティックｒａｍ |
| KR100287190B1 (ko) | 1999-04-07 | 2001-04-16 | 윤종용 | 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 |
| US20050069063A1 (en) * | 2003-09-30 | 2005-03-31 | Intel Corporation | Broadband interference cancellation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195356A (en) * | 1978-11-16 | 1980-03-25 | Electronic Memories And Magnetics Corporation | Sense line termination circuit for semiconductor memory systems |
-
1982
- 1982-03-30 JP JP57050085A patent/JPS58168272A/ja active Pending
-
1983
- 1983-03-23 DE DE8383301617T patent/DE3364334D1/de not_active Expired
- 1983-03-23 EP EP19830301617 patent/EP0090591B1/en not_active Expired
- 1983-03-30 IE IE71683A patent/IE54670B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE830716L (en) | 1983-09-30 |
| EP0090591A2 (en) | 1983-10-05 |
| IE54670B1 (en) | 1990-01-03 |
| EP0090591A3 (en) | 1984-08-15 |
| EP0090591B1 (en) | 1986-07-02 |
| DE3364334D1 (en) | 1986-08-07 |
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