CN113539323A - 用于利用动态阱提供主字线信号的设备和方法 - Google Patents

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Abstract

本申请涉及用于利用动态阱提供主字线信号的设备和方法。主字驱动器可耦合到子字驱动器以驱动主字线以选择所述子字驱动器。所述主字驱动器可包含具有均耦合到阱的主体和源极/漏极的第一晶体管。所述主字驱动器可包含配置成对所述阱加偏压的阱控制电路。在一些实例中，所述阱控制电路可将第一低电位提供到所述阱，接着响应于预充电命令将低于所述第一电位的第二低电位提供到所述阱。所述主字驱动器可包含耦合到所述阱控制电路的第二晶体管以接收所述第一低电位和所述第二低电位且将所述第一低电位和所述第二低电位耦合到所述主字线。所述第二晶体管的所述主体可耦合到所述阱。所述主字驱动器中的额外晶体管也可耦合到所述阱。

Description

用于利用动态阱提供主字线信号的设备和方法
技术领域
本申请涉及用于利用动态阱提供主字线信号的设备和方法。
背景技术
由动态随机存取存储器(DRAM)表示的半导体存储器装置包含存储器单元阵列，其具有安置于字线与位线之间的相交点处的存储器单元。半导体存储器装置可包含阶层结构化的主字线和子字线。主字线是定位于上部阶层处的字线，且由行地址的第一部分来选择。子字线是定位于下部阶层处的字线，且基于对应主字线(MWL)和由行地址的第二部分选择的字驱动器线(FXL)来选择。
重复存取特定子字线(通常称为‘行锤击’)可造成附近子字线中的数据降级的速率增大。为减小行锤击事件的效应，低于接地的负电压可为MWL所需的以便在预充电期间在通常称作软着陆电压(Voff)的某一电压电平下使子字线驱动器(SWD)放电，这是因为Voff是约300mV且在Voff下的放电需要经由SWD PMOS晶体管进行。半导体中的负电压可不利地产生负主体到源极电压(negative body to source voltage)(Vbs)，称为反向偏压。反向偏压由于沟道热载子(CHC)应力而降低半导体的性能。
发明内容
本公开的一个实施例提供一种设备，其包括：阱；主字驱动器，其配置成驱动主字线，其中主字驱动器包括至少第一晶体管，其中第一晶体管的主体和源极/漏极耦合到阱；和阱控制电路，其耦合到阱且配置成对阱加偏压。
本公开的另一实施例提供一种方法，其包括：在阱控制电路处提供电压以对主字驱动器中的阱加偏压以将主字线信号提供到耦合到主字驱动器的子字驱动器，其中主字驱动器包括至少第一晶体管，其中第一晶体管的主体和源极/漏极耦合到阱。
本公开的又一实施例提供一种设备，其包括：子字驱动器，其配置成驱动子字线；和主字驱动器，其配置成驱动耦合到子字驱动器的主字线，其中主字驱动器配置成将主字线驱动到第一电位且将主字线驱动到低于第一电位的第二电位，其中主字线配置成在第一电位和第二电位下选择子字驱动器，其中主字驱动器包括至少：第一晶体管，其耦合到主字线以将第一电位和第二电位提供到主字线，和第二晶体管，其耦合到第一晶体管以驱动第一晶体管，其中第二晶体管的主体和源极/漏极耦合到阱。
附图说明
图1是根据本公开的实施例的半导体装置的图式。
图2是根据本公开的实施例的半导体装置的存储器单元阵列的实例布局的图式。
图3是根据本公开的实施例的存储器单元阵列的排组的实例配置的图式。
图4是根据本公开的实施例的存储器单元阵列的排组的一部分的图式。
图5是根据本公开的实施例的主字驱动器的图式。
图6是根据本公开的实施例的主字驱动器的图式。
图7是根据本公开的实施例的阱控制电路的图式。
图8是根据本公开的实施例的在选定驱动器电路的操作期间的各种信号的时序图。
图9是根据本公开的实施例的在未选驱动器电路的操作期间的各种信号的时序图。
具体实施方式
下文阐述某些细节以提供对本公开的各种实施例的实例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本文中所描述的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细地展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开的实施例。另外，如“耦合(couple及coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。
图1是根据本公开的实施例的半导体装置10的框图。在本公开的一些实施例中，半导体装置10可以是动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此相交的多个子字线SWL和多个位线BL，其中存储器单元MC安置于相交点处。SWL可由子字驱动器SWD驱动。为了清楚起见，图1中展示仅一个SWL、SWD、BL和MC。多个主字线MWL和字驱动器线FXL耦合于行解码器电路12与SWD之间。通过行解码器电路12实行对主字线MWL和字驱动器线FXL的选择。举例来说，行解码器电路12可控制主字驱动器(MWD)及字驱动器(FXD)以选择主字线MWL和字驱动器线FXL。为了清楚起见，展示仅一个MWD和FXD。半导体装置可具有多个MWD和FXD。通过列解码器电路13实行对位线BL的选择。感测放大器18耦合到对应位线BL且耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由传输门TG 19耦合到主IO线对MIOT/B，所述传输门TG 19对读取/写入放大器和缓冲器15充当开关。
转而解释包含在半导体装置10中的多个外部端子，所述多个外部端子包含命令和地址端子21、时钟端子23、数据端子24以及电源端子25和26。命令和地址端子21供应有命令和地址信号CA。向命令和地址端子21提供的CA信号包含命令和地址。包含在CA信号中的地址经由命令/地址输入电路31传输到地址解码器电路32。地址解码器电路32接收地址信号ADD且将解码的行地址信号XADD供应到行解码器电路12，且将解码的列地址信号YADD供应到列解码器电路13。
包含在向命令和地址端子21提供的CA信号中的命令经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34解码命令信号COM以提供各种内部命令信号。举例来说，命令解码器电路34可响应于激活命令而激活激活信号ACT和/或响应于刷新命令而激活刷新信号REF。举例来说，内部命令可包含选择字线的行命令信号和选择位线的列命令信号，如读取命令或写入命令。
当发出行激活命令且及时对行地址提供激活命令，且及时对列地址提供读取命令时，从存储器单元阵列11中的由这些行地址和列地址指定的存储器单元MC读取读取数据。更具体地说，行解码器电路12选择由XADD指示的行地址RA指示的主字线MWL、字驱动器线FXL和子字线SWL，使得相关联存储器单元MC随后耦合到位线BL。读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。类似地，当发出行激活命令且及时对行地址提供激活命令，且及时对列地址提供写入命令时，输入/输出电路17可在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17和读取/写入放大器15提供到存储器单元阵列11且写入由行地址和列地址指定的存储器单元MC中。
在一些实施例中，行解码器电路12可包含字驱动器控制电路40。字驱动器控制电路40可从命令解码器电路34接收激活信号ACT。在一些实施例中，字驱动器控制电路40可接收额外信号。字驱动器控制电路40可将控制信号提供到行解码器电路12中包含的一或多个字驱动器，如主字驱动器MWD和/或字驱动器FXD。
装置10可包含用于实行刷新操作的刷新控制电路16。刷新操作可以是自动刷新操作和/或其它刷新操作。在一些实施例中，刷新命令可外部发出到装置10且提供到命令解码器电路34，所述命令解码器电路34将命令提供到刷新控制电路16和行解码器电路12。在一些实施例中，刷新命令可由装置10的组件周期性地提供(例如，由刷新控制电路16或命令解码器电路34内部提供)。刷新控制电路16可将刷新地址R_ADD提供到行解码器电路12，所述行解码器电路12可指示用于执行刷新操作的行地址。
对时钟端子23分别提供外部时钟信号CK和/CK。这些外部时钟信号CK和/CK彼此互补且提供到时钟输入电路35。时钟输入电路35接收外部时钟信号CK和/CK且提供内部时钟信号ICLK。将内部时钟信号ICLK提供到内部时钟产生器36且因此基于接收到的内部时钟信号ICLK和来自命令/地址输入电路31的时钟启用信号CKE而提供相控内部时钟信号LCLK。尽管不限于此，但DLL电路可用作内部时钟产生器36。相控内部时钟信号LCLK提供到输入/输出电路17且用作用于确定读取数据DQ的输出时序的时序信号。
对电源端子25提供电源电压VDD1、VDD2和VSS。这些电源电压VDD1、VDD2和VSS提供到内部电压产生器电路39。内部电压产生器电路39提供各种内部电压VPP、VOD、VARY、VPERI、VEQ、VCCP、VDRV、VNRD、VNWL和VOFF。
在一些实施例中，内部电位VCCP、VDRV、VNRD和是可主要在行解码器电路12中使用的电位。VSS也可由行解码器电路12使用。举例来说，在一些实施例中，VSS可用作低电位，且VCCP可用作高电位。在一些实施例中，VNRD可以是负电压。尽管稍后将给出其详细描述，但行解码器电路12将基于地址信号ADD而选择的主字线MWL和子字线SWL驱动到对应于高电位(例如，3.1V)的VCCP电平，使得存储器单元MC的单元晶体管接通。
内部电位VARY和VEQ是将由感测放大器18、传输门19和/或读取/写入放大器15使用的电位。当激活感测放大器18时，所读出的读取数据通过将成对位线中的一个驱动到VARY电平且另一个驱动到VSS电平而放大。对于大多数外围电路，如命令/地址输入电路31，内部电位VPERI用作电源电位。通过将具有比外部电位VDD低的电位的内部电位VPERI用作这些外围电路的电源电位，可有可能减少半导体装置10的功率消耗。
对电源子端26提供电源电压VDDQ和VSSQ。这些电源电压VDDQ和VSSQ提供到输入/输出电路17。电源电压VDDQ和VSSQ可分别是与提供到电源端子25的电源电压VDD2和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于输入/输出电路17，使得由输入/输出电路17生成的电源噪声不会传播到装置10的其它电路块。
图2是根据本公开的实施例的半导体装置的存储器单元阵列的实例布局的图式。在本公开的一些实施例中，存储器单元阵列可包含于图1中展示的半导体装置10的存储器单元阵列11中。
图2中展示的实例的存储器单元阵列200划分成十六个排组BK0到BK15。行解码器电路(例如，图1的行解码器电路12；图2中未展示)可安置在邻近排组之间和/或外围电路区PE中。在外围电路区PE中，可安置各种外围电路和外部端子(图2中未展示)。
图3是根据本公开的实施例的存储器单元阵列的排组300的实例配置的图式。在本公开的一些实施例中，图2的排组BK0到BK15可各自包含图3的排组300的配置。在一些实施例中，排组300可包含于图1中展示的半导体装置10的存储器单元阵列11中。
如图3中所展示，排组300包含多个存储器片块区MAT0到MAT3。在图3中展示的实例中，排组300具有四个存储器片块区，但在其它实例中，排组300可包含更多或更少个存储器片块区。如由存储器片块区MAT1中的虚线所指示，每一存储器片块区可划分成多个子区，例如SUBMAT1-0到SUBMAT1-3。虽然图3中展示的实例包含四个子区，但在其它实例中，存储器片块区MAT0-3可包含更多或更少个子区。每一子区SUBMAT1-0到SUBMAT1-3可包含在Y方向上对准的多个存储器片块(例如，32、64、128个)。在一些实施例中，子区中的多个存储器片块可进一步细分为多个集合。举例来说，SUBMAT1-0可包含64个存储器片块且所述存储器片块可组织成八个八的集合。为了清楚起见，图3中未展示个别存储器片块。在一些实施例中，每一子区SUBMAT1-0到SUBMAT1-3的存储器片块可与对应IO(例如，DQ衬垫)相关联。
进一步参考图3，对存储器片块的存储器存取可由行解码器电路(例如，图1的行解码器电路12)控制。当行地址RA输入到其时，行解码器通过激活由行地址RA指示的适当主字驱动器(MWD)和适当字驱动器(FXD)来选择子字线。在图3中展示的实例中，针对主字驱动器MWD展示一个块，然而，主字驱动器MWD块可包含多个主字驱动器MWD。类似地，针对字驱动器FXD展示两个块，但每一字驱动器FXD块可包含多个字驱动器FXD。举例来说，如果每一存储器片块区MAT包含四个子区且每一子区包含64个存储器片块，那么主字驱动器MWD块可包含128个MWD，其各自配置成激活对应主字线(MWL)。继续这一实例，每一字驱动器FXD块可包含八个字驱动器FXD，其各自配置成激活对应字驱动器线(FXL)。
在图3中展示的实例中，RA[0:15]用于通过FXD和MWD解码来选择字线中的一个。举例来说，通过RA[0:2]确定FXD；通过RA[3:14]确定MWD；通过RA[16]确定Mat0和Mat 1或Mat2和Mat3；且通过RA[17]确定Mat0、Mat1、Mat2或Mat3的单一片块。然而，可使用其它编码方案。
图4是根据本公开的实施例的排组400的一部分的图式。在本公开的一些实施例中，图4中展示的排组400的部分可包含于图3的排组300、图2的存储器单元阵列200和/或图1的存储器单元阵列11中。
子字线彼此邻近，且由不同子字驱动器群组的子字驱动器SWD0到SWD7驱动。将对应主字信号(未展示)、驱动信号FX和低电位VSS(未展示)提供到子字驱动器SWD0到SWD7。在一些实施例中，可提供其它电位，如负电压VNRD。在一些实施例中，主字信号和驱动信号FX是可分别由行解码器电路(如图1中展示的行解码器电路12)中包含的主字驱动器MWD0到MWDN和字驱动器FXD 404基于如参考图3所描述的行地址RA而提供的信号。主字信号经由主字线(图4中未展示)提供到子字驱动器SWD0到SWD7，且驱动信号FX经由字驱动器线402提供到子字驱动器SWD0到SWD7。
主字线MWL可在相应存储器片块(例如，在图3中的SUBMAT1-0中的存储器片块)的阵列区上方延伸以将主字信号提供到存储器片块的子字驱动器群组以激活存储器片块的子字驱动器SWD0到SWD7。也就是说，当激活主字驱动器MWD时，其可将作用中主字信号提供到片块的所有子字驱动器SWD0到SWD7。如下文将描述，驱动信号FX包含互补信号FXT和FXF。字驱动器FXD 404的每一字驱动器线402将驱动信号FX提供到每一片块中的至少一个子字驱动器SWD。在图4中展示的实例中，字驱动器FXD404包含偶数字驱动器406和奇数字驱动器408。偶数字驱动器406将相应驱动信号提供到每一存储器片块的偶数编号的子字驱动器SWD0、SWD2、SWD4和SWD6，且奇数字驱动器408将相应驱动信号提供到每一存储器片块的奇数编号的子字驱动器SWD1、SWD3、SWD5和SWD7。然而，在其它实例中可使用其它布置。在图4中展示的实例中，字驱动器FXD的每一线可耦合到每一存储器片块中的对应子字驱动器SWD0到SWD7。举例来说，FXL 5可耦合到每一存储器片块的子字驱动器SWD5。
在图4中展示的实例存储器操作中，行地址RA已指示应当激活(例如，选择)MWD1且应当激活(例如，选择)与字驱动器线FXL 5相关联的奇数字驱动器FXD 408。因此，在存储器操作的持续时间(例如，有效期)的至少一部分中可将与MWD1相关联的主字线MWL(图4中未展示)和字驱动器线FXL 5上的驱动信号(例如，FXT和FXF)驱动到作用中状态以激活子字驱动器SWD5 416。
如由阴影区412所展示，与主字驱动器MWD0、MWDn相关联的子字线410，甚至与字驱动器线FXL 5相关联的子字线保持非作用中。然而，将由子字驱动器SWD5 416驱动的与激活的MWD1和FXL 5相关联的子字线414激活以允许沿着子字线414存取存储器单元。因此，选定存储器片块的与MWD1相关联的选定子字线SWL由对应的激活子字驱动器SWD5驱动到高电位。在一些实例中，选定存储器片块的其它子字驱动器SWD将相应未选子字线SWL驱动到低电位以保持非作用中。未选存储器片块(例如，与MWD0和MWDn相关联的存储器片块)的子字驱动器SWD保持去激活，且未选存储器片块MAT的子字线SWL在一些实例中未被提供电压。也就是说，虽然子字驱动器SWD可由作用中主字驱动器MWD或作用中字驱动器FXD启用，但为了激活，子字线SWL必须与耦合到激活的字驱动器FXD和激活的主字驱动器MWD的子字驱动器SWD相关联。在已存取选定子字线SWL的存储器单元之后，随后如本文中所描述通过去激活MWD和/或FXD来将选定子字线SWL放电到低电位。
根据本公开的一些实施例，子字线SWL以受控制方式放电。举例来说，所放电的子字线SWL的电压可通过在预充电状态期间将MWL驱动到负电压来控制。这参考图5进一步加以描述。
图5是根据本公开的实施例的主字驱动器MWD 500的电路图。在一些实施例中，MWD500可包含在图1、图3和/或图4中的主字驱动器中。对于上下文，还展示子字驱动器SWD502。在一些实施例中，SWD 502可包含于图1和4中的子字驱动器中。SWD 502可耦合到MWD500的MWL。
如图5中所展示，可向SWD 502提供互补驱动信号FXT、FXF。SWD 502也可提供有低电位(例如，VNML)或其它电位(例如，接地、负电压)。如先前所描述，主字线MWL由主字驱动器MWD 500提供，且驱动信号FXT和FXF由字驱动器线FXL上的字驱动器(图5中未展示)提供。
在一些实例中，主字线MWL在被选定时提供低电平，且驱动信号FXT和FXF是在被选定时分别变为高电平和低电平的信号。当激活主字线MWL和驱动信号FXT和FXF(例如，MWL和FXF低且FXT高)时，可激活对应子字线SWL。相比之下，当主字线MWL处于非作用中状态，且驱动信号FXT和FXF中的任一个也处于非作用中状态时，对应子字线SWL是非作用中的。子字线SWL针对作用中和非作用中状态所驱动到的电位可至少部分地基于FXT和/或FXF信号和/或MWL的电位。举例来说，当FXT驱动到VCCP且FXF驱动到VSS时，子字线SWL在由MWL激活时可驱动到VCCP。
返回到主字驱动器MWD 500，可提供各种信号以控制MWD 500的操作。在图5中所展示的实例中，MWD 500可接收作用中行主字线信号ARMWL和一或多个地址信号(例如，IN1、IN2)。在一些实施例中，控制信号可由字驱动器控制电路(如图1中展示的字驱动器控制电路40)提供。在一些实施例中，ARMWL和/或IN1、IN2可由地址解码器电路(如图1中的地址解码器32)提供。在其它实施例中，ARMWL和/或IN1、IN2可至少部分地基于由地址解码器电路提供的地址信号(例如，XADD)而由行解码器电路(如图1中展示的行解码器电路12)中的地址解码器逻辑提供。
MWD 500可包含主字线启用电路504、主字线激活电路506和阱控制电路530。在一些实施例中，主字线启用电路504可启用主字线，例如，主字线启用电路504可控制是否可将MWL驱动到作用中状态。在一些实施例中，主字线启用电路504包含经由节点(例如，节点A)处的共同源极/漏极串联耦合的一对P沟道晶体管和N沟道晶体管(例如，508、510)。P沟道晶体管508的其它源极/漏极可耦合到高电位(例如，如图5中所展示的VCCP)。N晶体管510的其它源极/漏极可耦合到主字线激活电路506。在图5中的实例中，主字线启用电路504耦合到主字线激活电路506。晶体管508、510的栅极可耦合在一起以接收ARMWL信号。
在一些实施例中，存储器装置可包含多个MWD，但在图5中展示仅一个MWD 500。在本公开的一些实施例中，MWD 500可实施多个MWD中的任一个，如图4中的MWD0、MWD1、…和MWDn。ARMWL信号可提供到多个MWD以启用这些MWD。存储器装置可通过控制信号IN1、IN2选择MWD中的一个。举例来说，控制信号IN1、IN2可包含由地址解码器提供的地址信息，如RA3-9(图4中)的任何组合，且配置成选择多个MWD中的一个。主字线激活电路506可接收控制信号IN1、IN2且控制何时选择MWL以驱动到作用中状态。作用中状态可由字线启用电路504提供。虽然展示仅两个信号IN1和IN2，但取决于MWD的数目，多个地址线可以是可能的。进一步解释主字线激活电路506的操作。
在一些实施例中，主字线激活电路506可包含串联耦合的一或多个N沟道晶体管，例如512、514。串联耦合的N沟道晶体管的栅极可耦合到相应地址线。举例来说，晶体管512、514的栅极分别耦合到地址线，例如IN1、IN2。晶体管512、514的源极/漏极可耦合到一起，且晶体管514的另一源极/漏极可通过节点DW2耦合到阱控制电路530，其将参考图7详细地加以描述。
在一些实施例中，主字线启用电路504可耦合到交叉耦合的一对P沟道晶体管516和518。举例来说，516的栅极可在节点B处耦合到晶体管518的源极/漏极，然而晶体管518的栅极可在节点A处耦合到晶体管516的源极/漏极，所述节点A是主字线启用电路504的输出端。两个晶体管516、518的其它源极/漏极可耦合到高电位，例如VCCP。所述对晶体管516、518可进一步耦合到N沟道晶体管520。举例来说，节点A可耦合到520的栅极且节点B可耦合到520的源极/漏极。520的其它源极/漏极可在节点DW2处耦合到阱控制电路530。
MWD 500可进一步包含包括耦合到节点B的一对P沟道和N沟道晶体管(例如，526、528)的输出电路524。晶体管526、528的源极/漏极可在共同MWL线处耦合以将MWL信号提供到SWD。P沟道晶体管526的其它源极/漏极可耦合到高电位VCCP，且N沟道晶体管528的其它源极/漏极可在节点DW1处耦合到阱控制电路。晶体管526、528的栅极可在节点B处耦合到一起。
如本公开中所解释，负电压(例如，VNRD)可用于将负电压提供到MWL线。MWL线上的负电压可使得SWD比在不提供负电压的情况下更快速放电。在一些实施例中，输出电路中的晶体管(例如，晶体管528)的阱可偏压到固定电压值，如负电压。通过固定负电压，例如VNRD，可提供负主体到源极电压Vbs。在一些实例中，VNRD可在-0.7V下，且用作反向偏压。在这种情况下，用于晶体管528的电压Vbs可以是-0.7V。然而具有负反向偏压的半导体可由于CHC应力而具有降级的性能，在一些实例中，可向晶体管的源极和主体提供相同电位。举例来说，晶体管528的主体可连接到动态阱且通过节点DW2进行偏压，且晶体管528的源极可在节点DW1处耦合到阱控制电路530。动态阱的实例可包含具有改变条件的阱。举例来说，动态阱可由变化电压而非固定电压偏压。阱控制电路530可配置成将相同电压提供到节点DW1和DW2，使得向晶体管的源极和主体提供相同电位，且Vbs是零。在一些实例中，晶体管520的源极和主体可在节点DW2处通过动态阱连接。如此，晶体管520的Vbs是零。晶体管的源极和主体之间的零电压将引起晶体管的改良性能。
在一些实施例中，动态阱还连接其它N沟道晶体管(如晶体管510、512、514)的阱。动态阱可以是MWD 500的布局中的P阱。阱控制电路530可配置成通过节点DW2对动态阱加偏压以将体电压提供到动态阱中的晶体管。在一些实例中，阱控制电路530可配置成提供变化电压以在0v与-0.7V之间对动态阱加偏压。举例来说，动态阱中的电压可在不激活MWD中在接地下进行偏压。在激活的MWD中，动态阱中的电压可响应于预充电命令而从接地偏压到-0.7V脉冲。进一步解释MWD 500的操作。
在操作中，如果选择与主字驱动器MWD 500相关联的存储器行，那么控制信号IN1、IN2(例如，地址)将激活主字线激活电路506。这将将N沟道晶体管514的漏极/源极耦合到由阱控制电路530提供的节点DW2处的电位。当ARMWL低时，可去激活主字驱动器MWD，从而将MWL驱动到非作用中状态。这参考字启用电路504加以解释。响应于低ARMWL信号，可激活晶体管508且可去激活510。这使得节点A通过508耦合到高电位VCCP，无论是否激活主字线激活电路506。另外，当节点A在高电位下时，去激活晶体管518且激活晶体管520(其中节点DW2在低电位(例如，VSS)下)。这将节点B下拉到节点DW2处的电位，从而使得节点B在低电位下。因此，节点B处的低电位使得激活晶体管526且去激活晶体管528。不管节点DW1处的电位如何，MWL处的输出将在逻辑高-非作用中状态下。
当ARMWL高时，可激活主字驱动器MWD，从而将MWL驱动到作用中状态。响应于ARMWL是高的，去激活晶体管508且激活510。节点A处的电压将至少基于是否激活主字线激活电路506。如果阱控制电路530提供节点DW2处的低电位，例如VSS(低电压，如接地)，那么可激活主字线激活电路506，且通过晶体管510、512和514下拉节点A处的电位。当节点A在低电位下时，去激活晶体管520，且激活晶体管518，从而使得节点B通过晶体管518耦合到高电位，例如VCCP。因此，节点B切换到高电位。因此，去激活晶体管526。如果节点DW1处的电位低，那么激活晶体管528，从而将MWL处的电压下拉到DW1处的低电位-作用中状态。
进一步参考图5，在(响应于高ARMWL)激活MWD 500时的时间期间，作用中ACT命令(例如，来自图1中的命令解码器电路34的读取、写入命令)可提供到字驱动器控制电路40(在图1中)，接着将预充电命令PRE提供到字驱动器控制电路40。可向与激活的MWD 500相关联的存储器单元提供作用中ACT命令。在作用中ACT命令之前，字驱动器控制电路40可使得阱控制电路530提供节点DW1和DW2处的低电位，例如VSS。响应于预充电命令，字驱动器控制电路40可使得阱控制电路530将低电位切换到更深负电压，例如VNRD。举例来说，DW1和DW2处的电位可变为VNRD(例如，-0.7v)。作为响应，还将MWL处的电压驱动到更深负电压，例如VNRD。当提供到SWD502时，主字线MWL上的更深负电压VNRD将控制SWD 502的放电速率，这将引起行锤击效应的减少。
进一步参考图5，现解释未选存储器行的操作。如果未选与主字驱动器MWD 500相关联的存储器行，那么控制信号IN1、IN2(例如，地址)可去激活主字线激活电路506，其中将去激活主字线激活电路中的晶体管512和514中的至少一个。当去激活主字驱动器MWD时，响应于低ARMWL信号，可激活晶体管508且可去激活510。随后，节点A可通过508耦合到VCCP，从而将节点A驱动到高电位，例如VCCP。因此，将去激活晶体管518，且将激活晶体管520，从而使得节点B耦合到节点DW2。如果通过阱控制电路530向节点DW2提供低电位，例如VSS，那么节点B将也在低电位下。因此，节点B处的低电位激活晶体管516，从而使得节点A继续维持在高，即使在ARMWL信号变得高之后。换句话说，节点B处的电压将至少基于由阱控制电路530提供的节点DW2处的低电位。当DW2处的低电位是VSS(例如，接地)时，B处的电压将在VSS下。当DW2处的低电位是更深负电压(例如，VNRD)时，B处的电压将在更深负电压下。另一方面，无论ARMWL是否高，节点A将在电位高下保持恒定，且独立于由阱控制电路530提供的低电位的变化。
进一步参考图5，当节点B保持在低电位下(响应于由阱控制电路530提供的节点DW2处的低电位)时，激活晶体管526，这将MWL耦合到电位VCCP，从而由于MWL是作用中低态(active low)而将MWL驱动到非作用中状态。MWL处的高电位将去激活SWD 502以将非作用中SWL信号提供到存储器行。
进一步参考图5，类似于选定存储器行，在未选存储器行的情境中，在ARMWL高时的时间期间，作用中ACT命令(例如，来自图1中的命令解码器电路34的读取、写入命令)可提供到字驱动器控制电路40(在图1中)，接着将预充电命令PRE提供到字驱动器控制电路40。作用中ACT命令可提供到与其它MWD相关联的存储器单元。在ACT命令之前，字驱动器控制电路40可使得阱控制电路530提供低电位，例如VSS。响应于预充电命令，字驱动器控制电路40可使得阱控制电路530将低电位切换到更深负电压，例如VNRD。举例来说，DW1和DW2处的电位可变为VNRD(例如，-0.7v)。作为响应，节点B处的低电位将随着DW1、DW2处的电位而变化，由此还将变为更深负电压(例如，-0.7v)。如上文所描述，因为节点B处的电位保持低，随着由阱控制电路530提供的DW1、DW2而不同，故晶体管526保持激活，从而使得MWL处的输出独立于PRE命令而处于恒定高，例如VCCP。
在一些实施例中，MWD 500中的高电位VCCP可由电压产生器电路(例如，图1中的39)提供。提供到阱控制电路的负电压VNRD也可由电压产生器电路(例如，图1中的39)产生。
图8是根据本公开的实施例的在选定驱动器电路的操作期间的各种信号的时序图800。在一些实施例中，时序图800可展示驱动器电路在存储器存取操作(例如，激活)期间的操作。在本公开的一些实施例中，图5的驱动器电路可根据时序图800的实例操作来操作。将参考图5的驱动器电路描述时序图800。然而，图8的实例不限于MWD 500的具体实施例。
在T0之前的某一时间处，通过包含字驱动器的存储器装置接收激活命令。作为响应，内部激活信号ACT可转变到作用中状态。内部激活信号ACT可由字驱动器控制电路(如图1中展示的字驱动器控制电路40)接收。地址信号可与ACT信号一起提供到存储器装置以选择MWL和SWL以供激活。
在T1处或附近，响应于作用中ACT命令，ARMWL信号可是作用中的(例如，高电位)。由阱控制电路(例如，图5中的530)提供的节点DW1和DW2处的电位可在低电位(例如，VSS)下。如参考图5所描述，作用中ARMWL信号可使得节点A处的电位变为低，这还使得节点B处的电位变为高。这使得MWL在作用中状态(例如，低电位)下。
在T2之前的某个时间，预充电命令可由存储器装置接收。作为响应，内部预充电信号PRE可转变到作用中状态。至少部分地响应于作用中预充电信号PRE，在T3处或附近，命令解码器电路(例如，图1中的34)可在持续时间(例如，t0)中激活控制信号Vneg_Ctrl_DW1(例如，在作用中低态下)。作用中Vneg_Ctrl_DW1信号可控制阱控制电路(例如，图5中的530)以在节点DW1、DW2处将更深负电位(例如，VNRD)提供到MWD500。这可经由晶体管528将MWL耦合到更深负电位。因此，MWL可驱动到待提供给SWD(例如，图5中的502)的负电压VNRD(例如所展示实例中的大致-0.7伏)。
在T5处或附近，将ARMWL驱动到非作用中状态(例如，图8中所展示的实例中的低电位)。因此，如先前参考图5所公开，分别将节点A和B处的电位驱动到高电位和低电位。随后，将MWL的电位驱动到VCCP处的高电位-非作用中状态。在一些实例中，在将MWL的电位驱动到高电位(例如，VCCP)之前，信号Vneg_Ctrl_DW1中的持续时间t0可已到期，这将节点DW1和DW2的电位驱动到VSS。因此，MWL的电位可在VSS下。
总之，对于选定字线主驱动器(例如，图5中的500)，MWL可在存储器激活序列期间驱动到第一低电位(例如，VSS)(例如，响应于激活命令ACT)。响应于预充电命令，MWL可驱动到第二低电位(例如，VNRD)，其可低于第一低电位。在一些实施例中，第二低电位可以是负电压。在激活序列之后，MWL可返回到高电位(例如，非作用中状态)。
图9是根据本公开的实施例的在未选驱动器电路的操作期间的各种信号的时序图。在一些实施例中，时序图900可展示驱动器电路在存储器存取操作(例如，激活)期间的操作。在本公开的一些实施例中，图5的驱动器电路可根据时序图900的实例操作来操作。将参考图5的驱动器电路描述时序图900。然而，图9的实例不限于MWD 500的具体实施例。
在T0之前的某一时间处，通过包含字驱动器的存储器装置接收激活命令。作为响应，内部激活信号ACT可转变到作用中状态。内部激活信号ACT可由字驱动器控制电路(如图1中展示的字驱动器控制电路40)接收。地址信号可与ACT信号一起提供到存储器装置以选择MWL和SWL以供激活。
在T1处或附近，响应于作用中ACT命令，ARMWL信号可是作用中的(例如，高电位)。由阱控制电路(例如，图5中的530)提供的节点DW1和DW2处的电位可在VSS下。如参考图5所描述，因为晶体管516、518，节点A处的电位在高电位下保持恒定而不管ARMWL信号的电位。随后，节点B耦合到阱控制电路(例如，图5中的530)的低电位，从而使得晶体管526将MWL耦合到高电位，例如VCCP。在所展示的实例中，节点B处的低电位是VSS。
在T2之前的某个时间，预充电命令可由存储器装置接收。作为响应，内部预充电信号PRE可转变到作用中状态。至少部分地响应于预充电信号PRE，在T3处或附近，命令解码器电路(例如，图1中的34)可在持续时间(例如，t0)中激活控制信号Vneg_Ctrl_DW1(例如，在作用中低态下)。作用中Vneg_Ctrl_DW1信号可控制阱控制电路(例如，图5中的530)以在节点DW1、DW2处将更深负电位(例如，VNRD)提供到MWD500。这可经由晶体管520将节点B耦合到更深负电位。MWL可因为有源晶体管526而保持在高电位(例如，VCCP)下。因此，将非作用中高态MWL提供到SWD(例如，图5中的502)。
在T5处或附近，将ARMWL驱动到非作用中状态(例如，图9中所展示的实例中的低电位)。因此，如先前参考图5所公开，MWL的电位在VCCP下维持在高。总之，对于未选主字线驱动器，MWL可一直保持非作用中(例如，在高电位下)。
图6是根据本公开的实施例的主字驱动器600的图式。在一些实施例中，MWD 600可包含在图1、图3和/或图4中的主字驱动器中。对于上下文，还展示子字驱动器SWD602。在一些实施例中，SWD 602可包含于图1和4中的子字驱动器中。SWD 602可耦合到由MWD 600提供的MWL。MWD 600类似于MWD 500(图5中)。SWD 602还类似于SWD 502。图6中的600中的图式元件符号可表示与图5中的对应500中的图式元件符号相同的组件。因此，不重复图6中的各种组件的描述。与MWD 500(图5中)的差异在于MWD 600包含耦合于主字线启用电路604与主字线激活电路606之间的保护电路638。保护电路638可包含N沟道晶体管640且配置成保护主字线激活电路506。举例来说，晶体管640的栅极可耦合到固定电压VCCPM。在某一实例中，VCCPM可以是1.8V。在一些实例中，晶体管640可具有0.6V的阈值电压。随后，耦合到晶体管612的源极/漏极的晶体管640的源极/漏极处的电位可以是1.8-0.6＝1.2V，从而有效地保护主字线激活电路606。在一些实施例中，N沟道晶体管640的阱还连接到动态阱且由阱控制电路630控制。
在一些实例中，MWD 600可以与MWD 500(图5中)类似的方式操作，且可配置成产生与MWD 500相同的信号(图8和9中所展示)。如此，不重复MWD 600的操作和MWD 600的各种信号的时序。
图7是根据本公开的实施例的阱控制电路的图式。在一些实例中，阱控制电路700可包含配置成在输入节点处接收控制信号Vneg_Ctrl_DW1的第一电平移位器702和配置成在输入节点处接收控制信号Vneg_Ctrl_DW2的第二电平移位器704。控制信号Vneg_Ctrl_DW1和Vneg_Ctrl_DW2可由命令解码器电路(例如，图1中的34)提供。Vneg_Ctrl_DW1和Vneg_Ctrl_DW2控制信号的实例时序展示于图8和9中。电平移位器702、704中的每一个可具有反相输出和非反相输出。来自电平移位器702、704的输出(包含反相输出和/或非反相输出)可通过逻辑门706、710组合以驱动晶体管714、716。在一些实例中，栅极706和710可各自是NOR门。晶体管714的源极/漏极和晶体管716的源极/漏极可通常耦合在输出VSSTH1处。晶体管714、716的其它源极/漏极可分别耦合到负电压VNRD和接地VSS。来自电平移位器702、704的输出(包含反相输出和/或非反相输出)可通过逻辑门708、712组合以驱动晶体管718、720。在一些实例中，栅极708可以是NAND门。栅极712可以是反相器。晶体管718的源极/漏极和晶体管720的源极/漏极可通常耦合在输出VSSTH2处。晶体管718、720的其它源极/漏极可分别耦合到负电压VNRD和接地VSS。如图5和6中所展示，阱控制电路530、630的输出电压VSSTH1、VSSTH2可分别耦合到节点DW1、DW2。
进一步参考图7和图8，详细解释阱控制电路700的操作。可在逻辑高下提供控制信号Vneg_Ctrl_DW1。响应于PRE命令，例如，在T3处或附近，Vneg_Ctrl_DW1可在持续时间t0中变为作用中(例如，在逻辑低下)。当ARMWL信号是作用中的时，控制Vneg_Ctrl_DW2可在逻辑高下是作用中的。
当ARMWL信号是非作用中的时(例如，在时间T0之前或在时间T5之后，在其期间存储器单元可在预充电状态下)，可分别在逻辑高和逻辑低状态下提供控制信号Vneg_Ctrl_DW1和Vneg_Ctrl_DW2。因此，电平移位器702、704的反相输出节点可分别在逻辑低和逻辑高下。这使得NOR门706的输出和NOR门710的输出均在逻辑低下。作为响应，可断开晶体管714(例如，NMOS晶体管)和716(例如，NMOS晶体管)两者。因此，输出电压VSSTH1(在节点DW1处，图5和6)可浮动。另外，NAND门708的输出和反相器712的输出可分别在逻辑高和逻辑低下。作为响应，可断开晶体管718(例如，NMOS晶体管)，且可接通晶体管720(例如，NMOS晶体管)以将输出电压VSSTH2(节点DW2处，图5和6)下拉到低电位，例如VSS。
在T0之前的某一时间，Vneg_Ctrl_DW2可变为作用中，例如在逻辑高下，而Vneg_Ctrl_DW1保持在高电位下。因此，电平移位器702、704的反相输出节点可均在逻辑低下。这使得NOR门706的输出在逻辑高下且NOR门710的输出在逻辑低下。作为响应，可断开晶体管714(例如，NMOS晶体管)且可接通716(例如，NMOS晶体管)以将输出电压VSSTH1(节点DW1处，图5和6)下拉到低电位，例如VSS。另外，NAND门708的输出和反相器712的输出可分别在逻辑高和逻辑低下。作为响应，可断开晶体管718(例如，NMOS晶体管)，且可接通晶体管720(例如，NMOS晶体管)以将输出电压VSSTH2(节点DW2处，图5和6)下拉到低电位，例如VSS。
在T5之后的某一时间，Vneg_Ctrl_DW2可变为非作用中，例如在逻辑低下，而Vneg_Ctrl_DW1在高电位下。因此，类似于T0之前的电压，输出电压VSSTH1(节点DW1，图5和6)可再次浮动，且输出电压VSSTH2(节点DW2处，图5和6)可在低电位(例如，VSS)下。
在ARMWL信号是作用中的时，在T3处或附近响应于PRE命令，控制信号Vneg_Ctrl_DW1可在持续时间(例如，t0)中在作用中低态下。控制信号Vneg_Ctrl_DW2可保持在逻辑高下。因此，电平移位器702、704的反相输出节点可分别在逻辑高和逻辑低下。这使得NOR门706的输出在逻辑低下且NOR门710的输出在逻辑高下。作为响应，可断开晶体管716(例如，NMOS晶体管)，且可接通714(例如，NMOS晶体管)以将输出电压VSSTH1(节点DW1处，图5和6)下拉到更深负电压，例如VNRD。另外，NAND门708的输出和反相器712的输出可分别在逻辑低和逻辑高下。作为响应，可断开晶体管720(例如，NMOS晶体管)，且可接通晶体管718(例如，NMOS晶体管)以将输出电压VSSTH2(节点DW2处，图5和6)下拉到负电压，例如VNRD。
当未选MWD(例如，图5中的500)时，阱控制电路700的操作可以类似方式操作。如此，如图9中所展示，控制信号Vneg_Ctrl_DW1/Vneg_Ctrl_DW2和输出电压VSSTH1/VSSTH2(DW1/DW2处)的时序可与图8中相同。类似地，阱控制电路700也可以与MWD 600(图6)中类似的方式操作。MWD 600的时序图可与MWD 500一致，如图8和9中所展示。
如参考图7到9所解释，当ARML信号是非作用中的时，阱控制电路700为节点DW1处的输出电压VSSTH1(例如，浮动)和节点DW2处的VSSTH2(例如，低电位VSS)提供不同状态。当输出VSSTH1(图5中的DW1处)浮动时，断开晶体管714和716两者，从而在断开晶体管528时有效地防止电流从晶体管528(图5中)泄漏。
如本公开中所描述，参考图5到9，主字驱动器MWD 500和600操作以提供MWL信号中的负电压(例如，VNRD)，其是比低电位(例如，VSS)更深的负电压。当MWL信号提供到子字驱动器SWD时，更深负电压使得SWD在预充电时间中快速地放电。MWD500、600的配置提供以下优点：N沟道晶体管的阱以及MWD的输出电路中的N沟道晶体管的源极连接到动态阱。动态阱中的电压由阱控制电路控制以在0与-0.7V之间改变以提供所需的负电压。这种配置有效地减小晶体管的Vbs，由此改良晶体管的性能。
此外，防止输出电路中的晶体管(例如，528、628)的电流泄漏。这消除对将在节点B处所需要的功率射击(power shot)保护电路的需要，这减小如将在没有连接如图5和6中所展示的N沟道晶体管的阱的电路中所需要的布局空间。
从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可在不脱离本公开的精神和范围的情况下进行各种修改。因此，本公开的范围不应受到本文中描述的特定实施例中的任一个限制。

Claims (20)

1.一种设备，其包括：
阱；
主字驱动器，其配置成驱动主字线，其中所述主字驱动器包括至少第一晶体管，其中所述第一晶体管的主体和源极/漏极耦合到所述阱；和
阱控制电路，其耦合到所述阱且配置成对所述阱加偏压。
2.根据权利要求1所述的设备，其中所述阱控制电路配置成将所述阱偏压到第一电位，接着响应于预充电命令将所述阱偏压到第二电位，其中所述第二电位低于所述第一电位。
3.根据权利要求2所述的设备，其中所述第一电位是接地且所述第二电位是负电压。
4.根据权利要求2所述的设备，其进一步包括第二晶体管，其中所述第二晶体管的主体耦合到所述阱且所述第二晶体管的源极/漏极耦合到所述阱控制电路。
5.根据权利要求4所述的设备，其中所述阱控制电路进一步配置成响应于所述预充电命令而将所述第二电位提供到所述第二晶体管的所述源极/漏极。
6.根据权利要求5所述的设备，其中所述阱控制电路配置成接收第一控制信号和第二控制信号以提供所述第一电位和所述第二电位，其中：
所述第一控制信号响应于所述预充电命令而是作用中的；且
所述第二控制信号响应于作用中行主字线信号而是作用中的。
7.根据权利要求4所述的设备，其进一步包括主体耦合到所述阱的额外晶体管。
8.根据权利要求4所述的设备，其中所述第二晶体管耦合到所述主字线且配置成响应于作用中ACT命令而在所述主字线处提供所述第一电位且响应于所述预充电命令而在所述主字线处提供所述第二电位。
9.一种方法，其包括：
在阱控制电路处提供电压以对主字驱动器中的阱加偏压以将主字线信号提供到耦合到所述主字驱动器的子字驱动器，其中所述主字驱动器包括至少第一晶体管，其中所述第一晶体管的主体和源极/漏极耦合到所述阱。
10.根据权利要求9所述的方法，其中对所述阱加偏压包括将所述阱偏压到第一电位，接着响应于预充电命令将所述阱偏压到第二电位，其中所述第二电位低于所述第一电位。
11.根据权利要求10所述的方法，其进一步包括响应于所述预充电命令而将所述第二电位提供到第二晶体管的源极/漏极，其中所述第二晶体管的主体耦合到所述阱。
12.根据权利要求11所述的方法，其中将所述阱偏压到所述第一电位是至少基于行主字线信号变为作用中且将所述阱偏压到所述第二电位是至少基于所述预充电命令。
13.根据权利要求11所述的方法，其进一步包括对额外晶体管的主体加偏压，其中所述额外晶体管的所述主体耦合到所述阱。
14.根据权利要求12所述的方法，其进一步包括在所述阱控制电路处：
至少基于第一控制信号和第二控制信号而提供所述第一电位和所述第二电位，其中：
所述第一控制信号响应于所述预充电命令而是作用中的；且
所述第二控制信号响应于作用中行主字线信号而是作用中的。
15.根据权利要求11所述的方法，其进一步包括响应于作用中激活命令而在所述主字线处提供所述第一电位且响应于所述预充电命令而在所述主字线处提供所述第二电位，其中所述第二晶体管耦合到所述主字线。
16.一种设备，其包括：
子字驱动器，其配置成驱动子字线；和
主字驱动器，其配置成驱动耦合到所述子字驱动器的主字线，其中所述主字驱动器配置成将所述主字线驱动到第一电位且将所述主字线驱动到低于所述第一电位的第二电位，其中所述主字线配置成在所述第一电位和所述第二电位下选择所述子字驱动器，
其中所述主字驱动器包括至少：
第一晶体管，其耦合到所述主字线以将所述第一电位和所述第二电位提供到所述主字线，和
第二晶体管，其耦合到所述第一晶体管以驱动所述第一晶体管，其中所述第二晶体管的主体和源极/漏极耦合到阱。
17.根据权利要求16所述的设备，其进一步包括耦合到所述阱和所述第一晶体管的阱控制电路，所述阱控制电路配置成：
对所述阱加偏压；且
将所述第一电位和所述第二电位提供到所述第一晶体管。
18.根据权利要求17所述的设备，其中所述阱控制电路配置成将所述阱偏压到所述第一电位，且进一步配置成响应于预充电命令而将所述阱偏压到所述第二电位。
19.根据权利要求17所述的设备，其中所述第一晶体管的主体耦合到所述阱且所述第一晶体管的源极/漏极耦合到所述阱控制电路。
20.根据权利要求16所述的设备，其中所述第一晶体管配置成响应于作用中激活命令而在所述主字线处提供所述第一电位且响应于预充电命令而在所述主字线处提供所述第二电位。
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