JPS59104792A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
- Publication number
- JPS59104792A JPS59104792A JP57213908A JP21390882A JPS59104792A JP S59104792 A JPS59104792 A JP S59104792A JP 57213908 A JP57213908 A JP 57213908A JP 21390882 A JP21390882 A JP 21390882A JP S59104792 A JPS59104792 A JP S59104792A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- signal
- timing signal
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- bootstrap
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミック型ＲＡＭ （ランダム・アク
セス・メモリ）に関する。
セス・メモリ）に関する。
アドレス選択用ＭＯ３ＦＥＴと情報記憶キャノぐシタと
で構成された１ＭＯ３型メモリセルを用いたダイナミッ
ク型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電
源電圧以上に昇圧するプートストラップ回路が設けられ
る。この理由は、上記メモリセルにおけるアドレス選択
用ＭＯ５ＦＥＴのゲート（ワード線）レベルを電源電圧
以上に高くして、記憶用キャパシタへの書込み或いは再
書込みハイレベルが上記ＭＯＳ Ｆ ＥＴの閾（［Ｉ電
圧により低下してしまうのを防止するためである。
で構成された１ＭＯ３型メモリセルを用いたダイナミッ
ク型ＲＡＭにおいては、上記アドレス選択用ＭＯＳ Ｆ
ＥＴのゲートに結合されるワード線の選択レベルを電
源電圧以上に昇圧するプートストラップ回路が設けられ
る。この理由は、上記メモリセルにおけるアドレス選択
用ＭＯ５ＦＥＴのゲート（ワード線）レベルを電源電圧
以上に高くして、記憶用キャパシタへの書込み或いは再
書込みハイレベルが上記ＭＯＳ Ｆ ＥＴの閾（［Ｉ電
圧により低下してしまうのを防止するためである。
ところが、二交点方式のメモリアレイを用しまたダイナ
ミック型ＲＡＭにおいては、センスアンプの増幅動作に
より、メモリアレイの一方のデータ線がプリチージレベ
ルからロウレベル（はＶＯＶ）に−斉に低下する。した
がって、ワード線とのカッフリングにより、上記ワード
線のプートストランプ電圧が低下してしまうため、上記
記憶用キャパシタへのハイレベル書込み或いは再書込み
レベルが低下してしまうという欠点が生じる。特に、６
４にビット、２５６にビットのような大記憶容量のダイ
ナミック型ＲＡＭにおいては、高密度にメモリアレイが
構成されるため、上記力、プリング容量が大きくなるの
で、そのワード線の昇圧レベルの低下が大きくなる。
ミック型ＲＡＭにおいては、センスアンプの増幅動作に
より、メモリアレイの一方のデータ線がプリチージレベ
ルからロウレベル（はＶＯＶ）に−斉に低下する。した
がって、ワード線とのカッフリングにより、上記ワード
線のプートストランプ電圧が低下してしまうため、上記
記憶用キャパシタへのハイレベル書込み或いは再書込み
レベルが低下してしまうという欠点が生じる。特に、６
４にビット、２５６にビットのような大記憶容量のダイ
ナミック型ＲＡＭにおいては、高密度にメモリアレイが
構成されるため、上記力、プリング容量が大きくなるの
で、そのワード線の昇圧レベルの低下が大きくなる。
この発明の目的は、ワード線の昇圧レベルの低下を補償
したダイナミック型ＲＡＭを提供することにある。
したダイナミック型ＲＡＭを提供することにある。
この発明の他の目的は、動作マージンの拡大を図ったダ
イナミック型ＲＡＭを提供することにある。
イナミック型ＲＡＭを提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図に示した実施例回路で゛は、ｎチャンネル間Ｏ３Ｆ
ＥＴを代表とするＩ ＣＦ Ｅ Ｔ （１ｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
ＥＴを代表とするＩ ＣＦ Ｅ Ｔ （１ｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理” １ ”、 ０”
の情報はキャパシタＣｓに電荷が有るか無いかの形で記
憶される。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理” １ ”、 ０”
の情報はキャパシタＣｓに電荷が有るか無いかの形で記
憶される。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣ３を共通のデータ線Ｄ Ｌにつなぎ、デー
タ線ＤＬの電位がキャパシタＣ３に蓄積された電荷量に
応じてどのような変化が起きるかをセンスすることによ
って行われる。
キャパシタＣ３を共通のデータ線Ｄ Ｌにつなぎ、デー
タ線ＤＬの電位がキャパシタＣ３に蓄積された電荷量に
応じてどのような変化が起きるかをセンスすることによ
って行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータＩＪ
ＫＤＬに多くのメモリセルをつないで高集積大容量のメ
モリマトリックスにしであるため、上記キャパシタＣｓ
と、共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との
関係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。
ＫＤＬに多くのメモリセルをつないで高集積大容量のメ
モリマトリックスにしであるため、上記キャパシタＣｓ
と、共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との
関係は、Ｃｓ ／ Ｃｏの比が非常に小さな値になる。
したがって、上記キャパシタＣ’ｓに蓄積された電荷量
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。
によるデータ線ＤＬの電位変化は、非常に微少な信号と
なっている。
このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ３のほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ３のほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１１固ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線ＷＬに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対ＤＬ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメモリセルの数は、検出精度を上げるた
め等しくされ、ＤＬ、ＤＬのそれぞれに１１固ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線ＷＬに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対ＤＬ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。
相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記センスアンプＳＡは、一対の交差結線されたＭＯ５
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φρａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記差電位がある程度大きくなったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱＢ
がタイミング信号φρａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。
こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰運動１乍が終了し、高い
方の電位の下降は電源電圧Ｖｃｃより低く上記しきい値
電圧より高い電位に留まるとともに、低い方の電位は最
終的Ｉ、こ接地電位（Ｏｖ）に到達する。
値電圧以下に低下したとき正帰運動１乍が終了し、高い
方の電位の下降は電源電圧Ｖｃｃより低く上記しきい値
電圧より高い電位に留まるとともに、低い方の電位は最
終的Ｉ、こ接地電位（Ｏｖ）に到達する。
上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。
しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。
このアクティブリストア回１ｉ！＠ＡＲは、ロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Ｖｃｃの電位にブートストラップす
る働きがある。このようなアクティブリストア回路ＡＲ
は、この発明に直接関係ないのでその詳細な説明を省略
する。
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Ｖｃｃの電位にブートストラップす
る働きがある。このようなアクティブリストア回路ＡＲ
は、この発明に直接関係ないのでその詳細な説明を省略
する。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バソファＤＩＢの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バソファＤＩＢの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、ブートストラップ回路
φｘ−Ｈに入力されることにより、その遅延信号を用い
て電源電圧Ｖｃｃ以上に昇圧される。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。このタイミング信号φＸは、ブートストラップ回路
φｘ−Ｈに入力されることにより、その遅延信号を用い
て電源電圧Ｖｃｃ以上に昇圧される。
また、カラムアドレスストローブ信号ＣΔＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｎをアドレスバ・ソファ八〇Ｂに取込み
、カラムデコーダＣ−ＤＣＲに伝えるとともに、データ
線選択タイミング信号φｙによりデータ線の選択動作を
行う。
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｎをアドレスバ・ソファ八〇Ｂに取込み
、カラムデコーダＣ−ＤＣＲに伝えるとともに、データ
線選択タイミング信号φｙによりデータ線の選択動作を
行う。
この実施例においては、上記センスアンプＳΔが一斉に
増幅動作した時、上記ブートストラップ回路φｘ−Ｇに
より形成した昇圧電圧がロウレベルにされる一方のデー
タ線とのカップリングにより低下してしまうのを防止す
るため、次の回路素子が設けられる。
増幅動作した時、上記ブートストラップ回路φｘ−Ｇに
より形成した昇圧電圧がロウレベルにされる一方のデー
タ線とのカップリングにより低下してしまうのを防止す
るため、次の回路素子が設けられる。
特に制限されないが、この実施例では、上記センスアン
プＳＡを活性化させるタイミング信号φｐａ２と上記ワ
ード線選択タイミング信号φＸとの間にカップリング容
量ＣＣが設けられる。
プＳＡを活性化させるタイミング信号φｐａ２と上記ワ
ード線選択タイミング信号φＸとの間にカップリング容
量ＣＣが設けられる。
次に、この実施例回路の動作を第２図の夕・ｆミング図
に従って説明する。
に従って説明する。
ロウアドレスストロ−・プ信号ＲＡＳがロウレベルに変
化すると、ロウアドレス信号ＡＸＯ−ＡＸｉが取り込ま
れ、ワード線選択タイミング信号φＸのハイレベルによ
り１つのワード線及びダミーワード線が選択される。そ
して、少し遅れてブートストラップ回路φｘ−Ｑが動作
するため、このタイミング信号φＸは電源電圧Ｖｃｃ以
上に昇圧される。上記ワード線の選択動作により、メモ
リセルのアドレス選択用ＭＯ３ＦＥＴキャパシタＣｍが
オン状態にされるので、相補データ線ＤＬ、 ｉ５Ｌに
は、メモリセルの記憶用キャパシタＣｓとダミーセルの
キャパシタＣｄの電荷に従ったレベル差が現れる。
化すると、ロウアドレス信号ＡＸＯ−ＡＸｉが取り込ま
れ、ワード線選択タイミング信号φＸのハイレベルによ
り１つのワード線及びダミーワード線が選択される。そ
して、少し遅れてブートストラップ回路φｘ−Ｑが動作
するため、このタイミング信号φＸは電源電圧Ｖｃｃ以
上に昇圧される。上記ワード線の選択動作により、メモ
リセルのアドレス選択用ＭＯ３ＦＥＴキャパシタＣｍが
オン状態にされるので、相補データ線ＤＬ、 ｉ５Ｌに
は、メモリセルの記憶用キャパシタＣｓとダミーセルの
キャパシタＣｄの電荷に従ったレベル差が現れる。
次に、タイミング信号φｐａｌがハ・イレベルになると
、センスアンプＳＡが一斉に活性化され、上記相補デー
タ線ＤＬ、ＤＬのレベル差を増幅する。
、センスアンプＳＡが一斉に活性化され、上記相補デー
タ線ＤＬ、ＤＬのレベル差を増幅する。
そして、遅れてハイレベルになるタイミング信号φｐａ
２により、比較的大きなコンダクタンス特性とされたＭ
Ｏ３ＦＥＴＱ８がオン状態となって、その増幅度を大き
くするのでロウレベルＶＬのデータ線は、急速にロウレ
ベルに変化する。上記センスアンプＳＡの動作開始に′
よって一方のデータ線がロウレベルに変化するとき、カ
ンプリングによりそのロウレベルがワード線に伝えられ
昇圧電圧ＶＢが低下しようとする。
２により、比較的大きなコンダクタンス特性とされたＭ
Ｏ３ＦＥＴＱ８がオン状態となって、その増幅度を大き
くするのでロウレベルＶＬのデータ線は、急速にロウレ
ベルに変化する。上記センスアンプＳＡの動作開始に′
よって一方のデータ線がロウレベルに変化するとき、カ
ンプリングによりそのロウレベルがワード線に伝えられ
昇圧電圧ＶＢが低下しようとする。
この実施例では、上記タイミング信号φｐａ２のハイレ
ベルがカップリング容量ＣＣを介してタイミング出力φ
Ｘに伝えられるので、上記ワード線への昇圧電圧ＶＢレ
ベルの落ち込みを補償することができる。
ベルがカップリング容量ＣＣを介してタイミング出力φ
Ｘに伝えられるので、上記ワード線への昇圧電圧ＶＢレ
ベルの落ち込みを補償することができる。
次いで、タイミング信号φｒｅｓのハイレベルによりア
クティブリストア回ｖ！！ＩＡＲが起動され、上記セン
スアンプＳＡの動作により落ち込んだハイレベルを電源
電圧Ｖｃｃレベルまで回復させる。この回復されたハイ
レベル信号は、上記昇圧されたワード線の選択レベルに
よりオン状態となっているアドレス選択用ＭＯ３ＦＥＴ
Ｑｍを通してレベル消失なく記憶用キャパシタＣｓに再
書込みされる。
クティブリストア回ｖ！！ＩＡＲが起動され、上記セン
スアンプＳＡの動作により落ち込んだハイレベルを電源
電圧Ｖｃｃレベルまで回復させる。この回復されたハイ
レベル信号は、上記昇圧されたワード線の選択レベルに
よりオン状態となっているアドレス選択用ＭＯ３ＦＥＴ
Ｑｍを通してレベル消失なく記憶用キャパシタＣｓに再
書込みされる。
この実施例では、上述のように記憶用キャパシタＣ’ｓ
に対してフルライトを行うことができるので、次の読み
出し動作での記憶電荷量を多くすることができるので、
動作マージンを大きくすることができる。また、リフレ
ッシュの時間周期を大きくすることできる。
に対してフルライトを行うことができるので、次の読み
出し動作での記憶電荷量を多くすることができるので、
動作マージンを大きくすることができる。また、リフレ
ッシュの時間周期を大きくすることできる。
この実施例では、単にカップリング容量ＣＣを追加する
という極めて簡単な構成により、上記ワード線の昇圧電
圧の落ち込みを補償することができる。
という極めて簡単な構成により、上記ワード線の昇圧電
圧の落ち込みを補償することができる。
この発明は、前記実施例に限定されない。
上記カップリング容量ＣＣを設けると、ブートストラッ
プ回路φｘ−Ｇの負荷が重くなるので、言い換えれば、
ブートストラップ回路φｘ−Ｇに設けるブートストラッ
プ容量の容量値を大きくする必要が生じる。そこで、上
記カンプリング容量ＣＣとブートストラップ回路φｘ−
Ｇの出力との間にカットＭＯ３ＦＥＴを設け、適当なタ
イミング信号により上記キャパシタＣＣにブリチージし
ておいて、上記タイミング信号φｐａ’ｌのハイレベル
とともに、上記ＭＯＳ Ｆ ＥＴをオン状態にしてキャ
パシタＣＣで形成したブートストラップ電圧によりレベ
ル補償するものであってもよい。
プ回路φｘ−Ｇの負荷が重くなるので、言い換えれば、
ブートストラップ回路φｘ−Ｇに設けるブートストラッ
プ容量の容量値を大きくする必要が生じる。そこで、上
記カンプリング容量ＣＣとブートストラップ回路φｘ−
Ｇの出力との間にカットＭＯ３ＦＥＴを設け、適当なタ
イミング信号により上記キャパシタＣＣにブリチージし
ておいて、上記タイミング信号φｐａ’ｌのハイレベル
とともに、上記ＭＯＳ Ｆ ＥＴをオン状態にしてキャ
パシタＣＣで形成したブートストラップ電圧によりレベ
ル補償するものであってもよい。
また、レベル補償のために用いられるタイミング信号は
、タイミング信号φｐａ１等を利用するものであっても
よい。
、タイミング信号φｐａ１等を利用するものであっても
よい。
この発明は、ワード線選択レベルを昇圧する二交点方式
のダイナミック型ＲＡＭに広く適用することができるも
のである。
のダイナミック型ＲＡＭに広く適用することができるも
のである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスア二／ブ、ＡＲ・・アク
ティブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバ・７フア、ＤＯＢ・・デ
ータ信号バッファ、ＤｒＢ・・データ人力バッファ、φ
ｘＧ・・ブートストラップ回路 ン、、ｒ′
、その動作を説明するためのタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスア二／ブ、ＡＲ・・アク
ティブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバ・７フア、ＤＯＢ・・デ
ータ信号バッファ、ＤｒＢ・・データ人力バッファ、φ
ｘＧ・・ブートストラップ回路 ン、、ｒ′
Claims (1)
- 【特許請求の範囲】 １、二交点方式のダイナミック型メモリアレイと、上記
メモリアレイを構成する一対のデータ線にその入出力ノ
ードが結合され所定のタイミング信号により動作状態に
される差動型のセンスアンプと、ワード線選択タイミン
グ信号を受け、上記メモリアレイの選択されたワード線
にブートストラップ電圧を供給する第１のブートストラ
ンプ回路と、上記センスアンプの動作タイミング信号を
受け、上記ワード線にブートストラップ電圧を供給する
第２のブートストランプ回路とを含むことを特徴とする
ダイナミック型ＲＡＭ。 ２、上記第２のプートストラップ回路は、上記第２のプ
ートストラップ回路の出力に一方の電極が接続され、他
方の電極に上記タイミング信号が印加されたカンブリン
グ容量により構成されるものであることを特徴とする特
許請求の範囲第１項記載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213908A JPS59104792A (ja) | 1982-12-08 | 1982-12-08 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57213908A JPS59104792A (ja) | 1982-12-08 | 1982-12-08 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104792A true JPS59104792A (ja) | 1984-06-16 |
Family
ID=16647013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57213908A Pending JPS59104792A (ja) | 1982-12-08 | 1982-12-08 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477105B2 (en) * | 1999-10-25 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a hierarchical word line configuration capable of preventing leakage current in a sub-word line driver |
-
1982
- 1982-12-08 JP JP57213908A patent/JPS59104792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477105B2 (en) * | 1999-10-25 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a hierarchical word line configuration capable of preventing leakage current in a sub-word line driver |
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