JPS59140691A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関する。

ダイナミック型ＲＡＭ等において、アドレス信号、制御
信号及び書込みデータ信号は、半導体簗積回路内に設け
られた基ｑａ＠圧Ｖ　ｒｅｆを基準にしてそのハイレベ
ル又はロウレベルの判定が行われる。

従来のダイナミック型ＲＡＭにおいては、基準電圧発生
回路の出力端子と電源電圧ＶＣＣと回路の接地電位端子
との間にそれぞれカンプリング容量を設けて、基準電圧
Ｖ　ｒｅｆの変動を押さえるものであった。

ところが、本願発明者の研究により、上記基準電圧Ｖｒ
ｅｆの変動要因が他にもあり、そのため上記カップリン
グ容量だけでは十分な基準電圧の安定化ができないとう
ことが判明した。

すなわち、上記基準電圧Ｖｒｅｆは、上記外部入力信号
とともにサンプリング用の伝送ゲートＭＯＳＦＥＴ−ｔ
−通して取り込まれるものである。したがって、上記基
準電圧Ｖ　ｒｅｆは、上記ＭＯ３ＦＥＴのソース又はド
レインを構成する拡散層に供給されるため、半導体基板
との接合容量を介して基板バイアス電圧の変動の影響を
も受けるものとなる。すなわち、アドレスストローブ信
号ＲＡＳ及びＣＡＳのロウレベルに伴いそれぞれのメモ
リ動作が行われるので、上記各電圧は、配線抵抗におけ
る電ＥＥ＃下によって微少な電圧変動が生ずる。

この場合、基板バイアス電圧ｖｂｂには、センスアンプ
の増幅動作によりメモリアレイの一方のデータ線におけ
るプリチージレベルからロウレベル（は％’ＯＶ）に−
斉に低下した電圧が半導体基板とのカップリングにより
伝えられる。また、アクティブリストア回路の動作によ
って、ハイレベル側のデータ線電位の回復電圧が同様な
カップリングにより伝えられて基板バイアス電圧ｖｂｂ
が高くなるものである。このような半導体基板バイアス
電圧ｖｂｂの変動成分が上記カンプリングにより基準電
圧Ｖ　ｒｅｆを変動させてしまう。

上記のように基準電圧発生回路の出力端子には、上記カ
ップリング容量が接続されているのでその回復に比較的
長時間を要する。これらのタイミングは、カラムアドレ
スストローブＣＡＳのロウレベルへの変化に伴うカラム
アドレス信号の取込みタイミングとはソ′一致すること
があるため、アドレスバッファでの外部アドレス信号の
レベル判定に誤動作が生しる可能性が極めて高くなるも
のである。　この発明の目的は、外部入力信号を判定す
るための基準電圧の安定化を図ったダイナミック型ＲＡ
Ｍを提供することにある。

この発明の他の目的は、簡単な回路構成により、上記基
準電圧の安定化を図ったダイナミック型ＲＡＭを提供す
ることにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例の回路図が示されてい
る。

同図に示した実施例回路では、ｎチャンネルＭＯＳＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎａｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表こして示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１″、“Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ　／
　Ｇ　ｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φρａｈφｐａ２で決まるセンス期間に
猿人するセンスアンプであり　（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出方ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との間に
結合される。各ワード線ＷＬは双方のデータ線対と交差
しているので、ワード線ＷＬに生じる雑音成分が静電結
合によりデータ線にのっても、その雑音成分が双方のデ
ータ線対ＤＬ。

ＤＬに等しく現れ、差動型のセンスアンプＳＡによって
相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、’
ｔｌＬの一方に結合されたメモリセルＭＣが選択された
場合、他方のデータ線には必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ、ＤＷＬの一方
が選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アトレンジングによって
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく。この時
、上記電圧差がある程度大きくなったタイミゾグで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ３ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧ＶＣＣより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。

上記のアトレッシングの際、−８破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレヘル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。

しかしながら、前述のようにハイレベルが電諒電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“Ｏ”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。

このアクティブリストア回路ＡＲは、タイミング信号φ
ｒｅｓにより起動され、ロウレベルの信号に対して何ら
影響を与えずハイレベルの信号にのみ選択的に電源電圧
Ｖｃｃの電位にブートストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチｃｗを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。（ＩＩＩの代表として示されているデー
タ線対についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介し
てコモン相補データ線対ＣＤＬ、Ｃ，ＤＬに接続される
。、このコモン相補データ線対ＣＤＬ、ＣＤ１．には、
出力アンプを含むデ　−タ出カバソファＤＯＢの入力端
子とデータ入カバソファＤＩＢの出力端子に接続される
。

ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号前により形成されたタイミング信号ｇａ
ｒに同期して外部アドレス信号ＡＸＯ−ＡＸｎをアドレ
スバッファＡＩ）Ｂに取込み、ロウデコーダＲ−ＤＣＲ
に伝えるとともに、ワード線選択タイミング信号φＸに
より所定のワード線及びダミーワ−ド線選択動作を行う
。そして、カラムアドレスストローブ信号ＣＡＳにより
形成されたタイミング信号φａｃに同期して外部アドレ
ス信号ＡＹＯ−ＡＹｎをアドレスバッファＡＤＢに取込
み、カラムデコーダＣ−ＤＣＨに伝えるとともに、デー
タ線選択タイミング信号φｙによりデータ線の選択動作
を行う。

第２図には、アドレスバッファＡＤＢの一実施例を示す
回路図が示されている。

外部アト［・ス信号Ａｉは、伝送ゲー）ＭＯ３ＦＥＴＱ
１’０を通してＭＯ３ＦＦ、ＴＱ］　２のゲートに供給
される。基準電圧発生回路Ｖｒｅｆ　−Ｇで形成された
基準電圧Ｖｒｅｆは、伝送ゲートＭＯ３ＦＥＴＱＩＩを
通してＭＯ３ＦＥＴＱＩ　３のゲートに供給される。こ
れらのＭＯ３ＦＥＴＱＩ　２．Ｑｌ３のドレインには、
そのゲート、ソース間が互いに交差結線されたき４０Ｓ
ＦＥＴＱ１４．Ｑｌ　５のドレインにそれぞれ接続され
る。また、これらのＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５の
ドレインとタイミング信号φａとの間には、ＭＯ３ＦＥ
ＴＱＩ　６゜Ｑｌ７がそれぞれ設けられる。さらに、上
記ＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５とソース及びゲート
がそれぞれ共通接続されたＭＯ３ＦＥＴＱ１８．Ｑｌ９
が設けられる。これらのＭＯ３ＦＥＴＱ１　Ｂ。

Ｑｌ９のドレインは、上記ＭＯ３ＦＥＴＱＩ　６゜Ｑｌ
７のゲートにそれぞれ接続される。そして、これらのＭ
Ｏ３ＦＥＴＱＩ　６．Ｑｌ　７のゲートには、タイミン
グ信号φｂがそのゲートに印加されたプリチージＭＯ３
ＦＥＴＱ２０．Ｑ２１が設けられる。

この実施例では、電源電圧Ｖｃｃ、接地電位Ｖｓｓの変
動の影響を防止するため、上記基準電圧発生回路Ｖｒｅ
ｆ−Ｇの出力端子とｉＩｉ源電圧Ｖｃｃ及び回路の接地
電位Ｖｓｓとの間にそれぞれカップリング容量ｃ１．Ｃ
２が設けられる。また、半導体基板バイアス電圧ｖｂｂ
の変動が基準電圧Ｖｒｅｆに影響を及ぼすのを相殺させ
るため、基準電圧Ｖｒｅｆ　−Ｇの出力端子には、次の
回路が新に綬けられる。

上記基準電圧発生回路Ｖｒｅｆ　−Ｇの出力端子とタイ
ミング信号φｐａ２との間にには、センスアンプＳＡの
動作に伴う基板バイアス電圧ｖｂｂの変動による基／＄
電圧Ｖｒｅｆの変動を相殺させる力・ノブリング容ｌｃ
３が設けられる。また、アクティブリストア回路ＡＲの
動作に伴う基板バイアス電圧ｖｈｂの変動による基準電
圧Ｖｒｅｆの変動を相殺させるため、上記基準電圧発生
回路Ｖｒｅｆ　−Ｇの出力端子にカップリング８門Ｃ４
の一端が接続される。この容量Ｃ４の他端は、次のＭＯ
３ＦＥＴＱ２３、Ｑ２４の接続点に接続される。これら
のＭＯ３ＦＥＴＱ２３．Ｑ２４は、電源電圧Ｖｃｃと接
地電位Ｖｓｓとの間に直列形態に接続される。上記、Ｍ
Ｏ３ＦＥＴＱ２３のゲー１−には、特に制限されないが
、ロウアドレスストローブ信号ＲＡ　Ｓが印加され、上
記ＭＯ３ＦＥＴＱ２４のゲートには、アクティブリスＩ
−ア起動タイミング信号φｒｅｓが印加される。

上記アドレスバッファ回路の動作を次に説明する。

アＩ゛レスストローブ♂τ１のロウレベルへの変化によ
り、少しおくれでタイミング信号φａｃがロウレベルに
なり、伝送ゲートＭＯ３ＦＥＴＱＩ　Ｏ。

Ｑｌｌがオフ状態にされる。これにより、上記アドレス
ストローブ信号ＣＡＳの立ち下がりタイミング時のアド
レス信号ＡＩ及び基準電圧ＶｒｅｆがそれぞれＭＯ３Ｆ
ＥＴＱＩ　２．Ｑｌ　３のゲートに取り込まれる。この
取り込んだ電圧に従ったコンダクタンス特性をＭＯ３Ｆ
ＥＴＱＩ　２．Ｑｌ　３が示している。すなわち、アド
レス信号ＡｔがハイレベルならＭＯ３ＦＥＴＱＩ　２の
コンダクタンス特性は、ＭＯ３ＦＥＴＱＩ　３のコンダ
クタンス特性より大きくなり、アドレス信号Ａｉがロウ
レベルならＭＯ３ＦＥＴＱＩ　２のコンダクタンス特性
は、ＭＯ３ＦＥＴＱ１３のコンダクタンス特性より小さ
くなっている。そして、タイミング信号φａの立ぢ上が
りにより、上記ＭＯ５ＦＦ、ＴＱ１６とＱｌ３及びＭＯ
３ＦＥＴＱ１７とＱｌ２とのコンダクタンス比によりＭ
Ｏ３ＦＥＴＱ１５．　　Ｑｌ４のゲート電圧がそれぞれ
決定される。上記アドレス信号ＡｉがハイレベルならＭ
Ｏ３ＦＥＴＱＩ４のゲート電圧がＭＯ５ＦＥＴＱＩ　５
のゲート電圧より小さくなり、ロウレベルならＭＯ３Ｆ
ＥＴＱ１４のゲート電圧がＭＯ３ＦＥＴＱＩ　５のゲー
ト電圧より大きくなる。そして、ＭＯ３ＦＥＴＱ１４、
Ｃ１５の正帰還増幅動作により上記レベル差を拡大する
とともに、ＭＯ３ＦＥＴＱ１Ｂ、Ｃ１９を通して上記Ｍ
Ｏ３ＦＥＴＱＩ　６．Ｑｌ　７のコンダクタンス特性を
制御するので、高速に上記アドレス信号Ａ＋の信号レベ
ルに従った内部アドレス信号ａｔ、ａｉが形成される。

次に、第４図の動作波形図に従って上記実施例回路の動
作を説明する。

ロウアドレスストローブ信号ＲＡＳのロウレベルへの変
化により、ロウ系回路が動作するので、基準電圧Ｖ　ｒ
ｅｆは微少変動を生じる。この時、センスアンプＳＡが
一斉に動作して、一方のデータ線をロウレベルにするの
で、上述のようなカンブリングによって基板バイアス電
圧ｖｂｂが低下してしまう。したがって、基準電圧Ｖ　
ｒｅｆもそのカップリングによって、同図破線で示すよ
うに低下しようとするが、この実施例では、この時ハイ
レベルに立ち上がるタイミング信号φｐａ２とカンブリ
ング容量Ｃ３により相殺できるので、その影響を受けな
い。ま・た、アクティブリストア回路ＡＲが一斉に動作
して、ハイレベル側のデータ線ＤＬを電源電圧レベルに
まで回復させるので、上述同様なカンプリングによって
基板ハーイアス電圧ｖｂｂが持ち上げられる。したがっ
て、基準電圧Ｖｒｅｆもそのカンプリングによって、同
図破線で示すように高くなろうとするが、この実施例で
は、この時ハイレベルになるタイミング信号φｒｅｓ　
と容量Ｃ４とにより相殺できるので、その影響を受けな
い。

すなわち、ロウアドレスストローブ信号ＲＡＳがハイレ
ベルの間、ＭＯ３ＦＥＴＱ２３がオン状態となって、容
１１Ｃ４の他端をハイレベルにしており、上記タイミン
グ信号φｒｅｓのハイレベルによりＭＯ３ＦＥＴＱ２４
がオン状態となって、上記容量の他端をロウレベルにす
るのものである。

したがって、カップリング容量ＣＩないしＣ４容領値を
適当に選ぶことにより、上記基板バイアス電圧ｖｂｂの
変動による基準電圧Ｖｒｅｆへの影響を相殺できるから
、その安定化を図ることができる。

この実施例では、単にカンプリング容ｆｉｔｃ３゜Ｃ４
とＭＯ５Ｆ’ＥＴＱ２３．Ｃ２４を追加するだけである
ので、極めて簡単に基準電圧Ｖｒｅｆの安定化を実現す
ることができる。

なお、上記カップリング容量Ｃ１−Ｃ４は、半導体基板
バイアス電圧ｖｂｂの影響を受けないようにするため、
特に制限されないが、第１層目の配線層（導電性ポリシ
リコン）と比較的薄い絶縁膜を介して形成された第２層
目の配線層（導電性ポリシリコン又はアルミニュウム）
とを利用して形成される。

この発明は、前記実施例に限定されない。

上記容量Ｃ３に供給するタイミング信号は、上記タイミ
ング信号φｐａｌ又はセンスアンプＳＡの共通ソース線
の電圧をインバータ回路により反転させたものを利用す
ることができる。また、上記容量Ｃ４の他端には、反転
したアクティブリストア起動信号を供給するものであっ
てもよい。

ダイナミック型ＲＡＭを構成する具体的なメモリアレイ
の構成、その周辺回路（アドレスバッファを含む）の構
成は、種々の実施形態を採ることができるものである。

【図面の簡単な説明】

第１図は、この発明の一実格例を示す回路図、第２図は
、そのアドレスバッファの一実施例を示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＭＣ・・メモリセル、ｒ）Ｃ・・ダミーセル、ＣＷ・・
カラムス・ｆノチ、Ｓ／〜・・センスアンプ、Ａ　Ｒ・
・アクティブリストア回路、ＲＣ−ＤＣＲ・・ロウ、′
カラノ・、デコ・−ダ、ＡＤＢ・・アドレスバッファ、
ＤＯＢ・・データ信号バッファ、ＤＩＢ・・データ入力
バノフプ、Ｖｒｅｆ　　Ｇ・・基準電圧発生回路

Claims (1)

1. 【特許請求の範囲】 １、外部入力信号のハイレベル又はロウレベルを判定す
   るための基準電圧を形成する基準電圧発生回路と、メモ
   リアレイを構成する一対のデータ線にその入出力ノード
   が結合され所定のタイミング信号により動作状態にされ
   る差動型のセンスアンプと、」二記一対のデータ線間に
   設けられアクティブリストア回路と、上記基準電圧発生
   回路の出力端子と上記センスアンプを動作状態にするタ
   イミング信号又は共通ソース線の電位の反転信号との間
   に設けられた第１のカンプリング容量と、上記基準電圧
   発生回路の出力端子と上記アクティブリストア回路の起
   動タイミング信号の反転信号との間に設けられた第２の
   カンプリング容量とを含むことを特徴とするダ・イナミ
   ソク型ＲＡＭ。 ２、上記基準電圧発生回路の出力端子には、電源電圧Ｖ
   ｃｃと回路の接地電位端子との間にそれぞれカンプリン
   グＦＭが設げられるものであることを特徴とする特許請
   求の範囲第１項記載のダイナミック型ＲＡＭ。 ３、上記カンプリング容量は、第１層目の配線層と第２
   層目の配ＩＪｉｌ［とを利用して形成されるものである
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   ダイナミック型ＲＡＭ。