DE10126084A1 - Halbleiterspeichervorrichtung - Google Patents

Abstract

Es wird eine Halbleiterspeichervorrichtung bereitgestellt, die es erlaubt, ein Speicherzellenfeld (SARY) in eine Anzahl von Blöcken (BLK0 bis BLK11) zu unterteilen, die nicht eine Potenz von zwei ist. Die Blöcke (BLK0 bis BLK11) sind in einer wiederholten Gruppe von Blöcken (BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 und BLK9 bis BLK11) angeordnet. Eine Gruppe von Blöcken (BLK0 bis BLK2) weist eine Bittabelle auf, die um das Zentrum eines Mittenblocks (BLK1) symmetrisch ist. Die Halbleiterspeichervorrichtung umfaßt einen Blockwähler (400) zum Auswählen eines Blocks (BLK0 bis BLK11) auf der Grundlage von Reihenadressen (X6 bis X12). Der Blockwähler (400) umfaßt Blockvordecodierer (410 bis 420) und Gruppen von Decodierern (4341 bis 4343). Der Blockvordecodierer (410) wählt einen Block in einer Gruppe von Blöcken. Der Blockdecodierer (420) wählt eine Gruppe von Blöcken. Blöcke können ohne übermäßig komplizierte Schaltkreise decodiert werden.

Description

Die Erfindung betrifft allgemein die interne Verschaltung einer Halbleiterspeichervorrichtung und bezieht sich insbesondere auf eine Halbleiterspeichervorrichtung mit einem in eine Vielzahl von n-Blöcken unterteilten Speicherzellenfeld, wobei n keine Po­ tenz von 2 ist.

Ein Speicher mit wahlfreiem Zugriff (DRAM) ist ein Beispiel einer bekannten Halbleiterspeichereinrichtung. Ein DRAM weist ein Feld von Speicherzellen auf. Jede Speicherzelle speichert ein Datenbit. Eine DRAM-Zelle besteht aus einem Zellentransistor und einem Zellenkondensator. Der Zellenkondensator speichert Da­ ten, und der Zellentransistor stellt einen Zugriffspfad zu den Daten in dem Zellenkondensator bereit. Der Zellenkondensator speichert Daten entweder durch das Vorhandensein oder Fehlen von Ladung in dem Kondensator in Übereinstimmung mit dem gespeicher­ ten Datenwert.

Die Speicherzellen sind in einer Matrix aus Reihen und Spalten angeordnet. Eine Wortleitung ist elektrisch mit einer Vielzahl von Zellen in der Reihenrichtung verbunden, und Bitleitungen sind elektrisch mit einer Vielzahl von Speicherzellen in der Spaltenrichtung verbunden. Eine Speicherzelle wird an der Kreu­ zung einer Bitleitung und einer Wortleitung gebildet. Der Zel­ lentransistor ist an einer Steuergate-Elektrode elektrisch mit einer Wortleitung verbunden. Der Zellentransistor stellt einen steuerbaren Impedanzpfad zwischen einer Bitleitung und dem Zel­ lenkondensator bereit.

Wenn Daten aus einer Speicherzelle gelesen werden, wird eine Wortleitung ausgewählt und stellt der Zellentransistor einen niedrigimpedanten Pfad von der Bitleitung zu dem Zellenkondensa­ tor bereit. Dies erlaubt es, elektrische Ladung zwischen dem Zellenkondensator und der Bitleitung zu übertragen. Die Ladungs­ teilung zwischen dem Zellenkondensator und der Bitleitung stellt ein auf die Bitleitung zu legendes Datensignal bereit. Das Da­ tensignal ist eine Änderung des Bitleitungspotentials auf der Grundlage des Hinzufügens oder Entfernens von Ladung auf der Bitleitung. Die Stärke des Datensignals ist durch das Verhältnis des Kapazitätswerts auf der Bitleitung (Cd) und des Kapazitäts­ werts des Zellenkondensators (Cs) bestimmt. Je kleiner das Kapa­ zitätsverhältnis (Cd/Cs) ist, desto größer ist die Stärke bzw. die Amplitude des auf die Bitleitung gelegten Datensignals. Dies kann die Rauschschwelle erhöhen, wenn Daten gelesen werden. Je größer das Kapazitätsverhältnis (Cd/Cs) ist, desto kleiner ist die Stärke des auf die Bitleitung gelegten Datensignals. Dies kann die Rauschschwelle verringern, wenn Daten gelesen werden. Daher ist erwünscht, die Kapazität der Bitleitung zu verringern, so daß das Kapazitätsverhältnis (Cd/Cs) nicht zu groß wird.

In einer bekannten Halbleiterspeichereinrichtung ist das Spei­ cherzellenfeld in eine Vielzahl von Blöcken unterteilt. Hier­ durch wird die Anzahl von mit einer Bitleitung verbundenen Spei­ cherzellen verringert, dadurch die Bitleitungskapazität gesenkt, und so das Datensignal auf einer Bitleitung während eines Lese­ vorgangs verbessert. Wenn die Anzahl von Blöcken zunimmt, nimmt typisch auch die Chipgröße zu. Der Grund hierfür ist die erhöhte Anzahl erforderlicher Erfassungsverstärker und mit der Auswahl eines Blocks verbundener Schaltkreise. Infolgedessen ist die An­ zahl von Blöcken typisch durch ein maximal zulässiges Kapazi­ tätsverhältnis (Cd/Cs) bestimmt. In einem 256-Mbit-DRAM kann zum Beispiel das Speicherzellenfeld in sechzehn Blöcke unterteilt und können 512 Speicherzellen mit einer Bitleitung verbunden sein. Hierdurch wird ein Kapazitätsverhältnis von etwa 7 bis 8 erzielt.

Nachstehend wird die Blockunterteilung des Speicherzellenfelds in einer bekannten Halbleiterspeichereinrichtung erklärt.

In Fig. 1 ist ein synchroner 256-Mbit(Megabit)-DRAM (SDRAM) in einem vereinfachten Blockdiagramm und mit dem allgemeinen Be­ zugszeichen 100 bezeichnet dargestellt.

Der SDRAM 100 weist vier Bänke 100A bis 100D auf. Jede Bank hat eine Speicherdichte von vierundsechzig Megabits, die in vier Un­ terfelder SARY unterteilt sind. Jede Bank kann 16 Datenbits auf den externen Datenanschlüssen bzw. -pins DQ0 bis DQ15 bereit­ stellen. Die 16 Datenbits sind in vier Gruppen unterteilt. DQ0 bis DQ3 bilden eine Datengruppe. DQ4 bis DQ7, DQ8 bis DQ11 bzw. DQ12 bis DQ15 bilden die weiteren Gruppen. Jedes Unterfeld SARY kann Bits aus einer Datengruppe speichern.

Bezugnehmend auf Fig. 19 wird nachstehend eine die Adreßabbil­ dung eines bekannten Unterfelds darstellende Bittabelle be­ schrieben.

Das Unterfeld ist in sechzehn Blöcke XBLK0 bis XBLK15 unter­ teilt, wobei der Block XBLK0 durch rechtsgerichtete Schraffur­ linien dargestellt ist. Jeder Block hat fünfhundertzwölf Reihen von Speicherzellen. Jeder der Blöcke XBLK0 bis XBLK15 ist weiter in vier kleine, gleiche Blockabschnitte unterteilt, welche durch Spaltenadressen adressierbar sind. Ein Blockabschnitt aus dem Block XBLK15 ist durch linksgerichtete Schraffurlinien darge­ stellt. Jedes Unterfeld weist insgesamt vierundsechzig Speicher­ zellen-Blockabschnitte auf. In dem in Fig. 19 dargestellten Bei­ spiel werden die sechzehn Blöcke XBLK0 bis XBLK15 durch Spal­ tenadressen X9 bis X12 ausgewählt, wie in der Bittabelle darge­ stellt. Die vier Blockabschnitte in einem Unterfeld werden durch Spaltenadressen Y7 und Y8 ausgewählt. Auf diese Art und Weise wird einer der vierundsechzig Blockabschnitte in Übereinstimmung mit den Werten der Reihenadressen X9 bis X12 und der Spaltena­ dressen Y7 und Y8 ausgewählt. Beispielsweise wird der links­ gerichtet schraffierte Blockabschnitt ausgewählt, wenn die Rei­ henadressen X9 bis X12 den Wert (1111) und die Spaltenadressen Y7, Y8 den Wert (11) haben.

Abtast- oder Erfassungsverstärker sind für jeden der Blöcke XBLK0 bis XBLK15 bereitgestellt. Jede Bitleitung (oder jedes Bitleitungspaar) innerhalb eines der Blöcke XBLK0 bis XBLK15 ist elektrisch mit einem Erfassungsverstärker verbunden. Die Bitlei­ tungen sind in der vertikalen Richtung in dem in Fig. 19 darge­ stellten Unterfeld angeordnet. Jede Bitleitung innerhalb eines der Blöcke XBLK0 bis XBLK15 ist mit fünfhundertzwölf Speicher­ zellen verbunden. Jeder Block hat einhundertachtundzwanzig (nicht gezeigte) Hauptwortleitungen, die in der horizontalen Richtung über alle vier Blockabschnitte angeordnet sind. Jeder Blockabschnitt weist einhundertachtundzwanzig Unterwortdeco­ dierer auf. Ein (nicht gezeigter) Unterwortdecodierer ist elek­ trisch mit einer Hauptwortleitung verbunden und stellt vier (nicht gezeigte) Unterwortleitungen in dem Blockabschnitt be­ reit. Dies ergibt insgesamt fünfhundertzwölf Unterwortleitungen in einem Blockabschnitt.

Der Bittabelle von Fig. 19 ist entnehmbar, daß eine beliebige der Gruppen von Blöcken XBLK0 bis XBLK3, XBLK4 bis XBLK7, XBLK8 bis XBLK11 und XBLK12 bis XLKB15 in Übereinstimmung mit den Rei­ henadressen X11 und X12 ausgewählt wird. Darüber hinaus wird ein Block in einer Blockgruppe in Übereinstimmung mit den Reihen­ adressen X9 und X10 ausgewählt.

Eine der einhundertachtundzwanzig Hauptwortleitungen in einem der Blöcke BLK0 bis BLK15 wird in Übereinstimmung mit Reihen­ adressen X2 bis X8 ausgewählt. Ein Unterwortdecodierer wählt eine von vier Unterwortleitungen in Übereinstimmung mit Reihen­ adressen X0 und X1 aus. In diesem Beispiel werden die Blöcke mit ansteigendem Wert der Reihenadressen X9 bis X12 (mit X9 als der geringerwertigen Adresse) sequentiell von Block XBLK0 bis Block XBLK15 ausgewählt.

Wenn einer der Blöcke XBLK0 bis XBLK15 in Übereinstimmung mit den Reihenadressen X9 bis X12 ausgewählt ist, wird eine Wortlei­ tung innerhalb des ausgewählten Blocks in Übereinstimmung mit den Reihenadressen X0 bis X8 aktiviert. Falls keiner der Blöcke XBLK0 bis XBLK15 ausgewählt ist, sind alle Wortleitungen inner­ halb des Blocks nicht ausgewählt bzw. unselektiert.

Zum Beispiel schaltet dann, wenn die Reihenadressen X10 bis X12 einen Wert (000) haben, das Umschalten der Reihenadresse X9 von "0" auf "1" zwischen dem Block XBLK0 und dem Block XBLK1 um.

Unter Bezugnahme auf Fig. 20 wird nachstehend ein bekannter Blockwähler anhand einer vereinfachten graphischen Darstellung und mit dem allgemeinen Bezugszeichen 800 bezeichnet beschrie­ ben.

Der bekannte Blockwähler 800 wird zum Auswählen eines der Blöcke XBLK0 bis XBLK15 in dem in Fig. 19 dargestellten bekannten Un­ terfeld verwendet. Der bekannte Blockwähler 800 weist Blockvor­ decodierer 810 und 820 sowie einen Blockdecodierer 830 auf. Der Blockvordecodierer 810 empfängt und decodiert die Reihenadreß­ signale X9 und X10 und stellt Vordecodiersignale XP10 bis XP13 für den Blockdecodierer 830 bereit. Der Blockvordecodierer 820 empfängt und decodiert die Reihenadreßsignale X11 und X12 und stellt Vordecodiersignale XP20 bis XP23 für den Blockdecodierer 830 bereit. Die Reihenadreßsignale X9 bis X12 werden durch einen noch zu beschreibenden Adreßgenerator, wie in Fig. 10 darge­ stellt, bereitgestellt. Der Blockdecodierer 830 empfängt die Vordecodiersignale XP10 bis XP13 und XP20 bis XP23 und stellt ein Blockauswahlsignal für jeden der Blöcke XBLK0 bis XBLK15 be­ reit.

Der Blockdecodierer 830 weist sechzehn UND-Tore 8301 bis 8316 auf. Jedes der UND-Tore 8301 bis 8316 empfängt eine einzigartige Kombination der Vordecodiersignale XP10 bis XP13 aus dem Block­ vordecodierer 810 und der Vordecodiersignale XP20 bis XP23 aus dem Blockvordecodierer 820. Nur eines der vier Vordecodiersigna­ le XP10 bis XP13 und nur eines der vier Vordecodiersignale XP20 bis XP23 ist aktiviert. Infolgedessen hat nur eines der UND-Tore 8301 bis 8316 einen aktiven Ausgang und wählt einen der sechzehn Blöcke XBLK0 bis XBLK15.

Unter Bezugnahme auf Fig. 21 wird nachstehend ein Blockvordeco­ dierer 810 (820) anhand eines vereinfachten Schaltbilds be­ schrieben. Der Blockvordecodierer gemäß Fig. 21 kann als Block­ vordecodierer 810 oder 820 in dem bekannten Blockwähler 800 ver­ wendet werden, wobei Bezugnahmen auf den Blockvordecodierer 820 in Klammern angegeben sind.

Der Blockvordecodierer 810 weist Inverter 8101 bis 8104, NICHT- UND(NAND)-Tore 8105 bis 8108 und Inverter 8109 bis 8112 auf. Die Inverter 8101 und 8103 werden zum Invertieren der Reihen­ adresse X9 verwendet, und die Inverter 8102 und 8104 werden zum Invertieren der Reihenadresse X10 verwendet. Die NICHT-UND-Tore 8105 bis 8108 empfangen jeweils eine einzigartige Kombination aus Reihenadresse (X9 und X10) und invertierter Reihenadresse (X9 und X10) und stellen ein Vordecodiersignal (XP10 bis XP13) mittels jeweils der Inverter 8109 bis 8112 bereit.

Was den Blockvordecodierer 810 anbelangt hat, in Übereinstimmung mit den logischen Werten der Reihenadressen X9 und X10, eines der Vordecodiersignale XP10 bis XP13 einen logischen Wert von Eins, während die anderen Vordecodiersignale XP10 bis XP13 einen logischen Wert von Null haben. Infolgedessen wird eines der vier (ein Viertel der) Vordecodiersignale XP10 bis XP13 ausgewählt. Auf vergleichbare Art und Weise hat für den Blockvordecodierer 820, in Übereinstimmung mit den logischen Werten der Reihen­ adressen X11 und X12, eines der Vordecodiersignals XP20 bis XP23 einen logischen Wert von Eins, während die anderen Vordeco­ diersignale XP20 bis XP23 einen logischen Wert von Null haben. Infolgedessen wird eines der vier (ein Viertel der) Vordeco­ diersignale XP20 bis XP23 ausgewählt.

Nachstehend wird ein bekannter Blockauswahlvorgang erklärt.

Ein Adreßgenerator, wie beispielsweise der in Fig. 10 darge­ stellte Adreßgenerator 500, empfängt externe Adressen A0 bis Aj und speichert die Werte der externen Adresse(n) in Zwischenspei­ cherschaltungen 503-0 bis 503-j synchron mit einem externen Takt CLK zwischen. Zu dieser Zeit werden auf der Grundlage des Werts eines Reihenadreßtaktsignals RASB die zwischengespeicherten Adreßwerte in Reihenadreß-Zwischenspeicherschaltungen 504-0 bis 504-j zwischengespeichert und stellen Reihenadressen X0 bis Xj bereit.

Die Reihenadressen, wie beispielsweise X13 und X14, werden zur Auswahl einer Bank verwendet, wie noch zu beschreiben ist. Die Reihenadressen X9 bis X12 werden dem Blockwähler 800 zugeführt, um einen der Blöcke BLK0 bis BLK15 auszuwählen, wie vorangehend beschrieben wurde. Die Reihenadressen X0 bis X8 werden einem (nicht gezeigten) Reihendecodierer zugeführt und bei der Auswahl einer Hauptwortleitung und einer Unterwortleitung verwendet, wie vorstehend beschrieben wurde. Datenbits aus mit ausgewählten Un­ terwortleitungen verbundenen Speicherzellen werden dann in Er­ fassungsverstärkern zwischengespeichert.

Nach einer vorbestimmten Zeitdauer tRCD, nachdem die Reihen­ adressen X0 bis Xj zwischengespeichert wurden, werden neu zuge­ führte externe Adreßsignale A0 bis Aj in Spaltenadreß-Zwischen­ speicherschaltungen 505-0 bis 505-j als Spaltenadressen Y0 bis Yj zwischengespeichert. Dies erfolgt auf dieselbe allgemeine Weise wie das Zwischenspeichern der Reihenadressen X0 bis Xj, mit der Ausnahme, daß die Spaltenadressen Y0 bis Yj auf der Grundlage des Werts eines Spaltenadreßtaktsignals CASB zwischen­ gespeichert werden. Zu dieser Zeit kann ein Erfassungsverstärker oder eine Gruppe von Erfassungsverstärkern auf der Grundlage der Spaltenadresse Y0 bis Yj ausgewählt werden.

Auf diese Art und Weise werden Daten aus ausgewählten Speicher­ zellen gelesen oder in diese geschrieben.

In dem vorstehenden, bekannten Fall werden die Blöcke BLK0 bis BLK15 auf der Grundlage der Reihenadressen X9 bis X12 ausge­ wählt. Die Reihe innerhalb des ausgewählten Blocks wird auf der Grundlage der Reihenadressen X0 bis X8 ausgewählt. Sowohl die Anzahl von Blöcken (sechzehn) als auch die Anzahl von Reihen (fünfhundertundzwölf) in einem Block sind Potenzen von zwei (2n, worin n eine Ganzzahl ist). In dem vorstehend erwähnten, bekann­ ten Beispiel ist das Speicherzellenfeld in zwei hoch vier (sech­ zehn) Blöcke BLK0 bis BLK15 unterteilt.

Der Grund für die Unterteilung des Speicherzellenfelds in eine Vielzahl von Blöcken besteht darin, die mit einer Bitleitung verbundene Anzahl von Speicherzellen zu verringern, so daß das Kapazitätsverhältnis (Cd/Cs) beibehalten wird. Mit steigender Speicherkapazität nimmt jedoch die Anzahl von Blöcken weiter zu, welches zu größeren Chipabmessungen führt. Andererseits wird dann, wenn bei einer Vergrößerung der Speicherkapazität die An­ zahl von Blöcken gleich gehalten wird, das Kapazitätsverhältnis (Cd/Cs) erhöht und können Lesefehler auftreten. Falls das Kapa­ zitätsverhältnis auf ein maximal zulässiges Kapazitätsverhältnis (Cd/Cs) festgelegt wird, können die Blöcke nicht gleichmäßig in Zweierpotenzen unterteilt werden, wodurch die Decodierung ver­ kompliziert und die Zeit zum Auswählen von Blöcken und Wortlei­ tungen erhöht wird.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiter­ speichereinrichtung mit einem Verfahren zum Festlegen der Anzahl von Blöcken auf eine Anzahl, die keine Zweierpotenz ist, zu schaffen. Darüber hinaus soll ein Verfahren zum Auswählen von Blöcken bereitgestellt werden, wenn die Anzahl von Blöcken gleich einer Anzahl ist, die keine Zweierpotenz ist. Ferner soll das Vorstehende erreicht werden, ohne über Gebühr die Blockaus­ wahl zu verkomplizieren und die Auswahlzeit zu verlängern.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiter­ speichereinrichtung, gekennzeichnet durch ein Speicherzellen­ feld, welches in eine Vielzahl von Blöcken unterteilt ist, die durch eine Vielzahl von Adressen adressierbar sind; und dadurch, daß die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n-ten Potenz von Zwei ist, wobei n eine natürliche Zahl ist.

Bei einer solchen Halbleiterspeichereinrichtung wird bevorzugt, daß die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen unterteilt ist und die Vielzahl von Adressen zumindest eine Adresse höherer Ordnung zum Auswählen einer der Vielzahl von Blockgruppen umfaßt.

Als vorteilhaft wird dann erachtet, daß jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken hat.

Weiter wird bevorzugt, daß jede Blockgruppe einen Mittenblock aufweist und ein Abschnitt einer Bittabelle der Vielzahl von Adressen symmetrisch um das Zentrum des Mittenblocks ist.

Auch bevorzugt wird bei der erfindungsgemäßen Halbleiterspei­ chereinrichtung, daß ein erster Block aus der Vielzahl von Blöcken weniger Reihen hat als ein zweiter Block aus der Viel­ zahl von Blöcken.

In einer vorteilhaften Weiterbildung der Erfindung ist vorgese­ hen, daß ein erster Block aus der Vielzahl von Blöcken normale Reihen und Füllreihen umfaßt und ein zweiter Block aus der Vielzahl von Blöcken normale Reihen umfaßt und die Anzahl norma­ ler Reihen in dem zweiten Block gleich der Anzahl normaler Rei­ hen plus der Anzahl von Füllreihen in dem ersten Block ist.

Vorzugsweise wird dann eine Anordnung derart vorgesehen, daß die Füllreihen redundante Reihen sind, die zum Ersetzen einer norma­ len Reihe verwendbar sind.

Die vorstehend angegebene Aufgabe wird erfindungsgemäß auch ge­ löst durch eine Halbleiterspeichereinrichtung, umfassend eine Vielzahl von Adreßsignalen; ein Speicherzellenfeld, welches in eine Vielzahl von Blöcken unterteilt ist, wobei die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n-ten Potenz von Zwei ist und n eine natürliche Zahl ist, und einen Blockwähler, der zum Empfangen der Vielzahl von Adreßsignalen und Auswählen eines der Vielzahl von Blöcken gekoppelt ist.

Eine solche Halbleiterspeichereinrichtung ist vorzugsweise de­ rart ausgestaltet, daß die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen unterteilt ist und der Blockwähler einen er­ sten Vordecodierer aufweist, der zum Empfangen zumindest eines ersten der Vielzahl von Adreßsignalen und Bereitstellen einer Vielzahl von ersten Auswahlsignalen zum Auswählen einer Block­ gruppe gekoppelt ist.

Eine vorteilhafte Weiterbildung dessen besteht sodann darin, daß der Blockwähler einen zweiten Vordecodierer aufweist, der zum Empfangen zumindest eines zweiten der Vielzahl von Adreßsignalen und Bereitstellen einer Vielzahl von zweiten Auswahlsignalen zum Auswählen zumindest eines Blockes aus einer Blockgruppe gekop­ pelt ist.

Bevorzugt wird bei der vorstehenden Ausgestaltung auch, daß der Blockwähler eine Vielzahl von Blockdecodierern aufweist, wobei jeder Blockdecodierer zum Empfangen zumindest eines ersten Aus­ wahlsignals und zumindest eines zweiten Auswahlsignals und Be­ reitstellen eines Blockauswahlsignals zum Auswählen eines Blocks gekoppelt ist.

Weiter bevorzugt wird sodann, daß die Vielzahl von Blockdeco­ dierern in eine Vielzahl von Blockdecodierergruppen unterteilt ist, der erste Vordecodierer eine Blockdecodierergruppe aus­ wählt und der zweite Vordecodierer einen Blockdecodierer aus einer Blockdecodierergruppe auswählt.

Als vorteilhaft erweist es sich ferner, wenn jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken hat, und jede Blockgruppe dieselbe Bittabelle in bezug auf einen Satz niedrigerer Ordnung der Vielzahl von Adressen hat.

In diesem Zusammenhang kann vorgesehen sein, daß die Bittabelle des Satzes niedrigerer Ordnung der Vielzahl von Adressen symme­ trisch um das Zentrum eines Mittenblocks in jeder Blockgruppe ist.

Schließlich wird die vorstehend genannte Aufgabe ebenfalls ge­ löst durch eine Halbleiterspeichereinrichtung, umfassend eine Vielzahl von ersten Adreßzwischenspeichern, die zum Empfangen erster von außen zugeführter Adreßsignale und Bereitstellen er­ ster Adreßsignale gekoppelt sind; ein Speicherzellenfeld, wel­ ches in eine Vielzahl von Blöcken unterteilt ist, wobei die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n-ten Potenz von Zwei ist und n eine natürliche Zahl ist; und einen Blockwähler, der zum Empfangen der ersten Adreßsignale und Aus­ wählen eines der Vielzahl von Blöcken gekoppelt ist.

Bei einer solchen Halbleiterspeichereinrichtung wird bevorzugt, daß die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen unterteilt ist und jede der Blockgruppen eine ungeradzahlige Anzahl von Blöcken umfaßt.

Weiter wird bei einer solchen Halbleiterspeichereinrichtung be­ vorzugt, daß jeder der ersten Adreßzwischenspeicher eine Ex­ klusiv-ODER-Logikkombination aus einem der ersten externen Adreßsignale und einem zweiten, von außen zugeführten Adreßsig­ nal umfaßt.

Dann umfaßt eine erfindungsgemäße Ausgestaltung vorzugsweise eine Vielzahl von zweiten Adreßzwischenspeichern, die zum Emp­ fangen der ersten von außen zugeführten Adreßsignale und Bereit­ stellen von Reihenadreßsignalen gekoppelt sind; und einen Rei­ hendecodierer, der zum Empfangen der Reihenadreßsignale und Aus­ wählen einer Reihe von Speicherzellen gekoppelt ist.

In diesem Zusammenhang wird eine Anordnung derart bevorzugt, daß die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen un­ terteilt ist, wobei jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken einschließlich eines Mittenblocks umfaßt; die Bitta­ belle zumindest eines Teils der ersten Adreßsignale symmetrisch um das Zentrum des Mittenblocks einer Blockgruppe ist; und die Bittabelle von Reihenadreßsignalen nicht symmetrisch um das Zentrum des Mittenblocks einer Blockgruppe ist.

Eine bevorzugte Ausführungsform der Erfindung ist ein Speicher mit wahlfreiem Zugriff (DRAM), umfassend eine Halbleiterspei­ chereinrichtung, wie vorstehend angegeben. Ein solcher DRAM um­ faßt somit eine Speicherzelle mit einem Zellentransistor und einem Zellenkondensator, wobei die Speicherzelle mit einer Bit­ leitung mit einer Bitleitungskapazität gekoppelt ist. Die Anzahl von Blöcken ist durch das Verhältnis der Kapazität der Bitlei­ tung zu der Kapazität des Zellenkondensators bestimmt. Insbeson­ dere kann das DRAM ein synchroner DRAM (SDRAM) sein.

Die Erfindung wird nachstehend anhand bevorzugter Ausführungs­ beispiele der Erfindung unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben.

Es zeigen:

Fig. 1 eine vereinfachte graphische Blockdarstellung einer Halbleiterspeichereinrichtung gemäß einem Ausführungs­ beispiel;

Fig. 2A eine Bittabelle, die die Unterfeldkonfiguration in dem Ausführungsbeispiel gemäß Fig. 1 darstellt;

Fig. 2B eine Bittabelle, die die Konfiguration einer Gruppe von Blöcken in dem Ausführungsbeispiel gemäß Fig. 1 dar­ stellt;

Fig. 3 eine vereinfachte graphische Darstellung eines Abschnitts eines Blocks gemäß einem Ausführungsbeispiel;

Fig. 4 einen Blockwähler gemäß einem Ausführungsbeispiel;

Fig. 5A, 5B und 5C vereinfachte graphische Darstellungen logi­ scher Schaltungen von Decodierer gemäß einem Aus­ führungsbeispiel;

Fig. 6A, 6B und 6C vereinfachte graphische Darstellungen logi­ scher Schaltungen von Decodierern gemäß einem Aus­ führungsbeispiel;

Fig. 7 eine vereinfachte graphische Darstellung eines Blockwäh­ lers gemäß einem Ausführungsbeispiel;

Fig. 8A eine vereinfachte graphische Logikdarstellung eines Blockdecodierers gemäß einem Ausführungsbeispiel;

Fig. 8B eine Bittabelle, die die Blockabbildung gemäß einem Aus­ führungsbeispiel darstellt;

Fig. 9A eine vereinfachte graphische Logikdarstellung eines Blockvordecodierers gemäß einem Ausführungsbeispiel;

Fig. 9B eine Bittabelle, die die Blockabbildung gemäß einem Aus­ führungsbeispiel darstellt;

Fig. 10 eine vereinfachte graphische Blockdarstellung eines Adreßgenerators gemäß einem Ausführungsbeispiel;

Fig. 11 eine vereinfachte graphische Blockdarstellung eines Un­ terfelds einschließlich redundanter Reihen gemäß einem Ausführungsbeispiel;

Fig. 12A eine Bittabelle, die die Unterfeldkonfiguration gemäß einem Ausführungsbeispiel darstellt;

Fig. 12B eine Bittabelle, die die Konfiguration einer Gruppe von Blöcken gemäß einem Ausführungsbeispiel darstellt;

Fig. 13 einen Blockwähler gemäß einem Ausführungsbeispiel;

Fig. 14 eine vereinfachte graphische Logikdarstellung eines Blockvordecodierers gemäß einem Ausführungsbeispiel;

Fig. 15 eine Bittabelle, die die Blockabbildung in Übereinstim­ mung mit dem Blockvordecodierer gemäß Fig. 14 dar­ stellt;

Fig. 16 eine vereinfachte graphische Blockdarstellung eines Adreßgenerators gemäß einem Ausführungsbeispiel;

Fig. 17A eine vereinfachte graphische Logikdarstellung einer Blockadreß-Zwischenspeicherschaltung gemäß einem Aus­ führungsbeispiel;

Fig. 17B eine vereinfachte graphische Blockdarstellung, die die Vordecodierung von Reihenadressen gemäß einem Aus­ führungsbeispiel darstellt;

Fig. 17C eine vereinfachte graphische Blockdarstellung, die die Decodierung vordecodierter Blockauswahlsignale gemäß einem Ausführungsbeispiel darstellt;

Fig. 18A eine Bittabelle der Blockadressierung gemäß einem Aus­ führungsbeispiel;

Fig. 18B eine Bittabelle ausgewählter Adressen zur Wortlei­ tungsadressierung gemäß einem Ausführungsbeispiel;

Fig. 19 eine Bittabelle, die die Adreßabbildung eines bekannten Unterfelds darstellt;

Fig. 20 eine vereinfachte Schaltungsdarstellung eines bekannten Blockwählers; und

Fig. 21 eine vereinfachte Schaltungsdarstellung eines bekannten Blockvordecodierers.

Bezugnehmend auf Fig. 1 wird nachstehend eine vereinfachte gra­ phische Blockdarstellung einer Halbleiterspeichereinrichtung ge­ mäß einem Ausführungsbeispiel und mit dem allgemeinen Bezugszei­ chen 100 bezeichnet beschrieben. Die Halbleiterspeichereinrich­ tung 100 kann ein synchroner 256-Mbit-Speicher mit wahlfreiem Zugriff (SDRAM) sein. Die Halbleiterspeichereinrichtung 100 um­ faßt vier Bänke 100A bis 100D. Jede Bank hat eine Speicherdichte von 64 Mbits und ist in vier Unterfelder SARY unterteilt. Jede Bank stellt 16 Datenbits auf externen Datenanschlüssen bzw. -pins DQ0 bis DQ15 bereit. Die 16 Datenbits sind in vier Gruppen unterteilt. DQ0 bis DQ3 bilden eine Gruppe von Daten. DQ4 bis DQ7, DQ8 bis DQ11 und DQ12 bis DQ15 bilden jeweils die anderen Gruppen. Jedes Unterfeld SARY speichert Bits aus einer Gruppe von Daten.

An die Unterfelder SARY werden Reihen- und Spaltenadressen ange­ legt, und 16 Datenbits DQ0 bis DQ15 können parallel gelesen und geschrieben werden.

Nachstehend werden unter Bezugnahme auf Fig. 2A und 2B die Un­ terfeldkonfiguration und die Adreß-Bittabelle gemäß einem Aus­ führungsbeispiel dargestellt.

Fig. 2A zeigt die Konfiguration eines Unterfelds SARY gemäß Fig. 1. Das Unterfeld SARY ist in eine Anzahl von Blöcken BLK0 bis BLK11 unterteilt, welche nicht eine Potenz von Zwei ist (zwölf Blöcke). Die Anzahl von Blöcken ist durch eine kleinste Anzahl zum Erreichen eines gewünschten Kapazitätsverhältnisses (Cd/Cs) bestimmt, welche ein zuverlässiges Erfassen von in einer Spei­ cherzelle gespeicherten Daten erlaubt. Cd ist hierbei der Wert der parasitären Kapazität einer Bitleitung, und Cs ist der Kapa­ zitätswert eines Speicherzellenkondensators.

In dem in Fig. 2A dargestellten Beispiel ist die Anzahl der Blöcke BLK0 bis BLK11 kleiner als 16 (die vierte Potenz von 2) und größer als 8 (die dritte Potenz von 2). Zum Beispiel kann dann, wenn die Anzahl von Blöcken 8 ist, das Kapazitätsverhält­ nis (Cd/Cs) zu groß sein, um eine ausreichende Erfassungsschwel­ le zu erlauben. Wenn die Anzahl von Blöcken 16 ist, kann das Ka­ pazitätsverhältnis zwar klein genug sein, um eine ausreichende Erfassungsschwelle zu erlauben, aber die Chipgröße kann vergrö­ ßert sein (im Vergleich zu dem Beispiel, in welchem 12 Blöcke BLK0 bis BLK11 vorhanden sind).

Fig. 2A stellt darüber hinaus eine Adreßbittabelle für Reihen­ adressen X9 bis X12 dar, die zeigt, wie die Reihenadressen X9 bis X12 zur Auswahl eines der Blöcke BLK0 bis BLK1 in das Unter­ feld SARY abgebildet werden: Jeder der Blöcke BLK0 bis BLK11 ist in vier Blockabschnitte unterteilt. Fig. 2A stellt ferner eine Adreßbittabelle für Spaltenadressen Y7 und Y8 dar, die zeigt, wie die Spaltenadressen Y7 und Y8 zur Auswahl eines Blockab­ schnitts in jeden der Blöcke BLK0 bis BLK11 abgebildet werden.

Jeder der Blöcke BLK0 bis BLK11 hat Bitleitungen, die in der Spaltenrichtung angeordnet sind, und Wortleitungen, die in der Reihenrichtung angeordnet sind. Jeder der Blöcke BLK0 bis BLK11 hat darüber hinaus Erfassungsverstärkerschaltungen. Einer der Blöcke BLK0 bis BLK11 wird mit Spaltenadressen X6 bis X12 ausge­ wählt, und das Speicherzellenfeld wird in Blockeinheiten teil­ weise aktiviert.

Fig. 2A ist entnehmbar, daß die Grenzen der Blöcke BLK0 bis BLK11 nicht durch einen Übergang einer höherwertigeren Reihen­ adresse (zum Beispiel X9) definiert sind, wie es bei dem in Fig. 19 dargestellten, bekannten Unterfeld der Fall war.

Bezugnehmend auf Fig. 2B ist die Bittabelle der Reihenadressen X6 bis X10 für die Blöcke BLK0 bis BLK2 dargestellt. Fig. 2B ist entnehmbar, daß eine Blockgrenze bestimmbar ist, wenn sich eine niedrigerwertige Adresse (zum Beispiel X6) ändert. Die Blöcke BLK0 bis BLK2 haben symmetrische Adreßtabellen um den Wechsel bzw. Übergang der Reihenadresse X10. An dem Punkt in der Bitta­ belle, an dem die Reihenadresse X10 von einer Null auf eine Eins wechselt, bildet die Bittabelle ein Spiegelbild in bezug auf die Reihenadressen X6 bis X9. Infolgedessen werden drei Blöcke mit derselben Bittabelle in bezug auf die Reihenadressen X6 bis X9 4mal wiederholt, um die Blöcke BLK0 bis BLK11 in dem Unterfeld SARY zu erzeugen.

In dem in Fig. 2A und 2B dargestellten Ausführungsbeispiel be­ deutet eine Mitte bzw. ein "Zentrum des Blocks" einen Übergang, an dem ein logischer Wert eines Reihenadreßsignals zu dem Block gehörende Reihen unterteilt. Auf diese Art und Weise gibt die Reihenadresse X10 das Zentrum des Blocks BLK1 an. Infolgedessen kann der Block BLK1 als mittlerer Block bzw. Mittenblock für eine wiederholte Gruppe von Blöcken BLK0 bis BLK2 verwendet wer­ den. Eine wiederholte Gruppe von Blöcken ist eine ungerade An­ zahl von Blöcken. Eine Bittabelle von Reihenadressen, die nie­ drigerwertig als die unterteilende Reihenadresse sind, sind de­ rart angeordnet, daß eine Bittabelle auf einer Seite des Zentrums eines Mittenblocks ein Spiegelbild einer Bittabelle auf der anderen Seite des Zentrums eines Mittenblocks ist.

In dem in Fig. 2B dargestellten Beispiel hat der Block BLK0 Grenzen, die durch den Bereich der Reihenadressen X6, X7, X8, X9 und X10 mit Werten von der Adresse (0, 0, 0, 0, 0) bis zu der Adresse (0, 1, 0, 1, 0) definiert sind. Der Block BLK0 ist in elf Bereiche unterteilt, wobei ein Bereich durch Übergänge der niedrigwertigsten Blockadresse (der Reihenadresse X6) definiert ist. Der Block BLK1 ist durch die Bereiche der Reihenadressen X6, X7, X8, X9 und X10 mit Werten von der Adresse (1, 1, 0, 1, 0) bis zu der Adresse (1, 1, 1, 1, 0) und von der Adresse (1, 1, 1, 1, 1) bis zu der Adresse (1, 1, 0, 1, 1) definiert sind. Der Block BLK1 ist in zehn Bereiche unterteilt. Der Block BLK2 ist durch den Bereich der Reihenadressen X6, X7, X8, X9 und X10 mit Werten von der Adresse (0, 1, 0, 1, 1) bis zu der Adresse (0, 0, 0, 0, 1) definiert. Der Block BLK2 ist in elf Bereiche un­ terteilt.

Jeder Bereich hat vierundsechzig Reihen, und jeder der Blöcke BLK0 und BLK2 ist in elf Bereiche unterteilt. Folglich haben der Block BLK0 und der Block BLK2 jeder 704 Reihen (64 Reihen × 11 Bereiche). Die Anzahl der Reihen in dem Block BLK1 beträgt 640 Reihen (64 Reihen × 10 Bereiche).

In diesem Beispiel besteht ein Ungleichgewicht von vierundsech­ zig Reihen zwischen den beiden Seitenblöcken BLK0 und BLK2 und dem Mittenblock BLK1 in der wiederholten Gruppe von Blöcken BLK0 bis BLK2. Demzufolge besteht ein Unterschied in dem Kapazitäts­ verhältnis (Cd/Cs) zwischen diesen Blöcken. Die Blöcke mit den schlechtesten Bedingungen (in diesem Fall die Blöcke BLK0 und BLK2) haben jedoch ein Kapazitätsverhältnis (Cd/Cs), welches eine ausreichende Erfassungsschwelle erlaubt.

Das Ungleichgewicht kann durch Hinzufügen eines niedrigerwerti­ gen Reihenadreßsignals zum Auswählen eines der Blöcke BLK0 bis BLK11 verringert werden. Wenn zum Beispiel das Reihenadreßsignal X5 hinzugefügt wird, kann das Ungleichgewicht in der Anzahl von Reihen pro Block von vierundsechzig Reihen auf zweiunddreißig Reihen verringert werden.

Nachstehend wird unter Bezugnahme auf Fig. 3 eine vereinfachte graphische Darstellung eines Teils eines Blocks gemäß einem Aus­ führungsbeispiel beschrieben.

Der Teil eines Blocks BLKn beinhaltet ein Speicherzellenfeld MA. Das Speicherzellenfeld MA entspricht einem Blockabschnitt in dem Unterfeld gemäß Fig. 2A. Dies kann ein Ein-Viertel-Abschnitt eines der Blöcke BLK0 bis BLK11 sein.

Ein Reihendecodierer XDEC empfängt die Reihenadressen X2 bis X12 und aktiviert eine Hauptwortleitung MWL. Unterwort-Decodierer SWD0 bis SWD3 empfangen die Hauptwortleitung MWL von dem Reihen­ decodierer XDEC. Die Unterwort-Decodierer SWD0 bis SWD3 akti­ vieren eine Unterwortleitung SWL auf der Grundlage des logischen Zustands der empfangenen Hauptwortleitung MWL und der durch Rei­ henadreßtreiber RAD0 und RAD1 empfangenen Reihenadressen X0 und X1. Die Unterwortleitungen SWL sind in der Reihenrichtung in dem Speicherzellenfeld MA angeordnet.

Ein Spaltendecodierer YDEC empfängt die Spaltenadressen Y0 bis Y6 und aktiviert eine Spaltenauswahlleitung YSW. Die Spaltenaus­ wahlleitung YSW wählt Erfassungsverstärker SA0 bis SA3 aus. Die Erfassungsverstärker SA0 bis SA3 sind über Bitleitungen BL elek­ trisch mit Speicherzellen MC verbunden. Auf diese Art und Weise können Daten aus den Speicherzellen MC in dem Speicherzellenfeld MA gelesen oder in diese geschrieben werden. Die Speicherzellen MC sind an vorbestimmten Kreuzungspunkten zwischen den Bitlei­ tungen BL und den Unterwortleitungen SWL ausgebildet. Falls sich das Speicherzellenfeld MA in dem Block BLK0 befindet, stellen beispielsweise die vier ausgewählten Erfassungsverstärker SA0 bis SA3 die Daten DQ0 bis DQ3 bereit.

Die Spaltenauswahlleitungen YSW sind in der Spaltenrichtung über die Blöcke BLK0 bis BLK11 in einem Unterfeld angeordnet. Die Hauptwortleitungen MWL sind in der Reihenrichtung über einen der Blöcke BLK0 bis BLK11 angeordnet.

Ein Erfassungsverstärker SA ist für jede Bitleitung BL innerhalb einer Speicherzelle MC bzw. innerhalb eines Speicherzellenfelds MA vorgesehen. Die Blockauswahl bedeutet, daß die Erfassungsver­ stärker SA innerhalb eines ausgewählten Blocks BLK0 bis BLK11 aktiviert werden.

Nachstehend wird unter Bezugnahme auf Fig. 4 ein Blockwähler ge­ mäß einem Ausführungsbeispiel und mit dem allgemeinen Bezugszei­ chen 200 bezeichnet beschrieben.

Der Blockwähler 200 wird zum Auswählen der Blöcke BLK0 bis BLK11 in dem in Fig. 2A offenbarten Ausführungsbeispiel verwendet. Der Blockwähler 200 beinhaltet Decodierer 201 bis 212. Die Deco­ dierer 201 bis 212 empfangen die Reihenadressen X6 bis X12 und wählen einen der Blöcke BLK0 bis BLK11 auf der Grundlage des Werts der Reihenadressen X6 bis X12 aus.

Weil eine Gruppe von Blöcken (beispielsweise BLK0 bis BLK3) die­ selbe allgemeine Decodierstruktur wie die Gruppen von Blöcken BLK4 bis BLK7 und BLK8 bis BLK11 aufweist, haben die Decodierer 201, 204, 207 und 210 dieselbe allgemeine Konfiguration; haben die Decodierer 202, 205, 208 und 211 dieselbe allgemeine Konfi­ guration; und haben die Decodierer 203, 206, 209 und 212 diesel­ be allgemeine Konfiguration. Die Decodierer 201, 204, 207 und 210 werden nachstehend als Decodierer DEC0 bezeichnet; die Deco­ dierer 202, 205, 208 und 211 werden nachstehend als Decodierer DEC1 bezeichnet; und die Decodierer 203, 206, 209 und 211 werden nachstehend als Decodierer DEC2 bezeichnet.

Fig. 5A stellt den Decodierer DEC0 dar, Fig. 5B stellt den Deco­ dierer DEC1 dar und Fig. 5C stellt den Decodierer DEC2 dar.

Bei den in Fig. 5A bis 5C dargestellten Decodierern DEC0 bis DEC2 ist den Reihenadressen ein (positive Logik angebendes) "T", ein (negative Logik angebendes) "N" oder ein "N/T" hinzugefügt.

Beispielsweise ist X6N logisch Eins, wenn die Reihenadresse X6 logisch Null ist, so daß folglich X6N die invertierte Reihen­ adresse X6 ist. X6T ist logisch Eins, wenn die Reihenadresse X6 logisch Eins ist, so daß folglich X6T der nicht invertierten Reihenadresse X6 entspricht. Darüber hinaus ist X12N/T entweder positive Logik oder negative Logik, in Abhängigkeit davon, in welcher Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 oder BLK9 bis BLK11 sich der bestimmte Block befindet.

Bezugnehmend auf Fig. 5A beinhaltet der Decodierer DEC0 ein ODER-Tor 301, ein UND-Tor 302, ein ODER-Tor 303 und ein UND-Tor 304. Die Reihenadreßsignale X6N und X7N werden dem ODER-Tor 301 zugeführt. Das Ausgangssignal des ODER-Tors 301 und das Reihen­ adreßsignal X8N werden dem UND-Tor 302 zugeführt. Das Ausgangs­ signal des UND-Tors 302 und das Reihenadreßsignal X9N werden dem ODER-Tor 303 zugeführt. Das Ausgangssignal des ODER-Tors 303 und die Reihenadreßsignale X10N, X11N/T und X12N/T werden dem UND- Tor 304 zugeführt. Das Ausgangssignal des UND-Tors 304 wird als Blockauswahlsignal verwendet. Der Decodierer DEC0 stellt das Ausgangssignal des UND-Tors 304 bereit, welches dazu dient, den Block BLK0 in Übereinstimmung mit der in Fig. 2B dargestellten Bittabelle auszuwählen.

Bezugnehmend auf Fig. 5B beinhaltet der Decodierer DEC1 ein UND- Tor 311, ein ODER-Tor 312 und ein UND-Tor 313. Die Reihenadreß­ signale X6T und X7T werden dem UND-Tor 311 zugeführt. Das Aus­ gangssignal des UND-Tors 311 und das Reihenadreßsignal X8T wer­ den dem ODER-Tor 312 zugeführt. Das Ausgangssignal des ODER-Tors 312 und die Reihenadreßsignale X9T, X11N/T und X12N/T werden dem UND-Tor 313 zugeführt. Das Ausgangssignal des UND-Tors 313 wird als Blockauswahlsignal verwendet. Der Decodierer DEC1 stellt das Ausgangssignal des UND-Tors 313 bereit, welches den Block BLK1 in Übereinstimmung mit der in Fig. 2B dargestellten Bittabelle auswählt.

Bezugnehmend auf Fig. 50 beinhaltet der Decodierer DEC2 ein ODER-Tor 321, ein UND-Tor 322, ein ODER-Tor 323 und ein UND-Tor 324. Die Reihenadreßsignale X6N und X7N werden dem ODER-Tor 321 zugeführt. Das Ausgangssignal des ODER-Tors 321 und das Reihen­ adreßsignal X8N werden dem UND-Tor 322 zugeführt. Das Ausgangs­ signal des UND-Tors 322 und das Reihenadreßsignal X9N werden dem ODER-Tor 323 zugeführt. Das Ausgangssignal des ODER-Tors 323 und die Reihenadreßsignale X10T, X11N/T und X12N/T werden dem UND- Tor 324 zugeführt. Das Ausgangssignal des UND-Tors 324 wird als Blockauswahlsignal verwendet. Der Decodierer DEC2 stellt das Ausgangssignal des UND-Tors 324 bereit, welches zur Auswahl des Blocks BLK2 in Übereinstimmung mit der in Fig. 2B dargestellten Bittabelle verwendet wird.

Wie vorstehend angemerkt, sind X11N/T und X12N/T entweder posi­ tive Logik oder negative Logik in Abhängigkeit davon, in welcher Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 oder BLK9 bis BLK11 sich der bestimmte Block befindet. Falls beispielsweise die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK0 bis BLK2 verwendet werden, empfangen die Decodierer DEC0 bis DEC2 X11N und X12N; falls die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK3 bis BLK5 verwendet werden, emp­ fangen die Decodierer DEC0 bis DEC2 X11T und X12N; falls die De­ codierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK6 bis BLK8 verwendet werden, empfangen die Decodierer DEC0 bis DEC2 X11N und X12T; und falls die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK9 bis BLK11 verwendet werden, empfangen die Deco­ dierer DEC0 bis DEC2 X11T und X12T.

Die in Fig. 5A bis 5C dargestellten Decodierer DEC0 bis DEC2 werden verwendet, wenn eine Bittabelle symmetrisch in der Mitte der Gruppe von Blöcken BLK0 bis BLK2 in Fig. 2B gefaltet ist.

Nachstehend werden bezugnehmend auf Fig. 6 vereinfachte graphi­ sche Darstellungen von Logikschaltungen von Decodierern gemäß einem Ausführungsbeispiel beschrieben.

Die Logikschaltungen gemäß Fig. 6A bis 6C können verwendet wer­ den, wenn eine Blockauswahl in Übereinstimmung mit einer kon­ ventionellen Bittabelle zu decodieren ist. Eine konventionelle Bittabelle ist in Fig. 9B dargestellt. Auf diese Art und Weise kann eine konventionelle Bittabelle kein Spiegelbild für Adreß­ bits bilden.

Fig. 6A stellt den Decodierer DEC0 dar, Fig. 6B stellt den Deco­ dierer DEC1 dar und Fig. 6C stellt den Decodierer DEC2 dar.

Bezugnehmend auf Fig. 6A beinhaltet der Decodierer DEC0 ein ODER-Tor 901, ein UND-Tor 902, ein ODER-Tor 903 und ein UND-Tor 904. Die Reihenadreßsignale X6N und X7N werden dem ODER-Tor 901 zugeführt. Das Ausgangssignal des ODER-Tors 901 und das Reihen­ adreßsignal X8N werden dem UND-Tor 902 zugeführt. Das Ausgangs­ signal des UND-Tors 902 und das Reihenadreßsignal X9N werden dem ODER-Tor 903 zugeführt. Das Ausgangssignal des ODER-Tors 903 und die Reihenadreßsignale X10N, X11N/T und X12N/T werden dem UND- Tor 904 zugeführt. Das Ausgangssignal des UND-Tors 904 wird als Blockauswahlsignal verwendet. Der Decodierer DEC0 stellt das Ausgangssignal des UND-Tors 904 bereit, welches dazu dient, den Block BLK0 in Übereinstimmung mit der in Fig. 9B dargestellten konventionellen Bittabelle auszuwählen.

Bezugnehmend auf Fig. 6B beinhaltet der Decodierer DEC1 ein UND- Tor 911, ein ODER-Tor 912 und ein UND-Tor 913, ein UND-Tor 914, ein ODER-Tor 915, ein UND-Tor 916, ein ODER-Tor 917 und ein UND-Tor 918. Die Reihenadreßsignale X6N und X7N werden dem UND- Tor 911 zugeführt. Das Ausgangssignal des UND-Tors 911 und das Reihenadreßsignal X8N werden dem ODER-Tor 912 zugeführt. Das Ausgangssignal des ODER-Tors 912 und die Reihenadreßsignale X9N und X10T werden dem UND-Tor 913 zugeführt. Die Reihenadreßsigna­ le X6T und X7T werden dem UND-Tor 914 zugeführt. Das Ausgangs­ signal des UND-Tors 914 und das Reihenadreßsignal X8T werden dem ODER-Tor 915 zugeführt. Das Ausgangssignal des ODER-Tors 915 und die Reihenadreßsignale X9T und X10N werden dem UND-Tor 916 zuge­ führt. Die Ausgangssignale des UND-Tors 913 und des UND-Tors 916 werden dem ODER-Tor 917 zugeführt. Das Ausgangssignal des ODER- Tors 917 und die Reihenadreßsignale X11N/T und X12N/T werden dem UND-Tor 918 zugeführt. Das Ausgangssignal des UND-Tors 918 wird als Blockauswahlsignal verwendet. Der Decodierer DEC2 stellt das Ausgangssignal des UND-Tors 918 bereit, welches den Block BLK1 in Übereinstimmung mit der in Fig. 9B dargestellten Bittabelle auswählt.

Bezugnehmend auf Fig. 6C beinhaltet der Decodierer DEC2 ein ODER-Tor 921, ein UND-Tor 922, ein ODER-Tor 923 und ein UND-Tor 924. Die Reihenadreßsignale X6T und X7T werden dem ODER-Tor 921 zugeführt. Das Ausgangssignal des ODER-Tors 921 und das Reihen­ adreßsignal X8T werden dem UND-Tor 922 zugeführt. Das Ausgangs­ signal des UND-Tors 922 und das Reihenadreßsignal X9T werden dem ODER-Tor 923 zugeführt. Das Ausgangssignal des ODER-Tors 923 und die Reihenadreßsignale X10T, X11N/T und X12N/T werden dem UND- Tor 924 zugeführt. Das Ausgangssignal des UND-Tors 924 wird als Blockauswahlsignal verwendet. Der Decodierer DEC2 stellt das Ausgangssignal des UND-Tors 924 bereit, welches zur Auswahl des Blocks BLK2 in Übereinstimmung mit der in Fig. 9B dargestellten konventionellen Bittabelle verwendet wird.

Wie vorstehend angemerkt, sind X11N/T und X12N/T entweder posi­ tive Logik oder negative Logik in Abhängigkeit davon, in welcher Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK5 oder BLK9 bis BLK11 sich der bestimmte Block befindet. Falls beispielsweise die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK0 bis BLK2 verwendet werden, empfangen die Decodierer DEC0 bis DEC2 X11N und X12N; falls die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK3 bis BLK5 verwendet werden, emp­ fangen die Decodierer DEC0 bis DEC2 X11T und X12N; falls die De­ codierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK5 bis BLK8 verwendet werden, empfangen die Decodierer DEC0 bis DEC2 X11N und X12T; und falls die Decodierer DEC0 bis DEC2 in der Gruppe von Blöcken BLK9 bis BLK11 verwendet werden, empfangen die Deco­ dierer DEC0 bis DEC2 X11T und X12T.

Nachstehend wird unter Bezugnahme auf Fig. 7 eine vereinfachte graphische Darstellung eines Blockwählers gemäß einem weiteren Ausführungsbeispiel und mit dem allgemeinen Bezugszeichen 400 bezeichnet beschrieben.

Der Blockwähler 400 beinhaltet einen Blockvordecodierer 410, einen Blockvordecodierer 420 und einen Blockdecodierer 430.

Der Blockvordecodierer 410 empfängt die Reihenadreßsignale X6 bis X10 und stellt vordecodierte Signale bzw. Vordecodiersignale BL0 bis BL2 für den Blockdecodierer 430 bereit. Die Vordeco­ diersignale BL0 bis BL2 wählen einen von drei Blöcken in einer der wiederholten Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 und BLK9 bis BLK11.

Der Blockvordecodierer 420 empfängt die Reihenadreßsignale X11 und X12 und stellt Blockgruppenauswahlsignale BLG0 bis BLG3 für den Blockdecodierer 430 bereit.

Der Blockdecodierer 430 empfängt die Vordecodiersignale BL0 bis BL2 und die Blockgruppenauswahlsignale BLG0 bis BLG3 und stellt ein Blockauswahlsignal für jeden Block BLK0 bis BLK11 bereit. Der Blockdecodierer 430 beinhaltet Decodierschaltungen 4301 bis 4312. Die Decodierschaltungen 4301 bis 4312 können UND-Tore sein. Die Decodierschaltungen 4301 bis 4312 sind in Gruppen von Decodierschaltungen 4340 bis 4343 angeordnet. Die Blockgrup­ penauswahlsignale BLG0 bis BLG3 schalten eine Gruppe von Deco­ dierschaltungen 4340 bis 4343 frei. Die Vordecodiersignale BL0 bis BL2 wählen eine der drei Decodierschaltungen 4301 bis 4312 in einer Gruppe von Decodierschaltungen 4340 bis 4343 aus. Auf diese Art und Weise wird ein Block BLK0 bis BLK11 ausgewählt.

Nachstehend wird unter Bezugnahme auf Fig. 8A eine vereinfachte graphische Logikdarstellung des Blockvordecodierers 410 gemäß einem Ausführungsbeispiel beschrieben. Der Blockvordecodierer 410 nach Fig. 8A kann als der Blockvordecodierer 410 nach Fig. 7 verwendet werden.

Der Blockvordecodierer 410 beinhaltet ein UND-Tor 4101, ein ODER-Tor 4102, ein NICHT-UND(NAND)-Tor 4103, Inverter 4104 und 4105, UND-Tore 4106 und 4107 und Inverter 4108 und 4109. Die Reihenadressen X6 und X7 werden dem UND-Tor 4101 zugeführt. Das Ausgangssignal des UND-Tors 4101 und die Reihenadresse X8 werden dem ODER-Tor 4102 zugeführt. Das Ausgangssignal des ODER-Tors 4102 und die Reihenadresse X9 werden dem NICHT-UND-Tor 4103 zu­ geführt. Das NICHT-UND-Tor 4103 erzeugt ein Signal PRE0. Das Signal PRE0 wird dem Inverter 4104 zugeführt. Der Inverter 4104 erzeugt das Vordecodiersignal BL1. Die Reihenadresse X10 wird dem Inverter 4105 zugeführt. Das Ausgangssignal des Inverters 4105 und das Signal PRE0 werden dem UND-Tor 4106 zugeführt. Das Ausgangssignal des UND-Tors 4106 wird dem Inverter 4108 zuge­ führt. Der Inverter 4108 erzeugt das Vordecodiersignal BL0. Die Reihenadresse X10 und das Signal PRE0 werden dem UND-Tor 4107 zugeführt. Das Ausgangssignal des UND-Tors 4107 wird dem Inver­ ter 4109 zugeführt. Der Inverter 4109 erzeugt das Vordeco­ diersignal BL2.

Nachstehend wird unter Bezugnahme auf Fig. 8B eine Bittabelle der Reihenadressen X6 bis X10 zum Erzeugen der Vordecodiersigna­ le BL0 bis BL2 beschrieben. Die Bittabelle gemäß Fig. 8B veran­ schaulicht auch die Erzeugung des Signals PRE0.

Der in Fig. 8A dargestellte Blockvordecodierer 410 erzeugt die Vordecodiersignale BL0 bis BL2 in Übereinstimmung mit der in Fig. 8B dargestellten Bittabelle.

Wie an früherer Stelle angemerkt, bilden die Blöcke BLK0 bis BLK2 eine Gruppe von Blöcken, die wiederholt werden, insoweit die Bitabbildung der Reihenadressen X6 bis X10 betroffen ist. Der Block BLK1 bildet einen Mittenblock, der ein Zentrum auf­ weist, in welchem die Bittabelle ein Spiegelbild in bezug auf die Reihenadressen X6 bis X9 ausbildet. Folglich haben die End­ blöcke BLK0 und BLK2 identisch gespiegelte Bittabellen in bezug auf die Reihenadressen X6 bis X9. Die Endblöcke können durch die Reihenadresse X10 unterschieden werden. Wenn das (aus den Rei­ henadressen X6 bis X9) erzeugte Signal PRE0 logisch Null ist, wird das Vordecodiersignal BL1 aktiviert und wählt den Mit­ tenblock BLK1 aus der Gruppe von Blöcken aus. Wenn das Signal PRE0 logisch Eins ist, wird in Abhängigkeit von dem Wert der Reihenadresse X10 entweder das Vordecodiersignal BL0 oder das Vordecodiersignal BL2 aktiviert. Hierdurch wird einer der End­ blöcke BLK0 oder BLK2 aus der Gruppe von Blöcken ausgewählt.

Rückbezug auf Fig. 7 nehmend, wählt dann der Blockvordecodierer 420 eine Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 und BLK9 bis BLK11 auf der Grundlage des Werts der Rei­ henadressen X11 und X12 aus.

Nachstehend wird unter Bezugnahme auf Fig. 9A eine vereinfachte graphische Logikdarstellung des Blockvordecodierers gemäß einem Ausführungsbeispiel und mit dem allgemeinen Bezugszeichen 910 bezeichnet beschrieben. Der Blockvordecodierer 910 gemäß Fig. 9A kann als Blockvordecodierer 410 nach Fig. 7 verwendet werden, wenn eine konventionelle Bittabelle verwendet wird.

Der Blockvordecodierer 910 empfängt die Reihenadressen X6 bis X10 und erzeugt die Vordecodiersignale BL0 bis BL2. Der Block­ vordecodierer 910 beinhaltet Vordecodierschaltungen PDEC0 bis PDEC2.

Die Vordecodierschaltung PDEC0 beinhaltet ein UND-Tor 9101, ein ODER-Tor 9102, NICHT-UND-Tore 9103 und 9104 und einen Inverter 9105. Die Reihenadressen X6 und X7 werden dem UND-Tor 9101 zuge­ führt. Das Ausgangssignal des UND-Tors 9101 und die Reihen­ adresse X8 werden dem ODER-Tor 9102 zugeführt. Das Ausgangssig­ nal des ODER-Tors 9102 und die Reihenadresse X9 werden dem NICHT-UND-Tor 9103 zugeführt. Das NICHT-UND-Tor 9103 erzeugt ein Signal PRE00. Das Signal PRE00 und die durch einen Inverter 9106 invertierte Reihenadresse X10 werden dem NICHT-UND-Tor 9104 zu­ geführt. Das Ausgangssignal des NICHT-UND-Tors 9104 wird dem In­ verter 9105 zugeführt. Der Inverter 9105 erzeugt das Vordeco­ diersignal BL0.

Die Vordecodierschaltung PDEC1 beinhaltet Inverter 9106 und 9107, UND-Tore 9108 und 9109, ein NICHT-ODER(NOR)-Tor 9110 und einen Inverter 9111. Die Reihenadresse X10 wird dem Inverter 9106 zugeführt. Das Signal PRE00 wird dem Inverter 9107 zuge­ führt. Das Ausgangssignal des Inverters 9106 und das Ausgangs­ signal des Inverters 9107 werden dem UND-Tor 9108 zugeführt. Die Reihenadresse X10 und ein Signal PRE10 werden dem UND-Tor 9109 zugeführt. Das Ausgangssignal des UND-Tors 9108 und das Aus­ gangssignal des UND-Tors 9108 werden dem NICHT-ODER-Tor 9110 zu­ geführt. Das Ausgangssignal des NICHT-ODER-Tors 9110 wird dem Inverter 9111 zugeführt. Der Inverter 9111 erzeugt das Vordeco­ diersignal BL1.

Die Vordecodierschaltung PDEC2 beinhaltet ein ODER-Tor 9112, ein UND-Tor 9113, ein NICHT-ODER-Tor 9114, einen Inverter 9115, ein NICHT-UND-Tor 9116, und einen Inverter 9117. Die Reihenadressen X6 und X7 werden dem ODER-Tor 9112 zugeführt. Das Ausgangssignal des ODER-Tors 9112 und die Reihenadresse X8 werden dem UND-Tor 9113 zugeführt. Das Ausgangssignal des UND-Tors 9113 und die Reihenadresse X9 werden dem NICHT-ODER-Tor 9114 zugeführt. Das NICHT-ODER-Tor 9114 erzeugt das Signal PRE10. Das Signal PRE10 wird dem Inverter 9115 zugeführt. Das Ausgangssignal des Inver­ ters 9115 und die Reihenadresse X10 werden dem NICHT-UND-Tor 9116 zugeführt. Das Ausgangssignal des NICHT-UND-Tors 9117 wird dem Inverter 9117 zugeführt. Der Inverter 9117 erzeugt das Vor­ decodiersignal BL2.

Nachstehend wird unter Bezugnahme auf Fig. 9B eine konventionel­ le Bittabelle der Reihenadressen X6 bis X10 zum Erzeugen der Vordecodiersignale BL0 bis BL2 mit dem Blockvordecodierer 910 aufgezeigt. Die konventionelle Bittabelle gemäß Fig. 9B veran­ schaulicht auch die Erzeugung der Signale PRE00 und PRE10.

Wenn Fig. 8A und 9A verglichen werden, ist ersichtlich, daß die Logik des Blockvordecodierers 910 komplexer ist als die des Blockvordecodierers 410. Durch Verwenden einer nicht konventi­ onellen gespiegelten Bittabelle, wie in Fig. 8B dargestellt, kann die Komplexität der Logik des Blockvordecodierers 410 redu­ ziert werden.

Nachstehend wird unter Bezugnahme auf Fig. 10 eine vereinfachte graphische Blockdarstellung eines Adreßgenerators gemäß einem Ausführungsbeispiel und mit dem allgemeinen Bezugszeichen 500 bezeichnet beschrieben.

Der Adreßgenerator 500 empfängt externe Adressen A0 bis Aj, ein Taktsignal CLK und Steuersignale RASB, CASB, WEB und CSB und erzeugt Reihenadressen X0 bis Xj sowie Spaltenadressen Y0 bis Yj. Die Reihenadressen X0 bis Xj und die Spaltenadressen Y0 bis Yj sind interne Adressen, die zur Auswahl von Datenbits verwen­ det werden. Die Steuersignale beinhalten das Reihenadreßtaktsig­ nal RASB, das Spaltenadreßtaktsignal CASB, die Schreibfreigabe WEB und die Chipauswahl CSB. Das Taktsignal CLK kann ein extern erzeugter Takt sein.

Der Adreßgenerator 500 beinhaltet Erststufenpuffer 501, 502-0 bis 502-j und 506, einen Befehlsdecodierer 507, Zwischenspei­ cherschaltungen 503-0 bis 503-j, Reihenadreß-Zwischenspeicher­ schaltungen 504-0 bis 504-j, und Spaltenadreß-Zwischenspeicher­ schaltungen 505-0 bis 505-j.

Der Erststufenpuffer 501 empfängt das Taktsignal CLK und erzeugt einen internen Takt ICLK. Die Erststufenpuffer 502 bis 502-j empfangen jeweils die externen Adreßsignale A0 bis Aj. Die Aus­ gabe der Erststufenpuffer 502-0 bis 502-j werden jeweils den Zwischenspeicherschaltungen 503-0 bis 503-j zugeführt. Die Zwi­ schenspeicherschaltungen 503-0 bis 503-j empfangen darüber hin­ aus den internen Takt ICLK. Die Zwischenspeicherschaltungen 503-0 bis 503-j stellen jeweils interne Adressen IA0 bis IAj für die Reihenadreß-Zwischenspeicherschaltungen 504-0 bis 504-j be­ reit. Darüber hinaus stellen die Zwischenspeicherschaltungen 503-0 bis 503-j die internen Adressen IA0 bis IAj jeweils für die Spaltenadreß-Zwischenspeicherschaltungen 505-0 bis 505-j be­ reit. Der Befehlsdecodierer 507 empfängt die Steuersignale RASB, CASB, WEB und CSB und stellt ein Reihenadreß-Zwischenspei­ chersignal XLAT für die Reihenadreß-Zwischenspeicherschaltungen 504-0 bis 504-j und ein Spaltenadreß-Zwischenspeichersignal YLAT für die Spaltenadreß-Zwischenspeicherschaltungen 505-0 bis 505-j bereit. Die Reihenadreß-Zwischenspeicherschaltungen 504-0 bis 504-j stellen die Reihenadressen X0 bis Xj als Ausgangssignale bereit. Die Spaltenadreß-Zwischenspeicherschaltungen 505-0 bis 505-j stellen die Spaltenadressen Y0 bis Yj als Ausgangssignale bereit.

Die Adreßsignale A0 bis Aj werden von den Erststufenpuffern 502-0 bis 502-j empfangen und von den Zwischenspeicherschaltun­ gen 503-0 bis 503-j synchron mit dem internen Takt ICLK zwi­ schengespeichert. Der Befehlsdecodierer 507 ermittelt auf der Grundlage der Logikpegel der Steuersignale RASB, CASB, WEB und CSB, ob eine empfangene Adresse A0 bis Aj eine Reihenadresse oder eine Spaltenadresse ist. Falls der Befehlsdecodierer 507 Steuersignale RASB, CASB, WEB und CSB in einer Kombination emp­ fängt, die anzeigt, daß die empfangene Adresse A0 bis Aj eine Reihenadresse ist, wird das Reihenadreß-Zwischenspeichersignal XLAT aktiviert. Wenn das Reihenadreß-Zwischenspeichersignal XLAT aktiv wird, stellen die Reihenadreß-Zwischenspeicherschaltungen 504-0 bis 504-j die zwischengespeicherten Reihenadressen X0 bis Xj bereit. Falls der Befehlsdecodierer 507 Steuersignale RASB, CASB, WEB und CSB in einer Kombination empfängt, die anzeigt, daß die empfangene Adresse A0 bis Aj eine Spaltenadresse ist, wird das Spaltenadreß-Zwischenspeichersignal YLAT aktiviert. Wenn das Spaltenadreß-Zwischenspeichersignal YLAT aktiv wird, stellen die Spaltenadreß-Zwischenspeicherschaltungen 505-0 bis 505-j die zwischengespeicherten Spaltenadressen Y0 bis Yj be­ reit.

Als nur zwei von Beispielen können die Reihenadressen X6 bis X12 an die in Fig. 4 und Fig. 7 dargestellten Blockauswahlschaltun­ gen angelegt und zur Auswahl der Blöcke BLK0 bis BLK11 verwendet werden.

Die Reihenadressen X13 und X14 können zur Auswahl der Bänke 100A bis 100D verwendet werden, wie in Fig. 1 dargestellt. Die Rei­ henadressen X0 bis X12 können vordecodiert und an den Reihende­ codierer XDEC angelegt werden, wie in Fig. 3 dargestellt.

Noch einmal auf Fig. 2A und 2B Bezug nehmend, können die Rei­ henadressen X6 bis X10 zur Auswahl eines Blocks aus der Gruppe von Blöcken BLK0 bis BLK2 verwendet werden. Die Gruppe von Blöcken kann eine Bittabelle aufweisen, die um das Zentrum des Mittenblocks BLK1 gespiegelt ist. Wenn die Reihenadressen X6 bis X10, wobei X10 das höchstwertige Bit ist, ausgehend von (0, 0, 0, 0, 0) sequentiell inkrementiert werden, wird der Block BLK0 ausgewählt. Wenn die Reihenadressen X6 bis X10 den Wert (1, 1, 0, 1, 0) erreichen, wird der Block BLK1 ausgewählt. Wenn dann die Reihenadressen X6 bis X10 den Wert (1, 1, 1, 1, 0) errei­ chen, liegt die Bittabelle an dem Abschnitt genau neben der lin­ ken Seite des Zentrums des Mittenblocks BLK1. Wenn die Reihen­ adressen X6 bis X10 ein weiteres Mal inkrementiert werden, wel­ ches einen Wert von (0, 0, 0, 0, 1) ergibt, springt die Bitta­ belle auf die rechte Seite des Seitenblocks BLK2. Mit ansteigen­ den Reihenadressen X6 bis X10 bewegt sich der Ort der Bittabelle inkrementell bzw. schrittweise nach links, bis bei (1, 1, 1, 1, 1) die rechte Seite des Zentrums des Mittenblocks BLK1 erreicht ist.

Nachstehend wird unter Bezugnahme auf Fig. 11 eine vereinfachte graphische Darstellung eines redundante Reihen enthaltenden Un­ terfelds gemäß einem Ausführungsbeispiel beschrieben.

Das Unterfeld SARY beinhaltet die Blöcke BLK0 bis BLK11. Wie an früherer Stelle angemerkt, umfassen die Blöcke BLK1, BLK4, BLK7 und BLK10 640 Reihen. Die Blöcke BLK0, BLK2, BLK3, BLK5, BLK6, BLK8, BLK9 und BLK11 haben jedoch 704 Reihen. In den Blöcken, die weniger Reihen haben, können redundante Reihen bzw. Füllrei­ hen vorgesehen sein. In diesem Fall können 64 redundante Reihen RED0 bis RED3 in den Blöcken BLK1, BLK4, BLK7 bzw. BLK10 vor­ gesehen sein.

Die redundanten Reihen RED0 bis RED3 können dazu bestimmt sein, defekte Reihen zu ersetzen. Die redundanten Reihen RED0 bis RED3 sind jedoch nicht auf das Ersetzen defekter Reihen innerhalb der Blöcke, in denen sie sich befinden, beschränkt, sondern können derart programmiert sein, daß sie defekte Reihen in einem belie­ bigen der Blöcke BLK0 bis BLK11 ersetzen.

Durch Bereitstellen der redundanten Reihen RED0 bis RED3 können Bitleitungs-Ungleichgewichte zwischen Bänken BNK0 bis BNK11 ver­ ringert werden.

In dem in Fig. 1 bis 11 dargestellten Ausführungsbeispiel kann die Anzahl von Blöcken BLK0 bis BLK11 auf der Grundlage eines gewünschten Kapazitätsverhältnisses (Cd/Cs) unabhängig von der Bereitstellung einer durch eine Potenz von 2 festgelegten Anzahl von Blöcken verringert werden. In dem dargestellten Beispiel kann die Anzahl von Blöcken von sechzehn auf zwölf verringert werden. Dadurch kann infolgedessen die Anzahl von Erfassungsver­ stärkerschaltungen, Blockauswahlschaltungen und anderen Blockun­ terstützungsschaltungen verringert werden. Die Reduktion derar­ tiger Unterstützungsschaltkreise kann beispielsweise einen Fak­ tor 1,33 erreichen. Hierdurch kann die Chipgröße verringert und ein effizienteres Bit/Fläche-Verhältnis in einer Halbleiterspei­ chereinrichtung bereitgestellt werden.

Nachstehend wird ein zweites Ausführungsbeispiel unter Bezugnah­ me auf Fig. 12 bis 15 beschrieben.

Bezugnehmend auf Fig. 12A und 12B werden die Unterfeldkonfigura­ tion und die Adreßbittabelle gemäß dem zweiten Ausführungsbei­ spiel erläutert.

Das Unterfeld SARY gemäß Fig. 12A ist in zehn Blöcke BLK0 bis BLK9 unterteilt. Die Blöcke BLK0 bis BLK9 sind in zwei Gruppen, BLK0 bis BLK4 und BLK5 bis BLK9, unterteilt. Jede Gruppe hat ähnliche Bittabellen in bezug auf die Reihenadressen X6 bis X11. Infolgedessen kann eine Gruppe wiederholt werden und eine ähnli­ che Decodierung haben.

Fig. 12B stellt die Bittabelle für die Gruppe von Blöcken BLK0 bis BLK4 dar. Die Bittabelle ist um das Zentrum des Mittenblocks BLK2 symmetrisch.

Nachstehend wird unter Bezugnahme auf Fig. 13 eine vereinfachte graphische Blockdarstellung eines Blockwählers gemäß dem zweiten Ausführungsbeispiel und mit dem allgemeinen Bezugszeichen 600 bezeichnet beschrieben.

Der Blockwähler 600 beinhaltet einen Blockvordecodierer 610, In­ verter 620 und 630 und einen Blockdecodierer 640.

Der Blockvordecodierer 610 empfängt die Reihenadressen X6 bis X11 und stellt Vordecodiersignale BL0 bis BL4 für den Blockdeco­ dierer 640 bereit. Die Vordecodiersignale BL0 bis BL4 wählen einen von fünf Blöcken in der wiederholten Gruppe von Blöcken BLK0 bis BLK4 und BLK5 bis BLK9.

Der Inverter 620 empfängt die Reihenadresse X12 und stellt ein Blockgruppenauswahlsignal BLG0 als Ausgangssignal bereit. Der Inverter 630 empfängt das Blockgruppenauswahlsignal BLG0 und stellt ein Blockgruppenauswahlsignal BLG1 als Ausgangssignal be­ reit.

Der Blockdecodierer 640 empfängt die Vordecodiersignale BL0 bis BL4 und die Blockgruppenauswahlsignale BLG0 und BLG1 und stellt ein Blockauswahlsignal für jeden Block BLK0 bis BLK9 bereit. Der Blockdecodierer 640 beinhaltet Decodierschaltungen 6401 bis 6410. Die Decodierschaltungen 6401 bis 6410 können UND-Tore sein. Die Decodierschaltungen 6401 bis 6410 sind in Gruppen von Decodierschaltungen 650 und 660 angeordnet. Die Blockgruppenaus­ wahlsignale BLG0 und BLG1 schalten eine Gruppe der Decodier­ schaltungen 650 oder 660 frei. Die Vordecodiersignale BL0 bis BL4 wählen eine der fünf Decodierschaltungen 6401 bis 6405 und 6406 bis 6410 in einer der Gruppen von Decodierschaltungen 650 und 660. Auf diese Art und Weise wird einer der Blöcke BLK0 bis BLK9 ausgewählt.

Nachstehend wird unter Bezugnahme auf Fig. 14 eine vereinfachte graphische Logikdarstellung des Blockvordecodierers 610 gemäß einem Ausführungsbeispiel beschrieben. Der Blockvordecodierer 610 gemäß Fig. 14 kann als der Blockvordecodierer 610 nach Fig. 13 verwendet werden.

Der Blockvordecodierer 610 beinhaltet Inverter 6101, 6102, 6110 und 6116 bis 6120, ein UND-Tor 6103, ODER-Tore 6104 und 6107, und NICHT-UND-Tore 6105, 6106, 6108, 6109 und 6111 bis 6115.

Die Reihenadresse X11 wird dem Inverter 6101 zugeführt. Die Rei­ henadresse X10 wird dem Inverter 6102 zugeführt. Die Reihen­ adressen X7 und X8 werden dem UND-Tor 6103 zugeführt. Das Aus­ gangssignal des UND-Tors 6103 und die Reihenadresse X9 wird dem ODER-Tor 6104 zugeführt. Das Ausgangssignal des ODER-Tors 6104 und die Reihenadresse X10 werden dem NICHT-UND-Tor 6105 zuge­ führt. Das NICHT-UND-Tor 6105 erzeugt ein Signal PRE01.

Die Reihenadressen X6 und X7 werden dem ODER-Tor 6107 zugeführt. Das Ausgangssignal des ODER-Tors 6107 und die Reihenadressen X8 und X9 werden dem NICHT-UND-Tor 6108 zugeführt. Das NICHT-UND- Tor 6108 erzeugt ein Signal PRE11.

Die Ausgangssignale der Inverter 6101 und 6102 und das Signal PRE11 werden an das NICHT-UND-Tor 6111 angelegt. Das Ausgangs­ signal des NICHT-UND-Tors 6111 wird an den Inverter 6116 ange­ legt. Der Inverter 6116 erzeugt ein Vordecodiersignal BL0.

Die Signale PRE01 und PRE11 werden an die Eingänge des NICHT- UND-Tors 6106 angelegt. Die Ausgangssignale des Inverters 6101 und des NICHT-UND-Tors 6106 werden an das NICHT-UND-Tor 6112 an­ gelegt. Das Ausgangssignal des NICHT-UND-Tors 6112 wird an den Inverter 6117 angelegt. Der Inverter 6117 erzeugt ein Vordeco­ diersignal BL1.

Die Reihenadresse X10 und das Signal PRE01 werden an die Eingän­ ge des NICHT-UND-Tors 6113 angelegt. Das Ausgangssignal des NICHT-UND-Tors 6113 wird an den Inverter 6118 angelegt. Der In­ verter 6118 erzeugt ein Vordecodiersignal BL2.

Die Signale PRE01 und PRE11 werden an die Eingänge des NICHT- UND-Tors 6109 angelegt. Die Reihenadresse X11 und das Ausgangs­ signal des NICHT-UND-Tors 6109 werden an die Eingänge des NICHT- UND-Tors 6114 angelegt. Das Ausgangssignal des NICHT-UND-Tors 6114 wird an den Inverter 6119 angelegt. Der Inverter 6119 er­ zeugt ein Vordecodiersignal BL3.

Die Reihenadresse X11, das Ausgangssignal des Inverters 6110 und das Signal PRE12 werden an das NICHT-UND-Tor 6115 angelegt. Das Ausgangssignal des NICHT-UND-Tors 6115 wird an den Eingang des Inverters 6120 angelegt. Der Inverter 6120 erzeugt ein Vordeco­ diersignal BL4.

Nachstehend wird unter Bezugnahme auf Fig. 15 eine Bittabelle der Reihenadressen X6 bis X11 zum Erzeugen der Vordecodiersigna­ le BL0 bis BL4 aufgezeigt. Die Bittabelle gemäß Fig. 15 stellt auch die Erzeugung der Signale PRE01 und PRE11 dar.

Der in Fig. 14 dargestellte Blockvordecodierer 610 erzeugt die Vordecodiersignale BL0 bis BL4 in Übereinstimmung mit der in Fig. 15 dargestellten Bittabelle.

Wie an früherer Stelle erwähnt, bilden die Blöcke BLK0 bis BLK4 eine Gruppe von Blöcken, die wiederholt werden, insoweit die Bi­ tabbildung der Reihenadressen X6 bis X11 betroffen sind. Der Block BLK2 bildet einen Mittenblock, welcher ein Zentrum hat, in welchem die Bittabelle ein Spiegelbild in bezug auf die Reihen­ adressen X6 bis X10 bildet. Infolgedessen haben die Endblöcke BLK0 und BLK4 identisch gespiegelte Bittabellen in bezug auf die Reihenadressen X6 bis X10. Die Endblöcke können durch die Rei­ henadresse X11 unterschieden werden. Auf vergleichbare Art und Weise haben die Blöcke BLK1 und BLK3 identisch gespiegelte Bit­ tabellen in bezug auf die Reihenadressen X6 bis X11. Auf diese Art und Weise kann einer der Blöcke BLK0 bis BLK4 aus der Gruppe von Blöcken durch die Reihenadressen X6 bis X11 ausgewählt wer­ den.

Darüber hinaus bildet die Bittabelle in bezug auf die Reihen­ adressen X6 bis X9 ein Spiegelbild innerhalb des Blocks BLK1. Auf diese Art und Weise kann die Bittabelle mehrere Spiegelbild­ faltungen und mehrere symmetrische Bereiche innerhalb einer Gruppe von Blöcken haben.

Auf Fig. 13 Rückbezug nehmend, wählt der Blockwähler 600 dann eine der Gruppen von Blöcken BLK0 bis BLK4 und BLK5 bis BLK9 auf der Grundlage des Werts der Reihenadresse X12 aus.

In dem in Fig. 12 bis 15 dargestellten zweiten Ausführungsbei­ spiel kann die Anzahl von Blöcken BLK0 bis BLK9 auf der Grundla­ ge eines gewünschten Kapazitätsverhältnisses (Cd/Cs) unabhängig von der Bereitstellung einer durch eine Potenz von 2 bestimmte Anzahl von Blöcken verringert werden. In dem dargestellten Bei­ spiel kann die Anzahl von Blöcken von sechzehn auf zehn redu­ ziert werden. Hierdurch kann die Anzahl von Erfassungsverstär­ kerschaltungen, Blockauswahlschaltungen und anderen Blockunter­ stützungsschaltungen verringert werden. Die Reduktion derartiger Unterstützungsschaltkreise kann beispielsweise einen Faktor 1,6 erreichen. Hierdurch kann die Chipgröße verringert und ein effi­ zienteres Bit/Fläche-Verhältnis in einer Halbleiterspeicherein­ richtung bereitgestellt werden.

Nachstehend wird ein drittes Ausführungsbeispiel unter Bezugnah­ me auf Fig. 16 bis 18 beschrieben.

In den vorangehend diskutierten Ausführungsbeispielen beinhalte­ te die Bittabelle von Adressen zum Auswählen von Blöcken Adres­ sen, die zur Auswahl von Reihen (Wortleitungen) verwendbar sind. Die Bittabelle konnte hierbei für sowohl die Blockauswahl als auch die Reihenauswahl symmetrisch sein. In dem dritten Aus­ führungsbeispiel ist nur die Bittabelle von zur Auswahl von Blöcken verwendeten Adressen symmetrisch.

Nachstehend wird unter Bezugnahme auf Fig. 16 eine vereinfachte graphische Blockdarstellung eines Adreßgenerators gemäß einem dritten Ausführungsbeispiel und mit dem allgemeinen Bezugszei­ chen 700 bezeichnet beschrieben.

Der Adreßgenerator 700 empfängt die internen Adressen IA0 bis IAj, das Reihenadreß-Zwischenspeichersignal XLAT und das Spal­ tenadreß-Zwischenspeichersignal YLAT. Der Adreßgenerator 700 stellt zwischengespeicherte Reihenadressen X0 bis Xj, zwischen­ gespeicherte Spaltenadressen Y0 bis Yj und vordecodierte Blocka­ dressen X6P bis X9P als Ausgaben bereit.

Der Adreßgenerator 700 beinhaltet Reihenadreß-Zwischenspeicher­ schaltungen 710-0 bis 710 -j, Spaltenadreß-Zwischenspeicherschal­ tungen 720-0 bis 720-j und Blockadreß-Zwischenspeicherschaltun­ gen 730-0 bis 730-3. Die Reihenadreß-Zwischenspeicherschaltungen 710-0 bis 710-j empfangen jeweils die internen Adressen IA0 bis IAj und das Reihenadreß-Zwischenspeichersignal XLAT und erzeugen die zwischengespeicherten Reihenadressen X0 bis Xj. Die Spal­ tenadreß-Zwischenspeicherschaltungen 720 -0 bis 720-j empfangen jeweils die internen Adressen IA0 bis IAj und das Spaltenadreß- Zwischenspeichersignal YLAT und erzeugen die zwischengespeicher­ ten Spaltenadressen Y0 bis Yj. Die Blockadreß-Zwischenspeicher­ schaltungen 730-0 bis 710-3 empfangen jeweils die internen Adressen IA6 bis IA9, die interne Adresse IA10 und das Reihen­ adreß-Zwischenspeichersignal XLAT und erzeugen die vordecodier­ ten Blockadressen X6P bis X9P.

Die internen Adressen IA0 bis IAj, das Reihenadreß-Zwischenspei­ chersignal XLAT und das Spaltenadreß-Zwischenspeichersignal YLAT werden auf allgemein dieselbe Art und Weise erzeugt wie in Bezug auf den Adreßgenerator 500 gemäß Fig. 10 beschrieben wurde. Dar­ über hinaus arbeiten die Reihenadreß-Zwischenspeicherschaltungen 710-0 bis 710 -j und die Spaltenadreß-Zwischenspeicherschaltungen 720-0 bis 720-j auf allgemein dieselbe Art und Weise wie in Be­ zug auf den Adreßgenerator 500 gemäß Fig. 10 beschrieben wurde.

Nachstehend wird unter Bezugnahme auf Fig. 17A eine vereinfachte graphische Logikdarstellung der Blockadreß-Zwischenspeicher­ schaltung 730 gemäß einem Ausführungsbeispiel beschrieben. Die Blockadreß-Zwischenspeicherschaltung 730 kann als die Block­ adreß-Zwischenspeicherschaltungen 730-0 bis 730-3 in dem Adreß­ generator 700 gemäß Fig. 16 verwendet werden.

Die Blockadreß-Zwischenspeicherschaltung 730 empfängt die inter­ nen Adressen IAj und IA10 und das Reihenadreß-Zwischenspei­ chersignal XLAT und erzeugt eine vordecodierte Blockadresse XjP. Die Blockadreß-Zwischenspeicherschaltung 730 umfaßt ein Ex­ klusiv-ODER(XOR)-Logiktor 7301 und eine Reihenadreß-Zwischen­ speicherschaltung 7302.

Das XOR-Logiktor 7301 empfängt die internen Adressen IAj und IA10. Das Ausgangssignal des XOR-Logiktors 7301 und das Reihen­ adreß-Zwischenspeichersignal XLAT werden der Reihenadreß-Zwi­ schenspeicherschaltung 7302 zugeführt. Die Reihenadreß-Zwischen­ speicherschaltung 7302 erzeugt die vordecodierte Blockadresse XjP. Die Reihenadreß-Zwischenspeicherschaltung 7302 kann eine nach dem Flip-Flop-Prinzip arbeitende Schaltung sein.

Nachstehend wird unter Bezugnahme auf Fig. 17B eine vereinfachte graphische Blockdarstellung beschrieben, die die Vordecodierung der Reihenadressen X2 bis X8 gemäß einem Ausführungsbeispiel darstellt.

Die Reihenadressen X6 bis X8 werden in eine Eins-aus-Acht-Aus­ wahl X6*X7*X8 vordecodiert. Die Reihenadressen X4 und X5 werden in eine Eins-aus-vier-Auswahl X4*X5 vordecodiert. Die Reihen­ adressen X2 und X3 werden in eine Eins-aus-Vier-Auswahl X2*X3 vordecodiert. Die vordecodierten Signale X6*X7*X8, X4*X5 und X2*X3 werden an einen (nicht gezeigten) Reihendecodierer zum Auswählen einer Wortleitung in dem dritten Ausführungsbeispiel angelegt.

Nachstehend wird unter Bezugnahme auf Fig. 17C eine vereinfachte graphische Blockdarstellung aufgezeigt, die die Decodierung der vordecodierten Blockauswahlsignale X6P bis X9P gemäß einem Aus­ führungsbeispiel darstellt.

Die vordecodierten Blockauswahlsignale X6P bis X9P werden an einen Blockdecodierer, wie beispielsweise den in Fig. 7 darge­ stellten Blockvordecodierer 410, angelegt. Auf diese Art und Weise werden die Vordecodiersignale BL0 bis BL2 erzeugt.

Nachstehend wird unter Bezugnahme auf Fig. 18A eine Bittabelle der Blockadressierung gemäß dem dritten Ausführungsbeispiel auf­ gezeigt.

Es wird angemerkt, daß die in Fig. 18A dargestellte Bittabelle zu der in Fig. 8B dargestellten Bittabelle ähnlich ist, mit der Ausnahme, daß anstelle der Reihenadressen X6 bis X9 die vordeco­ dierten Blockadressen X6P bis X9P verwendet werden. Die Bitta­ belle ist symmetrisch um das Zentrum eines Mittenblocks BLK1 in der Gruppe von Blöcken, wie in den anderen Ausführungsbeispie­ len.

Nachstehend wird unter Bezugnahme auf Fig. 18B eine Bittabelle ausgewählter Adressen zur Wortleitungsadressierung gemäß dem dritten Ausführungsbeispiel aufgezeigt. Fig. 18B stellt die Bit­ tabelle für die Reihenadressen X6 bis X10 dar. Die in Fig. 18B dargestellte Bittabelle ist eine konventionelle Bittabelle. Es ist ersichtlich, daß die Wortleitungen in dem dritten Aus­ führungsbeispiel in Übereinstimmung mit einer konventionellen Bittabelle wählbar sind.

Ein weiteres Mal auf Fig. 17A Bezug nehmend, arbeitet die Blockadreß-Zwischenspeicherschaltung 730 derart, daß die interne Adresse IAj ohne jede logische Änderung zwischengespeichert wird, wenn die Reihenadresse X10 eine logische Null ist. Wenn jedoch die Reihenadresse X10 eine logische Eins ist, arbeitet die Blockadreß-Zwischenspeicherschaltung 730 so, daß die logisch invertierte interne Adresse IAj zwischengespeichert wird. Dies dient dazu, eine symmetrische Bittabelle wie in Fig. 18A darge­ stellt bereitzustellen. Wenn dann die Bittabelle gemäß Fig. 18A an einen Blockvordecodierer, wie beispielsweise den Blockvorde­ codierer 410 wie in Fig. 8A dargestellt, angelegt wird, ent­ spricht die Blockauswahl der konventionellen Reihenauswahl in der Bittabelle wie in Fig. 18B dargestellt. Auf diese Art und Weise können die Reihendecodierer konventionell programmiert werden, und kann die Logik für einen symmetrisch ausgewählten Block ohne komplizierende Logik verwendet werden.

In Übereinstimmung mit dem dritten Ausführungsbeispiel sind das Schaltungssystem zum Auswählen von Wortleitungen und das Schal­ tungssystem zum Auswählen von Blöcken separat bereitgestellt. Infolgedessen kann das Speicherzellenfeld in eine Anzahl von Blöcken unterteilt werden, die nicht ein Vielfaches von zwei ist, ohne die Bittabelle der Reihenadressen zum Auswählen der Reihen zu ändern. Hierdurch werden Schaltungsänderungen und die Unterteilung der Blöcke in eine Anzahl, die nicht ein Faktor von 2 ist, vereinfacht.

Die vorstehend beschriebenen Ausführungsbeispiele sind hierbei lediglich als beispielhaft zu verstehen, so daß die Erfindung nicht auf diese Ausführungsbeispiele beschränkt ist.

Zum Beispiel werden in den Ausführungsbeispielen die Blöcke BLK0 bis BLK11 durch die Spaltenadreßsignale Y7 und Y8 in vier Blockabschnitte unterteilt. Die Blöcke müssen jedoch nicht not­ wendigerweise in Blockabschnitte unterteilt werden, oder können in jede beliebige Anzahl von Blockabschnitten unterteilt werden.

Darüber hinaus werden in den vorstehend beschriebenen Aus­ führungsbeispielen drei oder fünf Blöcke als wiederholte bzw. sich wiederholende Einheit von Blöcken verwendet, wobei dies je­ doch nicht als Beschränkung aufzufassen ist. Die Blöcke können nach Notwendigkeit in eine beliebige ungerade Anzahl unterteilt werden. Die Bittabelle kann mehrfache Faltungen aufweisen.

Wenn die Anzahl von Unterteilungen eine Primzahl ist, wie etwa elf oder dreizehn, kann als nur eines von Beispielen die Bitta­ belle eine Faltung im Zentrum eines Mittenblocks und keine Wie­ derholung aufweisen.

Obwohl in einem dargestellten Ausführungsbeispiel redundante Reihen in Blöcken verwendet wurden, die weniger Reihen als ande­ re Blöcke hatten, sind redundante Reihen nicht erforderlich. Ein Block kann eine andere Anzahl von Reihen als ein anderer Block haben.

Die vorstehenden Ausführungsbeispiele sind beispielhaft anhand eines SDRAM dargestellt, wobei dies jedoch nicht als Beschrän­ kung aufzufassen ist. Die Erfindung kann gleichermaßen auch auf andere Arten von Halbleiterspeichern angewandt werden.

Die vorstehenden Ausführungsbeispiele zeigen auf, wie ein Spei­ cherzellenfeld ohne Verkomplizieren der Schaltungsanordung in eine Anzahl von Blöcken unterteilbar ist, die nicht ein Faktor von zwei ist. Auf diese Art und Weise wird der Entwurfsfrei­ heitsgrad erhöht und ermöglicht, in einem Speicher eine höhere Bitkapazität unterzubringen.

Somit wird eine Halbleiterspeichervorrichtung bereitgestellt, die es erlaubt, ein Speicherzellenfeld SARY in eine Anzahl von Blöcken BLK0 bis BLK11 zu unterteilen, die nicht eine Potenz von zwei ist. Die Blöcke BLK0 bis BLK11 sind in einer wiederholten Gruppe von Blöcken BLK0 bis BLK2, BLK3 bis BLK5, BLK6 bis BLK8 und BLK9 bis BLK11 angeordnet. Eine Gruppe von Blöcken BLK0 bis BLK2 weist eine Bittabelle auf, die um das Zentrum eines Mit­ tenblocks BLK1 symmetrisch ist. Die Halbleiterspeichervorrich­ tung umfaßt einen Blockwähler 400 zum Auswählen eines Blocks BLK0 bis BLK11 auf der Grundlage von Reihenadressen X6 bis X12. Der Blockwähler 400 umfaßt Blockvordecodierer 410 und 420 und Gruppen von Decodierern 4341 bis 4343. Der Blockvordecodierer 410 wählt einen Block in einer Gruppe von Blöcken. Der Blockvor­ decodierer 420 wählt eine Gruppe von Blöcken. Blöcke können ohne übermäßig komplizierte Schaltkreise decodiert werden.

Claims (20)

1. Halbleiterspeichereinrichtung, gekennzeichnet durch:
ein Speicherzellenfeld, welches in eine Vielzahl von Blöcken un­ terteilt ist, die durch eine Vielzahl von Adressen adressierbar sind, und dadurch, daß
die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n- ten Potenz von Zwei ist, wobei n eine natürliche Zahl ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß
die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen un­ terteilt ist und
die Vielzahl von Adressen zumindest eine Adresse höherer Ordnung zum Auswählen einer der Vielzahl von Blockgruppen umfaßt.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken hat.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß
jede Blockgruppe einen Mittenblock aufweist und
ein Abschnitt einer Bittabelle der Vielzahl von Adressen symme­ trisch um das Zentrum des Mittenblocks ist.

5. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß ein erster Block aus der Vielzahl von Blöcken weniger Reihen hat als ein zweiter Block aus der Vielzahl von Blöcken.

6. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß
ein erster Block aus der Vielzahl von Blöcken normale Reihen und Füllreihen umfaßt und
ein zweiter Block aus der Vielzahl von Blöcken normale Reihen umfaßt und die Anzahl normaler Reihen in dem zweiten Block gleich der Anzahl normaler Reihen plus der Anzahl von Füllreihen in dem ersten Block ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß die Füllreihen redundante Reihen sind, die zum Ersetzen einer normalen Reihe verwendbar sind.

8. Halbleiterspeichereinrichtung, gekennzeichnet durch:
eine Vielzahl von Adreßsignalen;
ein Speicherzellenfeld, welches in eine Vielzahl von Blöcken un­ terteilt ist, wobei die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n-ten Potenz von Zwei ist und n eine natür­ liche Zahl ist und
einen Blockwähler, der zum Empfangen der Vielzahl von Adreßsig­ nalen und Auswählen eines der Vielzahl von Blöcken gekoppelt ist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch ge­ kennzeichnet, daß:
die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen un­ terteilt ist und
der Blockwähler einen ersten Vordecodierer aufweist, der zum Empfangen zumindest eines ersten der Vielzahl von Adreßsignalen und Bereitstellen einer Vielzahl von ersten Auswahlsignalen zum Auswählen einer Blockgruppe gekoppelt ist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß der Blockwähler einen zweiten Vordecodierer aufweist, der zum Empfangen zumindest eines zweiten der Vielzahl von Adreßsignalen und Bereitstellen einer Vielzahl von zweiten Auswahlsignalen zum Auswählen zumindest eines Blockes aus einer Blockgruppe gekoppelt ist.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch ge­ kennzeichnet, daß der Blockwähler eine Vielzahl von Blockdeco­ dierern aufweist, wobei jeder Blockdecodierer zum Empfangen zu­ mindest eines ersten Auswahlsignals und zumindest eines zweiten Auswahlsignals und Bereitstellen eines Blockauswahlsignals zum Auswählen eines Blocks gekoppelt ist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch ge­ kennzeichnet, daß die Vielzahl von Blockdecodierern in eine Vielzahl von Blockdecodierergruppen unterteilt ist, der erste Vordecodierer eine Blockdecodierergruppe auswählt, und der zwei­ te Vordecodierer einen Blockdecodierer aus einer Blockdeco­ dierergruppe auswählt.

13. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß
jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken hat; und
jede Blockgruppe dieselbe Bittabelle in bezug auf einen Satz niedrigerer Ordnung der Vielzahl von Adressen hat.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch ge­ kennzeichnet, daß die Bittabelle des Satzes niedrigerer Ordnung der Vielzahl von Adressen symmetrisch um das Zentrum eines Mit­ tenblocks in jeder Blockgruppe ist.

15. Halbleiterspeichereinrichtung, gekennzeichnet durch eine Vielzahl von ersten Adreßzwischenspeichern, die zum Empfan­ gen erster von außen zugeführter Adreßsignale und Bereitstellen erster Adreßsignale gekoppelt sind;
ein Speicherzellenfeld, welches in eine Vielzahl von Blöcken un­ terteilt ist, wobei die Vielzahl von Blöcken eine Anzahl von Blöcken ungleich der n-ten Potenz von Zwei ist und n eine natür­ liche Zahl ist; und
einen Blockwähler, der zum Empfangen der ersten Adreßsignale und Auswählen eines der Vielzahl von Blöcken gekoppelt ist.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß
die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen un­ terteilt ist; und
jede der Blockgruppen eine ungeradzahlige Anzahl von Blöcken um­ faßt.

17. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß jeder der ersten Adreßzwischenspeicher eine Exklusiv-ODER-Logik­ kombination aus einem der ersten externen Adreßsignale und einem zweiten, von außen zugeführten Adreßsignal umfaßt.

18. Halbleiterspeichereinrichtung nach Anspruch 17, gekenn­ zeichnet durch
eine Vielzahl von zweiten Adreßzwischenspeichern, die zum Emp­ fangen der ersten von außen zugeführten Adreßsignale und Bereit­ stellen von Reihenadreßsignalen gekoppelt sind; und
einen Reihendecodierer, der zum Empfangen der Reihenadreßsigna­ le und Auswählen einer Reihe von Speicherzellen gekoppelt ist.

19. Halbleiterspeichereinrichtung nach Anspruch 18, dadurch ge­ kennzeichnet, daß
die Vielzahl von Blöcken in eine Vielzahl von Blockgruppen un­ terteilt ist, wobei jede Blockgruppe eine ungeradzahlige Anzahl von Blöcken einschließlich eines Mittenblocks umfaßt;
die Bittabelle zumindest eines Teils der ersten Adreßsignale symmetrisch um das Zentrum des Mittenblocks einer Blockgruppe ist; und
die Bittabelle von Reihenadreßsignalen nicht symmetrisch um das Zentrum des Mittenblocks einer Blockgruppe ist.

20. Speicher mit wahlfreiem Zugriff (DRAM), gekennzeichnet durch eine Halbleiterspeichereinrichtung nach Anspruch 15.