TWI225253B - Semiconductor memory apparatus - Google Patents

Description

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本&明係有關於DRAM等半導體記憶裝置，尤其係有關 己憶體士元陣列分割成複數個記憶體區塊，使得資料 ”寺之電容器和位元線之電容比滿足既定之關係。 習知技術

Ran二1在代表性之半導體記憶裝置上已知DRAM(Dy_ic Random Access Mem〇ry)。在〇 :: 資料之最小單位之!位元 障：纟：以3己憶係 用之電容器和資料傳輸用雷體早凡上，具備資料保持 所記憶之資料之邏輯值電；旦；$者在電容器儲存按照 列成列及行之陣列元排 進行位元線之配線。在字元 t線線，在各行 體單元成各記憶體單元之資=之交叉部配置記憶 料傳輸用電晶體和位元線連接；：：f用之電容器經由資 連接D 該電晶體之閘極和字元線 在自記憶體單元讀出資料之 〇 一列之記憶體單元之資料傳輪况，k擇子兀*線後，令 輸資料保持用之電容器戶上=晶體導通’，位元線傳 元之資料保持用之電容器和位^二料。此時，在記憶體單 荷之再分配，在位元線上出 I之寄生電容之間進行電 幅電壓與資料保持用之電容^枓信號。該資料信號之振 生電容Cd之電容比（Cd/Cs)相°早元電容Cs和位元線之寄 號之振幅電壓愈大，讀出 該電容比愈小，資料信 <動作邊限提高。反之，電容

2162-4047-PFl.ptc 1225253 9011277.^ 五、發明說明（2) 曰 修正 比變大時，眘极 而，需要抑制?電壓變小，讀出變得困難。因 大。 奇生於位7^線之電容值，避免電容比變成過 體區Ξ此抑：Ϊ藉L將記憶體單元陣列分割成複數個記憶 線電容值線；接之記憶體單元數，令位元 ήπ. f j項出所需之資料信號之振幅電壓。一 :案：J 5己憶體區塊之分割數時，因顯示記憶體單元之佔 …α 2晶片尺寸增加之傾向，在確保所需之電容比 1 ΠΡ AM侍ί隐體區塊之分割數不會過多。例如在25 6Mb it π Α β之、況，藉著將記憶體單元陣列分割成16個記憶體 品h後將和一條位元線連接之記憶體單元設為5丨2個，在 電容比（Cd/Cs)上確保約7〜8之值。 以下’者眼於記憶體單元陣列之記憶體區塊分割，說 明習知技術之半導體記憶裝置之具體構造。 首先，引用後述之圖1，說明256Mbit之同步DRAM (以 下稱為SDRAM)之整體構造。圖1所示之SDRAM 1〇〇由各自具 有64Mbit之記憶容量之4個記憶體排i〇oa〜1〇〇d構成，各記 憶體排由4個副陣列SARY構成。在本例，各記憶體排在構 造上記憶由資料DQ0〜DQ15構成之16位元資料，該16位元資 料區分成資料DQ0〜DQ3、資料DQ4〜DQ7、資料DQ8〜DQ11、資 料DQ1 2〜DQ1 5之各4位元後，各自記憶於各副陣列sary。對 各副陣列共同的供應列位址及行位址，並列的進行資料 DQ0〜DQ15之各位元之寫入及讀出。 圖1 9表示習知技術之副陣列之構造例和位元圖之圖。

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本副陣列在圖1 9以右斜線表示之區域為單位，對於列 位址均勻的分割成16個記憶體區塊XBLK〇〜XBLK15。這16個 記憶體區塊在圖19以左斜線表示之區域為單位，對於行位 址均勻的分割成4個記憶體區塊，因此在一個副陣列存在 共6 4個小區塊。在圖1 9所示之例子，依據列位址信號 X9〜X12選擇16個記憶體區塊xBlk〇〜XBLK15，這些記憶體區 塊XBLKO〜XBLK15各自包括512之記憶體單元。又，依據行 位址彳曰5虎Y 7、Y 8選擇各區塊内之4個小區塊。結果，若著 眼於一個副陣列，依據列位址信號Χ9〜χι 2及行位址信號 Y 7、Y 8選擇6 4個小區塊之中之一個。 又，在記憶體區塊XBLKO〜XBLK15之各方塊在紙面之上•酿 下方向進行位元線配線，在各記憶體區塊配置感測放大 斋。位元線在各$己憶體區塊間分開，在一條位元線連接 51 2個記憶體單元。在各記憶體區塊進行丨2 8條主字元線 (圖上未示）之配線’在各主字元線配置4條副字元線（圖上 未示），共配置51 2條字元線。 由圖1 9所示之位元圖得知，依據列位址信號χ丨1、X丄2 選擇記憶體區塊XBLKO〜XBLK3、記憶體區塊xBU4〜XBLK7、 記憶體區塊XBLK8〜XBLK11、記憶體區塊XBLK12〜XBLK15之 其中一個記憶體區塊群，在這些各記憶體區塊群，依據列φ 位址信號X9、X1 0選擇其中一個記憶體區塊。而且，依據 列位址信號X2〜X8(圖上未示）選擇記憶體區塊内之128條主 字元線之中之一條，依據列位址信號X 〇、X1選擇附加於各 主字元線之4條副字元線之中之一條。在本例，隨著列位

1225253 ----- 案號90112773_年月日 修正_ 五、發明說明（4) 址值增加，自記憶體區塊XBLK0往記憶體區塊XBLK15依次 選擇各記憶體區塊。 在此，在以往之位元圖，依據列位址信號X9〜X12選擇 之記憶體區塊和一樣依據列位址信號χ9〜X丨2選擇之字元線 一對一的對應，列位址之切換和記憶體區塊之切換一致。 在圖19，例如，在列位址信號χιο〜χΐ2都是「〇」之情況， 列位址信號X9之自「〇」往「1」之切換和自記憶體區塊 XBLK0往記憶體區塊XBLK1之切換一致。 圖2 0表示用選擇副陣列之記憶體區塊之記憶體區塊選 擇電路80 0之構造。 在圖20，記憶體區塊前解碼器810將列位址信號X 9、 X10解碼後產生用以選擇四分之一之信號XP10〜XP13，記憶 體區塊前解碼器820將列位址信號XII、X12解碼後產生用 以選擇四分之一之信號XP20〜XP23。輸入這些記憶體區塊 前解碼器810、820之列位址信號X9〜X12在後述之圖1〇所示 之位址產生電路產生。記憶體區塊解碼器8 3 0由邏輯積閑 830 1〜8316構成，在各邏輯積閘選擇性接受自上述之記憶 體區塊前解碼器810、820輸出之信號XP10〜χρι3、信號 XP20〜XP23之組合後，產生選擇16個記憶體區塊 XBLK0〜XBLK15之中之一個之信號。 圖21表示記憶體區塊前解碼器81 0之構造。 如圖21所示，記憶體區塊前解碼器81 0由用以令列位 址信號X9反轉之反相器81 01、8 1 0 3、用以令列位址信號 X10反轉之反相器8102、8104、選擇性輸入列位址信號$9

2162-4047-PFl.ptc 第 8 頁 1225253 - 案號90112773 年月日 絛正

五、發明說明（5) 及列位址信號X 1 〇之jE相信號或反相信號之反及閘 8105〜8108以及用以令這些反及閘之輸出信號反轉之反相 器8109、8112構成。記憶體區塊前解碼器820也和記憶體 區塊前解碼器81 0 —樣的構成。在圖21，和記憶體區塊前 解碼器8 2 0相關之元件記在括弧内。

若依據本記憶體區塊前解碼器81 0，按照列位址信號 X9及列位址信號χ10之各邏輯值之組合將信號XP1〇〜χρΐ3之 其中之一設為邏輯值「1」，將其他的信號固定為邏輯值 「〇」。因而，選擇各自輸入信號ΧΡ10〜ΧΡ13之4個對象之 中之一個，進行四分之一之選擇。一樣的，若依據本記憶 體區塊刖解碼器8 2 0，按照列位址信號X1 1及列位址信號 Χ12之各邏輯值之組合將信號ΧΡ2〇〜χρ23之其中之一設為邏 輯值「1」，將其他的信號固定為邏輯值「〇」。 以下簡單說明本習知技術之記憶體區塊選擇動作。 首先’在後述之圖10所示之位址產生電路5〇〇，外部 位址“號A 0〜A j ( j係自然數）經由輸入之初段緩衝器 5 02- 1〜502-j被取入裝置内部，和外部時計信號CLK同步的 閂鎖於閂鎖電路5 〇 3 -1〜5 0 3 - j。在列位址閂鎖電路 5 04- 1〜504-j依照列位址選通信號RASB將這些閂鎖電路

50 3-1〜503〜j所閃鎖之外.部位址信號重新閂鎖為列位址信 號X0〜Xj後輸出。 攻些列位址信號χ〇〜X j之中之列位址信號χΐ3、χΐ4用 於上述之記憶體排之選擇，列位址信號χ〇〜χΐ2供應圖上未 示之列解瑪器，用於選擇主字元線及副字元線。又，列位

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a^5253 案號 90112773 五、發明說明（6) =信號X9〜X12用於記憶體單元陣列之上述之記憶體區塊之 =擇。即，列位址信號X9〜Χ12輪入圖2〇所示之記憶體區塊 、擇電路80 0後，選擇記憶體區塊XBU〇〜XBLKl5 個。 而，在上述之位址產生電路5〇〇 ,自閂鎖列位址信號· 開始經過既定之延遲時間（^^)後，新重新設定之 外部位址信號A0〜A j閂鎖為；f千# g #咕vn v · 现 』蜎馮仃位址化唬Υ〇〜Y j，選擇記憶體 此時’選擇所預先選擇之活化記憶體區塊 寫入對於依據以上所選擇之記憶體單元進行資料之讀出或 發明要解決之課題 俨4 'ΪΒ:若依據上述之習知技術，纟圖19所示之位元圖 传知’依照列位址仿♦ 圖 日召M A U产咕V《 Μ9〜Η2選擇之記憶體區塊和一樣依 …、列位址#旒X9〜XI 2潠摆+ u ^ 银依 變成以2之乘方表達之* 卜致，記憶體區塊之分割數 成， 運之數。在上述之習知例，記拾麟话- 陣列分割成24個(16個）。 4 -己It體早70 目的二記憶體單元陣列分割成複數個記憶體巴持之 目的在於抑制和一你/ k遐Ih£塊之 以確保上述之電容比，=:連接之記憶體單兀之個數，用 愔駚F地机人 ’但疋今後記憶體更大容量化眭，二口

憶體區塊數愈來愈增加， 里化時，C 體區塊數^相同時，寸增A ° %，將記憶 之原因。因此，需要在.谷比（Cd/Cs)變大，成為誤動作 而要在確保所需之電容比後適當的設定記

2162-4047-PFl.ptc 第10頁 1225253 ---1號90112773_车月曰 倏正_ 五、發明說明（7) 憶體單元陣列之區塊數，要求用以將該記憶體區塊數設為 不是2之乘方之數之設計手法。 可是’若依據上述之習知技術之半導體記憶電路，將 記憶體單元陣列之分割數（即區塊數）設為不是2之乘方之 數時’用以選擇記憶體區塊之電路系之構造變得很複雜， 晶片尺寸變大，有記憶體區塊之選擇或字元線之選擇費時 之問題。 本發明鐘於上述之問題點，其目的在於提供一種半導 體記憶裝置，使得可將記憶體單元陣列之分割數設為不是 以2之乘方表達之數，不會導致電路構造複雜化。 解決課題之方式 為了解決上述之課題，本發明具有如下之構造。 =，本發明之半導體記憶裝置，在構 個記憶體區塊之記憶體單元陣列在賴 j :隐：區塊對該記憶體單元陣列之各列指定連續之位 Ϊ:以成?單元陣列以該記憶體區塊為單位局 是2N(N係自^數^、寺斂在於.該記憶體單元陣列分割成不 疋Z U你自然數）之自缺數 號群（例如相當於後述之所：區鬼，既定之位址信 辛）之位元圖(^1 ^ 4迖圖不之列位址信號X6〜X9之要 f I位7L圖（例如相當於後一 X6〜X9之位元圖之槿/1妾後ί =圖2所不之列位址信號 構成要素）具有對稱性。 本考X月之半導體記憶裝置， 止 分割成複數個記情體F & 構k上/、有對於列位址 隐體&塊之舌己憶體單元陣列，在該複數個

1225253 月 修正 曰 1 號 90112773 五、發明說明（8) =憶體區塊對該記憶體單元陣狀各列指定連續之位址空 i成d ί體單元陣列以該記憶體區塊為單位局部： (例如相當於後述之圖2所示之列位址信號Χ9、χ歹; 選擇之該記憶體單元陣列内之一群之列（例如相當於 後述之圖2所示之記憶體區塊BLK〇〜BLK2之列之集合之構成 要素）分割成奇數個記憶體區塊（例如相當於後述:圖2所 不之記憶體區塊BLK0〜BLK2之3個記憶體區塊之構成要 ，），將該奇數個記憶體區塊設為重複單位，下階侧之既 ，之列位址信號群（例如相當於後述之圖2所示之列位址信 號X6〜j9之要素）之位元圖（例如相當於後述之圖2所示之列 位址指號义6〜X9之位元圖之構成要素）具有對稱性。 ，又，在該半導體記憶裝置，具備列選擇電路系（例如 相當於後述之圖16所示之包括列位址閂鎖電路73〇之位址 產生電路70 0之構成要素），例如計算該上階側之既定之位 址信號和該下階側之既定之位址信號群之互斥性邏輯和 後，選擇該記憶體單元陣列之列。 此外，在該半導體記憶裝置，例如該記憶體單元陣列 在確保自δ己憶體早元讀出資料時所需之資料保持用之電容 器和位元線之電容比之限度下，分割成個數位於2Ν(Ν係自 然數）和2Ν 1之間之複數個記憶體區塊（例如相當於後述之 圖2所示之記憶體區塊BLK0〜BLK11之1 2個記憶體區塊之構 成要素）。 ~ > 此外，在該半導體記憶裝置，在該奇數個記憶體區塊 2162-4047-PFl.ptc 第12頁 1225253 曰 修正 ΛΜ m] 9.179, _年月 五、發明說明（9) 之中之列數少之記憶體區塊配置了冗 诚夕阒1 1私- 餘列（例如相當於德 述之圖11所不之冗餘列REDO〜RED3之構成要素）。 、傻 此外在該半導體記憶裝置，例如該既定之位 群之位元圖在選擇該言己憶體單元陣列 2Ϊ: 號

(例如相當於後述之圓、所-夕幻 J上，、有非對稱性 一祁田π傻述之圖18(5)所不之列位址信號x6〜D =之非對稱性之要素），而且在選擇該複 "ΐxtp^t0pT/ ^ ^ ^ ^ ^a) ^ L號X6P〜X9P之位元圖之對稱性之要素）。 此外，在該半導體記憶裝置，例如在用以選擇該 個記憶體區塊之記憶體區塊選擇電路系上具僙邏輯電路部 (例如相當於後述之圖8(a)所示之由反相器41〇5、41〇8、 41 09及反及閘4106、41 07構成之電路系之構成要素），依 照該上階侧之列位址信號互補性選擇該奇數個記憶體區塊 之中之外侧之§己憶體區塊；以及邏輯電路部（例如相當於 後述之圖8(a)所示之由邏輯積閘41 (Π、邏輯和閘41〇2、反 及閘41 0 3以及反相器41 0 4構成之電路系之構成要素），依 照該下階側之列位址信號群選擇該奇數個記憶體區塊之中 之内側之記憶體區塊，而且將該外侧之記憶體區塊設為非 選擇狀態。 Ο 發明之實施例 以下參照圖面說明本發明之實施例。 實施例1 圖1表示本實施例1之半導體記憶裝置1 〇 〇之整體構 2162-4047-PFl.ptc 第13頁 1225253 案號 90112773 五、發明說明（10) 造。 本半導體記憶裝置100係256Mbit之SDRAM，由具有 64Mbit之記憶容量之4個記憶體排iqoa〜100D構成。在本 例，各記憶體排在構造上將由資料DQ〇〜DQ15構成之16位元 資料分成4個副陣列SARY記憶，在各副陣列各自記憶資料 DQ0〜DQ3、資料DQ4〜DQ7、資料DQ8〜DQ11、資料DQ12〜DQ15 之4位元。又，共同供應各副陣列位址及行位址，並列的 進行資料DQ0〜DQ15之16位元之寫入/讀出。 圖2表示本實施例1之副陣列SARY之構造例和位元圖。 圖2表示以往分割成以2之乘方表達之丨6 (24 )個記憶體區塊 之副陣列SARY分割成不是2之乘方之12個記憶體區塊 ’擊 BLK0〜BLK11。在此，關於記憶體區塊之分割數，若依據以 ，之方法，設成利用2之乘方表達之數值，但是若依據本 實施例1，不拘泥於2之乘方，將記憶體區塊之分割數設定 成在確保自記憶體單元讀出資料時所需之資料保持用之電 容器和位元線之電容比之限度下使得記憶體區塊之分割數 變成所需之最低限。在本例，記憶體區塊之分割數係 「1 2」’設於「1 6 ( 24)」和「8 ( 23)」之間。若將其一般 化’記憶體區塊之分割數設為位於2n(n係自然數）和2n-1之 間之數值。至於設為位於係自然數）和π-1之間之哪一 f 個數值，例如考慮上述之電容比或記憶體單元之佔有率等 適當的決定。 如圖2 (a)所示，副陣列SARY如上述所示，對於列位址 分割成12個記憶體區塊BLK〇〜BLK11，而且對於行位址分割

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成4個記憶體區塊。在記憶體區塊BLKO〜BLK11之各方塊在 紙面之亡下方向進行位元線配線，在各記憶體區塊配置感 測放大器。位元線在各記憶體區塊間分開。依據列位址信 號X0〜X12選擇記憶體區，以記憶體區塊為^ 位使記憶體單元陣列局部致能。在這丨2個記憶體區塊，對 副陣列SARY之各列指定利用列位址信號χ〇〜χΐ2規定之 之位址空間。

>贫由圖2(a)得知，在本實施例}，因將具有利用列位址 信號X0〜X12規定之位址空間之副陣列SARY分割成12個記憶 體區塊，利用列位址信號Χ9〜Χ12可選擇之區域和記憶體^ 塊不一致，因此，只利用列位址信號χ9〜χΐ2無法擇一的特 定記憶體區塊BLK0〜BLK11。因此，除了列位址信號χ9〜χΐ2 以外’還使用列位址信號Χ6〜Χ8。即，在本實施例1，在用 以選擇12個記憶體區塊BLK0〜BLK11之列位址信號上，指定 列位址信號Χ6〜Χ12。 α ^ θ 在圖2(b)，表示用以選擇12個記憶體區塊BLK〇〜BL]ni 之列位址信號X6〜XI 2之中之下階側之列位址信號χ6〜χι 〇之 位元圖之一部分。在本例，表示選擇記憶體區塊 BLK0〜BLK2之情況之位元圖。關於上階側之列位址信號 X11、X1 2 ’ 5月參照圖2 ( a)。如圖2 ( b )所示，利用上階侧之 列位址彳s號X 9、X1 0 (既定之列位址信號）將以往岸分判成4 個記憶體區塊(例如相當於上述之圖19所示之;己；：區 BLK0〜BLK3)之記憶體單元陣列内之一群列分割成係奇數之 3個記憶體區塊BLK0〜BLK2。

2162-4047-PFl.ptc 第 15 頁 1225253 ---案號 90112773 五、發明說明（12)

然後，將該3個記憶體區塊B設為重複單位，下階側之 列位址信號X6〜X9(既定之列位址信號群）之位元圖以列位 址信號XI 0之邏輯值之切換為境界具有對稱性。即，位元 圖是以相對於構成重複單位之奇數個記憶體區塊之中位於 中央之記憶體區塊之中心，翻轉重複的方式來設定。換言 之，副陣列SARY分割成不是2之N乘方（N係自然數）之自然 數個5己憶體區塊，既定之列位址信號群之位元圖具有對稱 性。在本例，記憶體區塊BLK0〜BLK2之3個（奇數個）記憶體 區塊構成一個位元圖之重複單位，列位址信號χ 6〜χ 9的位 元圖則是相對於記憶體區塊BLK1之中央呈翻轉重複的形 態0 此外，在本實施例，「記憶體區塊之中央」意指如將 屬於該記憶體區塊之列之集合分成二部分般某一列位址信 號之邏輯值切換之境界。 又，在本例，規定記憶體區塊BLK0之位址（Χ6，Χ7， Χ8 ’Χ9 ’Χ10)為自位址（〇，〇，〇，〇，〇)至位址（〇，ι， 0，1，0)為止之區域，本記憶體區塊BLK0區分成11個區 域。規定記憶體區塊BLK1之位址（Χ6，Χ7，Χ8，Χ9，Χ10) 為位址（1，1，0，1，〇)〜（1，1，1，1，〇)之區域和位址 寺 (1，1，1，1，1)〜（1，1，0，1，1)之區域，本記憶體區 塊BLK1區分成10個區域。規定記憶體區塊BLK2之位址 (Χ6，Χ7，Χ8，Χ9，Χ10)為位址（0，1，0，1，1)〜（〇，〇， 0，0，1)之區域，本記憶體區塊BLK2區分成11個區域。這

2162-4047-PFl.ptc 第16頁 1225253 _案號90112773_年月曰 修正_ 肇 五、發明說明（13) 些各區域由64列構成，利用列位址信號X0〜X5選擇這64列 之中之一列。以上述之3個記憶體區塊BLK0〜BLK2為重複單 位，將副陣列分割成12個記憶體區塊BLK0〜BLK11。 在此’如上述所示，各區域由6 4列構成，因記憶體區 塊BLKO、BLK2區分成11個區域，記憶體區塊BLKO、BLK2各 自由704列（ = 64列X 11區域）構成，BLK1由640列（ = 64列X 1 0區域）構成。將圖2所示各記憶體區塊之列數一般化時， 構成重複單位之3個記憶體區塊之中之兩側之記憶體區塊 「BLK0 + 3n」（η係自然數）及「BLK2 + 3n」之列數係 「704」，中央之記憶體區塊rBLK1+3n」之列數係 「640 」。 Ο 在本例，在構成重複單 侧之記憶體區塊和中央之記 衡。因此，在和一條位元線 64個之不平衡。因此，在單 Cd之電容比也發生不平衡。 也只要在出現於位元線上之 之電位差即可，在此限度下 憶體單元之個數之不平衡。 此外，若在用以選擇記 上下階側之信號，可改善各 例如，若加上列位址信號Χ5 善至1 6列。 位之3個記憶體區塊之中之兩 憶體區塊之間發生6 4列之不平 連接之記憶體單元之個數發生 元電容Cs和位元線之寄生電容 可是’在電容比發生不平衡， 為料#號之振幅電壓得到所需 ，容許和一條位元線連接之記 憶體區塊之列位址信號上再加 5己憶體區塊之列數之不平衡。 ’可將列數之不平衡自64列改

圖3表示記憶體單元陣列及其周邊 之具體之構造例

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RTin圖所示之構造相當於圖2(a)所示之例如記憶體區塊 乩K0之中之利用行位址信號γ〇、”選擇之四分之一之區域 (圖2所示之副陣列内之一個小區塊）。 如圖3所示，在記憶體單元陣列ΜΑ上沿著行進行複數 ，位元線BL之配線”沿著列進行多條副字元細l之配 =。在位兀線和副字A線之既定之交叉部配置f己憶體單元 MC。又，和副字元線平行的進行多條主字元線聽[之配 線，和位7G線平行的進行多條行選擇線YSW之配線。依昭 列位址信號X2〜X12利用列解碼器XDEC選擇性驅動主字元線 MWL，依照行位址信號Y〇〜Y6利用行解碼器YDEc選擇性 行選擇線YSW。 對各主^字TG線在主字元線之一端侧配置用以驅動副字 元線之4個副字元線驅動器SWDO〜SWD3。這些副字元線驅動 器SOO〜SWD3接受來自輸入列位址信號χ〇、χι之列位址驅 動器RADI、RAD2之信號，選擇4條副字元線之中之一條驅 動。又’在位元線之一端侧對各行選擇線配置用以放大位 凡線上之資料信號之4個感測放大器SA〇〜SA3。這些感測放 大器SA0〜SA3係將例如資料DQ〇〜DQ3之4位元之資料信號放 大的，設於同一行選擇線YSW之4個感測放大器SA〇〜SA3同 時變成致能。 於是’在各記憶體區塊設置感測放大器，以記憶體區 塊為單位感測放大器變成致能，進行資料之寫入及讀出。 即’選擇記憶體區塊意指選擇感測放大器。 圖4表示用以選擇記憶體區塊BLK0〜BLK11之記憶體區

2162-4047-PFl.ptc 第18頁 1225253 案號 90112773 五、發明說明（15) 塊選擇電路200之構造。如圖4所示，記憶體區塊選擇電路 200由用以將列位址信號χ6〜χ12解碼後選擇記憶體區塊 BLK0〜BLK11之一之解碼電路2〇卜212構成。這些解碼電路 之中解碼電路201、204、20 7、210彼此具有共同之構造， 解碼電路202、205、208、211彼此具有共同之構造，解碼 電路203、206、209、212彼此具有共同之構造。以下將解 碼電路201、204、207、210之各解碼電路稱為解碼電路 DEC0，將解碼電路2〇2、20 5、208、211之各解碼電路稱為 解碼電路DEC1，將解碼電路203、2 0 6、209、212之各解碼 電路稱為解碼電路DEC2。 圖5表示解碼電路DEC0〜DEC2之構造。 此外，在以下之說明，附加「T」及「N」，區別信號 係正邏輯或負邏輯。例如「列位址信號Χ6Τ」表示列位址 信號X6之正邏輯，「列位址信號X6N」表示列位址信號χ6 之負邏輯。又，例如「XII N/T」之記載表示列位址信號 XI1N」或列位址信號XI1T之其中之一。 如圖5(a)所示，解碼電路DEC0由邏輯和閘301、邏輯 積閘302、邏輯和閘30 3以及邏輯積閘304構成。在邏輯和 閘301輸入列位址信號X6N及列位址信號X7N。在邏輯積閘 3 0 2輸入上述之邏輯和閘3 01之輸出信號和列位址信號 X8N。在邏輯和閘303輸入上述之邏輯積閘302之輸出信號 和列位址信號X 9 N。在邏輯積閘3 0 4輸入上述之邏輯和閘 303之輸出信號和列位址信號ΧΙΟΝ、X11N/T、X12N/T。若 依據本解碼電路D E C 0，將圖2所示之位元圖之列位址信號

1225253 案號 90112773 五、發明說明（16) 解碼後可選擇記憶體區塊BLK0。 如圖5(b)所示，解碼電路deC1由邏輯積閘3n、邏輯 和閘3 1 2以及邏輯積閘31 3構成。在邏輯積閘3 11輸入列位 址^號X6T及列位址信號X7T。在邏輯和閘312輸入上述之 邏輯積閘311之輸出信號和列位址信號χ 8 τ。在邏輯積閘 31 3輸入上述之邏輯和閘3〗2之輸出信號和列位址信號 Χ9Τ、Χ11Ν/Τ、Χ12Ν/Τ。若依據本解碼電路DEC1，將圖2所 不之位元圖之列位址信號解碼後可選擇記憶體區塊紅瓦j。 如圖5(c)所示，解碼電路DEC2由邏輯和閘321、邏輯 積閘322、邏輯和閘323以及邏輯積閘324構成。在邏輯和 閘321輸入列位址信號χ6Ν及列位址信號χ7Ν。在邏輯積閘 322輸入上述之邏輯和閘321之輸出信號和列位址信號 Χ8Ν。在邏輯和閘323輸入上述之邏輯積閘322之輸出信號 和列位址信號Χ9Ν。在邏輯積閘324輸入上述之邏輯和閘儿 323之輸出信號和列位址信號χι〇丁、χι 1Ν/Τ、χΐ2Ν/τ。若 依據本解碼電路DEC2，將圖2所示之位元圖之列位址信號 解碼後可選擇記憶體區塊BLK2。 °〜 此外’在上述之解碼電路j)EC〇〜DEC2，輸入邏輯積閘 304、313、324之列位址信號χ11Ν/τ、χΐ2Ν/τ選擇性輸入 正邏輯或負邏輯之其中之一之信號，這3個解碼電路之一 輸出按照所輸入之列位址信號之邏輯之組合之信號。 、在此，為了供參考，和在採用以往之位元圖（參照後 述之圖9(b))之情況之上述之解碼電對應 碼電路之之構造例。 〜解 第20頁 2162-4047-PFl.ptc 1225253 ---案號90112773_ 年月日 修正 · 五、發明說明（17) 圖6(a)所示之解碼電路係和上述之圖5(a)所示之解碼 電路DEC0對應的，由邏輯和閘901、邏輯積閘9〇2、邏輯和 閘9 03以及邏輯積閘904構成，和上述之解碼電路j)EC〇之構 造一樣。其理由係因本實施例1之圖2 ( b )所示之位元圖和 圖9 ( b )所示之以往之位元圖一樣。 圖6(b)所示之解碼電路係和上述之圖5(b)所示之解碼 電路DEC1對應的，由邏輯積閘911、913、914、916、918 和邏輯和閘912、915、91 7構成。即，在邏輯積閘9U輸入 列位址信號X6N及列位址信號X7N。在邏輯和閘91 2輸入上 述之邏輯積閘911之輸出信號和列位址信號χ8Ν。在邏輯積 閘9 1 3輸入上述之邏輯和閘9 1 2之輸出信號和列位址信號 〇 Χ9Ν、Χ10Τ。 又’在邏輯積閘9 1 4輸入列位址信號χ6ΊΓ及列位址信號 X7T。在邏輯和閘915輸入上述之邏輯積閘914之輸出信號 和列位址信號X8T。在邏輯積閘916輸入上述之邏輯和"閘化 915之輸出信號和列位址信號X9T、X10N。在邏輯和閑9 17 輸入上述之邏輯積閘913及邏輯積閘916之輸出信號。在邏 輯積閘918輸入上述之邏輯和閘917之輸出信號^ ^位址^ 號Χ11Ν/Τ、Χ12Ν/Τ。 " 若依據本解碼電路，將圖9(b)所示之位元圖之列位址 信號解碼後可選擇記憶體區塊BLK1。 如圖6(c)所示之解碼電路係相當於上述之圖5(c)所示 之解碼電路DEC2的，由邏輯和閘921、邏輯積閘922、邏^ 和閘9 2 3以及邏輯積閘9 2 4構成’在上述之解碼電路d ◦ 2，

1225253 Λ_η 曰 修正 案號 90112773 五、發明說明（18) 相當於令係輸入信號之列位址信號Χ6~Χ9之邏輯反 情 況^其理由係因本實施例丄之圖2(b)戶斤示之位元圖和圖 9(b)所示之以往之位元圖處於反邏輯之關係。若依據本解 碼電路’將圖9(b)所示之位元圖 < 列位址 擇記憶體區塊BLK2。 ^ m j 如本例所示，在採用了以往之位元圖之情況，用以選 擇記憶體區塊BLKO、BLK2之圖6(a)、（幻所示之解碼電路 之規模係和本實施例1之上述之解碼電路DEC〇、⑽^同 等，關於用以選擇記憶體區塊BLK1之圖6(b)所示之解碼電 路，構造變得複雜，電路規模比上述之解碼電路1大。 圖7表示記憶體區塊選擇電路之別的構造例。 圖7所不之記憶體區塊選擇電路4 〇 〇由記憶體區塊前解 碼器410、記憶體區塊前解碼器420以及記憶體區塊解碼器 4 3 0構成。δ己憶體區塊前解碼器41 〇將列位址信號χ 6〜X1 〇解 碼後輸出選擇構成上述之重複單位之3個（奇數個）記憶體 區塊之中之一個之信號BL0〜BL2。記憶體區塊前解碼器420 將列位址信號X11、X1 2解碼後輸出選擇記憶體區塊 BLK0〜BLK2、記憶體區塊BLK3〜BLK5、記憶體區塊 BLK6〜BLK8以及記憶體區塊BLK9〜BLK11之4組記憶體區塊群 中之一組之選擇信號（無符號）。記憶體區塊解碼器4 3 〇由 邏輯積閘430 1〜4312構成，在各邏輯積閘接受記憶體區塊 前解碼器41 0、4 2 0之輸出信號之組合後，產生用以選擇記 憶體區塊B L Κ 0〜B L Κ11之一個方塊之信號。 圖8 (a)表示記憶體區塊前解碼器41 〇之構造例。

IM 2162-4047-PFl.ptc 第22頁 1225253 案號 90112773 五、發明說明（19) 本記憶體區塊前解碼器4 1 〇在依照上階側之列位址信 號X10互補性選擇3個（奇數個）記憶體區塊（例如記憶體區 塊BLK0〜BLK2)之中之外侧之記憶體區塊（例如記憶體區塊 BLKO、BLK2)之第一邏輯電路部上，具有反相器41〇5、反 及閘4106、4107、反相器4108、4109。又，本記憶體區塊 前解碼器41 0在依照下階侧之一群之列位址信號X 6〜X 9選擇 上述之3個（奇數個）記憶體區塊之中之内側之記憶體區塊 (例如記憶體區塊BLK1 )而且將該外側之記憶體區塊（例如 記憶體區塊BLK0、BLK2)設為非選擇狀態之第二邏輯電路 部上’具有邏輯積閘41 0 1、邏輯和閘41 〇 2、反及閘41 0 3以 及反相器4104。 在此，在構成一方之第二邏輯電路部之邏輯積閘41〇1 輸入列位址信號X6、X7。在邏輯和閘4102輸入上述之邏輯 積閘41 0 1之輸出信號和列位址信號X8。在反及閘41 〇3輸入 上述之邏輯和閘41 02之輸出信號和列位址信號X9。在反相 器4104輸入反及閘4103之輸出信號。本反相器4104之輸出 信號設為記憶體區塊選擇信號BL1。 在構成另一方之第一邏輯電路部之反相器4105輸入列 位址信號X10。在反及閘4106輸入反相器4105之輸出信號 和上述之反及閘4103之輸出信號，在反相器4108輸入反及❼ 閘41 0 6之輸出信號。本反相器41 0 8之輸出信號設為記憶體 區塊選擇信號BL0。在反及閘4107輸入列位址信號X10和上 述之反及閘41 03之輸出信號，在反相器41 09輸入反及閘 41 0 7之輸出信號。本反相器41 0 9之輸出信號設為記憶體區

2162-4047-PFl.ptc 第23頁 1225253 -案號,,Μ丨2773__ 年月η η_ 五、發明說明（20) 塊選擇信號BL2。 在圖8(b)表示列位址信號χ6〜χι 〇之位元圖和記憶體區 塊BLK0〜BLK11以及記憶體區塊選擇信號BL〇〜BL2之對應關 係。如圖8(b)所示’著眼於記憶體區塊BLK〇、BLK2時，列 位址信號X6〜X9之邏輯值之組合相同，依據列位址信號χι〇 區別這些記憶體區塊。又，依據列位址信號χ6〜χ9特定記 憶體區塊BLK1。圖8(a)所示之記憶體區塊前解碼器41〇著 眼於這一點構成’依照利用邏輯積閘4丨〇丨、邏輯和閘4丨〇 2 以及反及閘4 1 0 3將列位址信號X 6〜X 9解碼所得到之信號 PRE0決定應使記憶體區塊選擇信號虬1和記憶體區塊選擇 #號BL0、BL2之哪一個致能後，依照列位址信號χι〇決定 應使δ己憶體區塊選擇信號和記憶體區塊選擇信號m2之 哪一個致能。即，在信號PRE0之邏輯值為「〇」之情況， 記憶體區塊選擇信號BL1變成致能，而且按照列位址信號 X1 0選擇δ己憶體區塊選擇信號β ^ 〇和記憶體區塊選擇信號 BL2之其中一個並且使其致能。結果，依照列位址信號 Χ6〜Χ10記憶體區塊選擇信號BL〇〜BL2之其中之一變成致 能。 若依據本記憶體區塊前解碼器4丨〇，如在相對於記憶 體區塊BLK0〜BLK2之3個（奇數個）記憶體區塊之中位於中央 之記憶體區塊BLK1之中心，呈翻轉重複的形式，而在位元 圖具有對稱性之情況，如依次選擇記憶體區塊bu〇〜blk2 般選擇記憶體區塊選擇信號BL0〜BL2之一使其致能。因 此，藉著利用記憶體區塊解碼器43 0將選擇上述之四分之

1225253 --案號 90112773_年月日__修正 五、發明說明（21) 一之記憶體區塊群之記憶體區塊前解碼器420之輸出信號 和選擇三分之一之記憶體區塊群之記憶體區塊前解碼器 410之輪出信號之組合解碼，在設定了圖8(b)所示之位元 圖之情況，可選擇12個記憶體區塊BLK0〜BLK11之中之一 個。 為了供參考，圖9(a)表示和在採用了以往之位元圖之 上述之記憶體區塊前解碼器41 0對應之記憶體區塊前解碼 器910之構造。 記憶體區塊前解碼器910由用以各自產生信號BL0〜BL2 之電路系PDEC0〜PDEC2構成。在此，電路系PDEC0由邏輯積看_ 閘9 1 0 1、邏輯和閘9丨〇 2、反及閘9 1 〇 3、反及閘9 1 0 4以及反 相器9105構成，相當於上述之圖8(a)所示之由邏輯積閘 41 0 1、邏輯和閘41 〇 2、反及閘41 0 3、反及閘41 0 6以及反相 器41 0 8構成之電路系。 又，電路系PDEC2由邏輯和閘9112、邏輯積閘9113、 反或開911 4、反相器911 5、反及閘911 6以及反相器9 11 7構 成’相當於在上述之電路系PDEC0採用了負邏輯輸入之情 況之構造。此外，電路系PDEC1由反相器9106、9107、邏 輯積閘9 1 0 8、9 1 0 9、反或閘9 11 〇以及反相器9111構成。本 電路系PDEC1在構造上依照列位址信號χι〇選擇構成上述之儀齡 電路系？0£(：1之反及閘91〇3之輸出信號卩1^00之反轉信號和 構成電路系PDEC2之反或閘9114之輸出信號PRE10之其中之 一後，作為信號BL1輪出。 圖9 (b )表示以往之位元圖例、記憶體區塊

2162-4047-PFl.ptc 1225253 -鍾 90112773 牟日， —__ 五、發明說明（22) BLKO〜BLK2、反及閉9103與反或閘9114之各輸出信號 PRE0 0、PRE10以及記憶體區塊選擇信號BL〇〜BL2之對應關 係。在此’信號PRE〇〇、pre1〇和上述之圖8所示之信號 PRE0對應。 如圖9所示’在採用了以往之位元圖之情況，用以選 擇記憶體區塊BLK0之電路系之規模和本實施例1之上述之 化憶體區塊前解碼器4 1 〇同等，但是關於用以選擇記憶體 區塊BLK1、BLK2之電路系PDECl、PDEC2，構造變得很複 雜’和記憶體區塊前解碼器41 〇相比，記憶體區塊前解碼 裔910之電路規模變大。 圖10表示接受外部位址信號A0〜Aj( j係自然數）後產生 列位址彳§ ?虎X 0〜X j及行位址信號γ 〇〜γ j之各内部位址信號之 位址產生電路500之構造。 在圖1 0 ’輸入之初段緩衝器5 〇 1輸入外部時計信號clk 後產生内部時計信號I C L K。輸入之初段緩衝器 502-1〜502 - j用以輸入外部位址信號A0〜Aj。閃鎖電路 5 0 3-：1〜503-j以内部時計信號ICLK為觸發信號，閂鎖經由 輸入之初段緩衝器5 0 2 -1〜5 0 2 - j所輸入之位址信號後，作 為内部位址信號ΙΑ0〜IAj輸出。 列位址閂鎖電路5 04-：1〜5 04-j以自後述之命令解碼器 5 07輸出之閃鎖信號XL AT為觸發信號，將内部位址信號 IA 0〜IA j閃鎖為列位址信號X 0〜X j後輸出。行位址閃鎖電路 505-卜505-j —樣的以自後述之命令解碼器507輸出之閃鎖 信號YLAT為觸發信號’將内部位址信號ΙΑ0〜IAj問鎖為行

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五、發明說明（23) 位址信號Y0〜Yj後輸出。 輸入之初段緩衝器群506用以輸入列位址選通信號 RASB、行位址選通信號CASB、寫啟動信號fEB、晶片選擇 信號CSB等各種控制信號。命令解碼器5 〇 7經由輸入之初段 緩衝器群5 0 6輸入各種控制信號之邏輯值之組合後產生問 鎖彳5號XL AT及問鎖#號YL AT ’向上述之列位址閃鎖電路 504-1〜50 4-j及行位址閂鎖電路5〇5-1〜505-j輸出。 在本位址產生電路500產生之列位址信號x〇〜Xj•及行位 址信號Y0〜Yj作為用以選擇上述之主字元線及副字元線之 前解碼器（圖上未示）之輸入信號，但是其中列位址信號 X6〜X12供給上述之圖4或圖7所示之記憶體區塊選擇電路， 用於選擇記憶體區塊。 以下著眼於記憶體區塊之選擇，說明本實施例1之動 作。 首先，在圖1 0所示之位址產生電路5 〇 0，外部位址信 號A0〜A j經由輸入之初段緩衝器5〇2 —i〜502 —j被取入本半導 體記憶裝置之内部，和外部時計信號CLK同步的被閂鎖電 路503-1〜503-j•閂鎖。該閂鎖電路5 03-1〜503-j所閂鎖之外 部位址#號依照列位址選通信號r A SB被列位址閂鎖電路 50 4-卜5 04-j•重新閃鎖為列位址信號χ〇〜Xj·後輸出。 這些列位址信號χ〇〜X j之中之列位址信號χΐ3、χΐ4用 於上述之記憶體排100Α〜100D之選擇，列位址信號χ〇〜χ12 在前解碼後供應圖3所示之列解碼器XDEC，用於選擇主字 元線及副字元線。又，列位址信號Χ6〜Χ12在圖4或圖7所示 1^1 ΙΕΗ 2162-4047-PFl.ptc 第27頁 1225253

案號 90112773 五、發明說明（24) 之記憶體區塊選擇電路解碼後’用於記憶體區塊 BLK0〜BLK11之選擇。 在此，在圖2，以列位址信號X 6〜X1 2表示之位址（X 6 , X7，X8，X9，X10)自（0，0，〇，〇，〇)依次增加，在選擇 了記憶體區塊BLK0之狀態，按照圖2所示之位元型式依次 選擇屬於記憶體區塊BLK0之列。在此，位址到達（1，1， 0，1，0)時，記憶體區塊選擇之對象自至那時為止之記憶 體區塊BLK0移到BLK1後，按照位元型式依次選擇屬於記^ 體區塊BLK1之列。然後，位址依次增加，到達（1，1，j， 1，0)時，記憶體區塊選擇之對象自記憶體區塊BLK1移到 BLK2，選擇記憶體區塊BLK2之後侧之列。 然後，隨著位址之增加，列之選擇方向如朝向記憶體 區塊BLK1般逆行，在位址到達（〇，1，0，1，1)，到達 (1，1，〇，1，1)時，記憶體區塊選擇之對象自記憶體區 塊BLK2再變成BLK1。然後，至位址到達（1，1，1，i^ 為止，選擇記憶體區塊BLK1。接著，位址再增加時，選擇 和記憶體區塊BLK2相鄰之記憶體區塊BLK3，以下重複—樣 之動作。 於是，因位元圖具有對稱性，自途中邊列之選擇方向 邊切換邊並行的選擇記憶體區塊BLK0〜BLK2和選擇屬於各 記憶體區塊之列。 ' 圖11表示缺陷救濟用之冗餘列之配置例。 在本實施例1之情況，記憶體區塊BLK1、BLK4、 BLK7、BLK10之列數係「640」，相對於其他之記憶體區塊

1225253 __案號 90112773 _年月日_修正_ _ 五、發明說明（25) BLKO 、BLK2 、BLK3 、BLK5 、BLK6 、BLK8 、BLK9 、BLK11 之 列數（7 0 4 )只少6 4列。因此，在列數少之記憶體區塊配置 冗餘列。具體而言，如圖11所示，在構成重複單位之3個 (奇數個）§己憶體區塊BLK0〜BLK2之中之列數少之記憶體區 塊BLK1配置64列之冗餘列REDO 〇 -樣的在列數少之記憶體 區塊BLK4、BLK7、BLK1 0各自配置冗餘列RED1、RED2、 RED3。 這些冗餘列作為任何記憶體區塊之列之救濟對象。例 如，配置於記憶體區塊BLK1之冗餘列RED 0不僅救濟記憶 體區塊BLK1，而且可用於記憶體區塊BLK〇、BLK2等任意之 記憶體區塊之救濟。對於冗餘列RED1〜RED3也一樣。在本 例’在列數少之全部之記憶體區塊配置冗餘列，但是在列 數少之複數個記憶體區塊之中之一部分之記憶體區塊置冗 餘列當然也可’冗餘列之列數也未限定為64列，適應的設 定即可。 在本實施例1，因在記憶體區塊虬以、BLK4、BLK7、 BLK1 0各自配置64列之冗餘列，每一記憶體區塊之列數變 成\40列，各記憶體區塊之列數變成相同。因此，各記憶 體區塊之和一條位元線連接之記憶體單元數變成相同，可 消除電容比之不平衡。 右依據上述之實施例i，因用以選擇記憶體區塊之列 位址^號之位元圖具有對稱性，在圖5，在解碼電路肫㈡ 不而要列位址信號XI 〇之邏輯。因而，邏輯可簡化，可高 速化或減少晶片尺寸。又，解碼電路DEC0和解碼電路DEC2 1225253 ——-—案號 90112773 _年月日_修正_[ 五、發明說明（26) 可採用相同之構造。因而，可將解碼電路之種類抑制為2 種’可簡化構造。又，在圖8，可簡化產生記憶體區塊選 擇信號BL0、BL2之電路部（第一邏輯電路部）之構造。再藉 著將記憶體單元陣列之分割數自丨6個改為丨2個，電容比 (Cd/Cs)變成ι·33倍，感測放大器之總數變成L33分之一 倍。這意指藉著將單元電容CS增為1. 33倍，可使晶片尺寸 變小。 實施例2 以下說明實施例2。 在本實施例2，將上述之副陣列SARY分割成1 0個記憶 ’I 體區塊BLK0〜BLK9。圖1 2表示本實施例2之副陣列之構造和 位元圖。圖12表示將依據以往之手法分割成以2之乘方表 達之1 6個記憶體區塊之副陣列SARY分割成1 〇個記憶體區塊 之情況。如圖12所示，以記憶體區塊BLK0〜BLK4之5個記憶 體區塊為重複單位，列位址信號χ6〜χ10之位元圖具有對稱 性。 圖13表示用以選擇記憶體區塊BLK0〜BLK9之記憶體區 塊選擇電路之構造例。圖1 3所示之記憶體區塊選擇電路 6 0 0由s己憶體區塊前解碼器6 1 〇、反相器6 2 〇、6 3 0以及記憶j 體區塊解碼器640構成。記憶體區塊前解碼器6 1 〇將列位址 信號X 6〜X11解碼後產生用以選擇5個記憶體區塊之中之一 個之信號BL0〜BL4。反相器620、630產生列位址信號χΐ2之 正邏輯信號和負邏輯信號。記憶體區塊解碼器64〇由邏輯

2162-4047-PFl.ptc 1225253 __案號90112773__年月曰 修正_ 一 五、發明說明（27) 積閘6401〜6410構成，輸入記憶體區塊前解碼器610之輸出 信號和列位址信號X1 2之正邏輯信號與負邏輯信號後，輸 出用以選擇記憶體區塊BLK0〜BLK9之一個方塊之信號。 圖1 4表示記憶體區塊前解碼器61 0之構造例。 本記憶體區塊前解碼器61 0由反相器61 0 1、61 0 2、邏 輯積閘6103、邏輯和閘6104、反及閘6105、6106、邏輯和 閘61 0 7、反及閘61 0 8、61 0 9、反相器6 11 0、反及閘 6111〜6115以及反相器6116〜6120構成。在此，由反相器 6101、6102、邏輯積閘6103、邏輯和閘6104、反及閘 6105、6106、反及閘611卜6113以及反相器6116〜6118構成 之電路部和由邏輯和閘6107、反及閘6108、6109、反相器 6110、反及閘6111〜6115以及反相器6118〜6120構成之電路 部各自和上述之圖8所示之記憶體區塊前解碼器41 〇對應。 圖1 5表示列位址信號X 6〜X11之位元圖、記憶體區塊 BLK0〜BLK3等、反及閘6105、6108之輸出信號PRE01、 PRE11以及自記憶體區塊選擇電路6丨〇輸出之信號BL〇〜BL4 之對應關係。在此，信號PRE01、PRE11和上述之圖8所示 之仏號PRE0對應。如圖1 5所示，在本實施例2，位元圖是 以相對於記憶體區塊BLK2之中心呈翻轉重複的關係，位元 圖又在記憶體區塊BLK1之途中也呈翻轉重複的關係。 若依據本實施例2，藉著將記憶體單元陣列之分割數 自16個改為10個，電容比（Cd/Cs)變成丨· 6倍，感測放大器 之總數變成1 · 6分之一倍。這意指藉著將單元電容Cs增為 1 · 6倍’可使晶片尺寸變小。

1225253 案號 90112773 曰 五、發明說明（28) 修正 實施例3 以下說明實施例3。 在上述之實施例1及2，用以選擇列之位址之位元圖和 用以選擇記憶體區塊之位址之位元圖共同，任一位元圖都 具有對稱性’但疋在本貫施例3，只有用以選擇記憶體區 塊之位址之位元圖具有對稱性。 & 圖16表示本實施例3之位址產生電路7〇〇之構造。如圖 16所示，本位址產生電路mo由如下之構件構成，列位址 閃鎖電路710-0〜710-10，閂鎖利用和例如上述之圖1〇所示 之輸入之初段緩衝器502-：[〜502-j及閂鎖電路5 〇3-1〜503- j 一樣之電路系到之位址信號IA0〜IA10後輸出列位址信號 X0〜X10 ;行位址閃鎖電路720-：1〜72 0 -1 0，鎖位址信號 ΙΑ0〜IA10後輸出行位址信號γ〇〜γι〇 ;列位址閃鎖電路 730 ’閂鎖位址信號ιΑ6〜ΙΑ9(圖上未示）後輸出記憶體區塊 選擇用列位址信號X6P〜X9P ;以及圖上未示之3個列位址問 鎖電路。即，除了用以選擇字元線之列位址信號以外，另 外產生用以選擇記憶體區塊之列位址信號X6p〜Xgp。 在圖17(a)表示列位址閂鎖電路730之構造。如圖所 示’列位址閂鎖電路730由互斥性邏輯和閘730 1和正反器 等列位址閂鎖電路7302構成。在圖17(b)表示上述之列位 址信號Χ2〜Χ8之前解碼例。上述之列位址信號χ2〜χ8前解碼 成選擇八分之一之信號群（以Χ6 ' Χ7以及Χ8之邏輯值之組 合表示之信號群）、依照列位址信號Χ4、Χ5選擇四分之一

2162-4047-PFl.ptc 第32頁 1225253

之4 ί虎群（以X 4和χ 5之 t &之邏輯值之組合表示之信號群）以及依 照列位址信號X2、X3邏遮ττη A i / wα 以選擇四分之一之信號群（以Χ2和Χ3之 邏輯值之組合表示之^_ t 抑 丁之彳曰唬群）後，供應圖上未示之列解碼 益 ，17(C)表不上述之記憶體區塊選擇信號X6P〜X9P及 歹^位址佗號XI 〇之前解碼例。該記憶體區塊選擇信號 j9P使用例如上述之圖8所示之記憶體區塊前解碼器 410刖解碼成記憶體區塊選擇信號儿〇〜虬2。

此外’上述之列位址閂鎖電路71〇__〇〜71〇 —1〇和列位址 門鎖電路730 (包括輸出記憶體區塊選擇用列位址信號 X7P X9P之別的列位址閂鎖電路）將依照列位址選通信號所 產生之閂鎖信號XLAT作為觸發信號進行閂鎖動作，行位址 閃f電路720-1、〜720-1 〇將依照行位址選通信號所產生之問 鎖化號YLAT作為觸發信號進行閃鎖動作。 在圖18(a)表不記憶體區塊選擇用列位址信號χ6ρ〜χ9ρ 及列位址信號Χ10之位元圖，在圖18(b)表示一般用以選擇 字元線之列位址信號X6~X10之位元圖。記憶體區塊選擇用 列位址信號X6P〜X9P和列位址信號X10 一起用於利用例如上 述之圖4或圖7所示之記憶體區塊選擇電路選擇記憶體區

塊，列位址信號X6〜X10用於利用例如圖3所示之解碼器DEC 選擇字元線。 由圖18(a)得知，記憶體區塊選擇用列位址信號 X6P〜X9P之位元圖是相對於3個（奇數個）記憶體區塊 BLK0〜BLK2之中位於中央之記憶體區塊BLn之中心，以翻 轉重複的形態’列之選擇順序在途中反轉。而，列位址信

1225253 __案號 90112773 五、發明說明（30)

列之選擇順序 號X6〜X10之位元圖無呈現翻轉重複的形態 固定。 若依據本實施例3，因將用以選擇字元線之電路/系和 用以選擇記憶體區塊之電路系分開，完全不必變更用以選 擇各列之列位址之位元圖，就可將記憶體單元陣列任音分 割成不是2之乘方之個數之記憶體區塊。因此，例如只"變77 更記憶體區塊之分割數等之電路變更容易。 以上說明了本發明之實施例，但是本發明未限定為這 些實施例，本發明也包括未超過本發明之主旨之範圍之設 計變更等。 ^ 例如’在上述之實施例’例如記憶體區塊j 各自依據行位址信號Y7、Y8分割成4個小區塊，但是未限 定如此’該小區塊之分割數係任意，各記憶體區塊不分割 成小區塊當然也可。 又，在上述之實施例，將構成重複單位之記 •π "八王牧千^ 之個數設為3個，但是未限定如此，按照需要設定任意之 奇數個即可。在此情況，位元圖之折回設置複數個也可。 又，在11分割、13分割等質數分割之情況，也可以在 二重複情況，並且位元圖相對於位於中央之記憶體區塊之 中央呈對稱。 ^ ^ ^在上述之貝施例，舉例說明了 SDRAM，但是未 限疋如此，也可應用於其他形式之半導體記憶體。 發明之效果

I225253 案號 90112773 五、發明說明（31) 如以上之說明所示，甚彳六秘丄# 果 右依據本發明，可得到以下之效 塊之二有分割成複數個記憶體區 罝士陆α 々η此〜在該複數個記憶體區塊對該記憶體 咕， 逆、，男之位址空間，而且該記情體單元 陣列以該記憶體區塊為置A p ^ 驴罢 m ^ 4^ .，·、早位局邛的變成致能之半導體記憶 裝置，因依據上階側之既中+ η , S U ^ 无疋之列位址信號選擇之該記憶體 卓元陣列内之一群之列分宝丨士、土 缸加▲比減r j刀成奇數個記憶體區塊，將該奇 „ ^ ^ ^ y Θ里複早位，使得下階侧之既定之列位 ’對稱（生，不會導致電路構造複雜 :，：將記憶？f元陣列之分割數設為不是以2之乘方表 i ^ i# # ^祕^著以不是2之乘方之數構成分割數，可選 ^己憶體區塊數、電容比(Cd/Cs)以及感測放大器之個 數，设计之自由度增加，可迅速的應付⑽縫之大容量化。 圖式簡單說明 圖1係表示本發明之實施例〗之半導體記憶裝置之整體 構造之方塊圖。 圖2係表不本發明之實施例丨之副陣列之構造和位 之圖。 圖3係表示本發明之實施例1之記憶體單元陣列之構造 圖4係表示本發明之實施例1之記憶體區塊選擇電路之 構造之方塊圖。

1225253 —-- 案號90112773 _年月日 修正 , 五、發明說明（32)^ ' 圖5係表示本發明之實施例1之記憶體區塊解碼電路之 構造之電路圖。 圖6係表示應用於以往之位元圖之記憶體區塊解螞電 路之參考例之電路圖。 圖7係表示本發明之實施例1之記憶體區塊選擇電路之 別的構造例之方塊圖。 圖8係表示本發明之實施例1之記憶體區塊前解碼器之 構造例之電路圖。 圖9係表示應用於以往之位元圖之記憶體區塊前解碼 電路之參考例之電路圖。 圖1 〇係表示本發明之實施例1之位址產生電路之構造❶ 例之電路圖。 圖11係用以說明實施例1之冗餘列之配置例之圖。 圖1 2係表示本發明之實施例2之副陣列之構造和位元 圖之圖。 圖1 3係表示本發明之實施例2之記憶體區塊選擇電路 之構造例之電路圖。 圖14係表示本發明之實施例$之記憶體區塊前解碼器 之構造例之電路圖。 ^圖巧係表示本發明之實施例2之位元圖和記憶體區塊讀1 前解碼器之信號之對應關係之圖。 圖1 6係表示本發明之實施例3之位址產生電路之 例之電路圖。 圖17係表示本發明之實施例3之列位址閂鎖電路（記憶

1225253 _案號90112773_年月 a 倏正_ 五、發明說明（33) 體區塊選擇用）和各前解碼電路之構造之圖。 圖1 8係表示本發明之實施例3之位元圖之圖。 圖1 9係表示習知技術之副陣列之構造和位元圖之圖。 圖2 0係表示習知技術之記憶體區塊選擇電路之構造之 電路圖。 圖21係表示習知技術之記憶體區塊前解碼器之構造例 之電路圖。 符號說明 100 :半導體記憶裝置； 10(^〜100〇:記憶體排； 2 0 0 :記憶體區塊選擇電路； 2 01〜2 1 2 :解碼電路； 301、 303、312、321、323 ··邏輯和閘； 302、 304、313、322、324 ··邏輯積閘； 400 :記憶體區塊選擇電路； 41 0、4 2 0 ·•記憶體區塊前解碼器； 430 :記憶體區塊解碼器； 4101 ··邏輯積閘； 41 0 2 :邏輯和閘； 4103、 4106、4107 :反及閘； 4104、 4105、4108、4109 :反相器； 4301〜4312:邏輯積閘； 500:位址產生電路； 501、502 -1〜502 - j :輸入之初段緩衝器； 5 03-1〜503-j :閃鎖電路； 504-1〜504-j :列位址問鎖電路；

2162-4047-PFl.ptc 第37頁 1225253 _案號 90112773 年月日 修正------- 五、發明說明（34) 5 0 5 - 1〜5 0 5 _ j :行位址閂鎖電路； 5 0 6 :輸入之初段緩衝器群；5 0 7 ··命令解碼器； 6 0 0 :記憶體區塊選擇電路； 61 0 :記憶體區塊前解碼器；6 2 0、6 3 0 ··反相器； 6 4 0 ··記憶體區塊解碼器； 6101、6102、6110、6116〜6120 ··反相器； 61 0 3 :邏輯積閘； 61 0 4、61 0 7 :邏輯和閘； 6105、6106、6108、6109、6111 〜6115 ··反及閘； 64(Π〜6410 :邏輯積閘； 70 0 ··位址產生電路；|| 71 0 - 0〜71 0 -1 0 :列位址閂鎖電路； 720-0〜720-10 :行位址閂鎖電路； 730 :列位址閂鎖電路； 7 3 0 1 :互斥性邏輯和閘； 7302 :列位址閂鎖電路； 800 :記憶體區塊選擇電路； 81 0 :記憶體區塊前解碼器； 820 :記憶體區塊前解碼器； 830 :記憶體區塊解碼器； 8101 〜8104、8109〜8112:反相器； f 8105〜8108 :反及閘； 830 1〜8316 :邏輯積閘； 901、903、912、915、917、921、923 :邏輯和閘； 902 、 904 、 911 、 913 、 914 、 916 、 918 、 922 、 924 ：

2162-4047-PFl.ptc 第38頁 _案號 90112773 五、發明說明（35) 曰 1225253 修正 邏輯積閘， 9 1 0 1、91 0 8、9 1 0 9、911 3 :邏輯積閘； 9 1 0 2、911 2 :邏輯和閘； 9103、9104、9116 ··反及閘； 9 11 0、911 4 ··反或閘； 9 1 0 5 〜9 1 0 7、9111、9 11 5、9 11 7 ··反相器； BL :位元線； DEC0〜DEC2 :解碼電路； DQ0〜DQ15 :資料； MA :記憶體單元陣列； MC :記憶體單元； MWL :主字元線； RADI、RAD2 :列位址驅動器； REDO〜RED3 :冗餘列； SA0〜SA3 :感測放大器； SARY :副陣列； SWD0〜SWD3 :副字元線驅動器； SWL :副字元線； X0〜X12 :列位址信號； X6P〜X9P :記憶體區塊選擇用列位址信號； XDEC :列解碼器； YDEC :行解碼器； Y0〜Y8 :行位址信號； YSW ··行選擇線。

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Claims (1)

1225253 月 B 修正 -Μ號 ami， 六、申请專利範圍 1 ·—種半導體記憶裝置，在 割成複數個記掊_广^ 隹稱仏上具有根據列位址分 调圮隱體區塊之記憶體 兀陣列之各列μ J以泛忑憶體早 而且該記憶』單：之位 配置給該等記憶體區塊， 致能，其特陣列以該記憶體區塊為單位局部的變成 元陣列分割成不是2Ν(Ν係自然數）之自然數個 "似體&鬼，既定之位址信號群之位元圖具有對稱性； ^據j Ρ自側之既定之列位址信號選擇之該記憶體單元陣列 内之一群之列，分割成奇數個記憶體區塊，將該 憶體區塊設為重複單位，下階侧之既定之列位址信號群： 位元圖具有對稱性。 现砰之 2 ·如申請專利範圍第1項所述之半導體記憶裝置，其 中’更具有列選擇電路，計算該上階侧之既定之位址信號 和該下階側之既定之位址信號群之互斥或邏輯結果後，y 擇該S憶體單元陣列之列。 、 3·如申請專利範圍第1項所述之半導體記憶裝置，其 中’該記憶體單元陣列在確保自記憶體單元讀出資料時所 需之資料保持用之電容器和位元線之電容比之條件下，分 割成數量介於2N(N係自然數）和2N^之間之複數個記憶體^ 塊。 4.如申請專利範圍第1項所述之半導體記憶裝置，其 中，在該奇數個記憶體區塊中，列數較小之記憶體區塊配 置了冗餘列。 5 ·如申請專利範圍第1項所述之半導體記憶裝置，其

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1225253 _案號90112773_年月日 修正_ 六、申請專利範圍 中，該既定之位址信號群之位元圖在選擇該記憶體單元陣 列之列上具有非對稱性，而且在選擇該複數個記憶體區塊 上具有對稱性。 6.如申請專利範圍第1項所述之半導體記憶裝置，其 具有一用以選擇該複數個記憶體區塊之記憶體區塊選擇電 路，其包括：邏輯電路部，依照該上階側之列位址信號互 補性選擇該奇數個記憶體區塊之中之外側之記憶體區塊； 及邏輯電路部，依照該下階側之列位址信號群選擇該奇數 個記憶體區塊之中之内側之記憶體區塊，而且將該外侧之 記憶體區塊設為非選擇狀態。

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