JP2021039447A - メモリコントローラおよびメモリコントローラで実施される方法 - Google Patents

メモリコントローラおよびメモリコントローラで実施される方法 Download PDF

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Abstract

【課題】規定長に満たないデータをＤＲＡＭに書き込むためのライトコマンドの発行に伴う比較的長いペナルティの影響を軽減または除去する。【解決手段】メモリコントローラは、ＤＲＡＭに規定長のデータを書き込むための第１ライトコマンドと、ＤＲＡＭに規定長に満たないデータを書き込むための第２ライトコマンドと、を発行可能に構成されたメモリコントローラであって、ＤＲＡＭに対する要求を格納する格納手段と、格納手段に格納されている要求の発行順を決定する決定手段と、決定手段により決定された発行順に基づきＤＲＡＭコマンドを発行する発行手段と、を備える。決定手段は、先行するＤＲＡＭコマンドを発行してから当該ＤＲＡＭコマンドと同じバンクを対象とする第２ライトコマンドを発行するまでの期間に、当該ＤＲＡＭコマンドが対象とするバンクと異なるバンクを対象とする別のＤＲＡＭコマンドを発行可能な場合、その発行可能な別のＤＲＡＭコマンドが当該第２ライトコマンドよりも先に発行されるように発行順を決定する。【選択図】図２

Description

本発明は、メモリコントローラおよびメモリコントローラで実施される方法に関する。
情報処理装置のメモリシステムに使用するメモリデバイスには、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を始めとして多くの種類が存在する。このメモリデバイスの中で、最も数多く使用されているのはＤＲＡＭである。
ＤＲＡＭは、他のメモリデバイスと比較して１チップ当たりの記憶容量が大きい。また、同容量で比較すると、他のメモリデバイスより安価である。したがって、大容量のメモリシステムを、安価に構築可能である。そのため、メモリシステムの構築に広く使用されている。
近年策定されたＤＲＡＭ規格であるＬＰＤＤＲ４では、データを書き込むＤＲＡＭコマンドにマスクドライトコマンド（Ｍａｓｋｅｄ Ｗｒｉｔｅ、以下、ＭＷＲコマンドという）が導入された。従来のライトコマンド（Ｗｒｉｔｅ、以下、ＷＲコマンドという）はデータマスク動作をバイト単位で制御していたが、このＭＷＲコマンドはデータマスク動作をバーストライト単位で制御する。このように、バーストライト単位の制御により、データマスク動作の実装が単純化され、小型化と低消費電力化が可能となる。
ＭＷＲコマンドを受けたＤＲＡＭは、次の３工程を実施する。各工程は連続して実行される。
（１）１アクセス単位のデータをＤＲＡＭセルから読み出す
（２）読み出したデータをデータマスク信号に基づき書き込みデータで更新する
（３）更新したデータを書込む
ＬＰＤＤＲ４規格では、ＭＷＲコマンド、あるいはＷＲコマンドに続いて、同一バンクに対してＭＷＲコマンドを発行するために空けなければならない間隔の最小値をパラメータｔＣＣＤＭＷで定義している。同様に、ＭＷＲコマンド、あるいはＷＲコマンドに続いて、同一バンクに対してＷＲコマンドを発行するために空けなければならない間隔の最小値をパラメータｔＣＣＤで定義している。ｔＣＣＤＭＷとｔＣＣＤの単位は、共にＤＲＡＭの動作クロックサイクル（以下、サイクルという）である。
上述のようにＭＷＲコマンドは３工程で実行される。その為、ｔＣＣＤＭＷの値はｔＣＣＤの値に比較して大きい。例えば、バースト長１６とバースト長３２、それぞれのｔＣＣＤＭＷとｔＣＣＤの値を表１に示す。表１に示すようにｔＣＣＤＭＷの値はｔＣＣＤの値に対して４倍である。したがって、ＭＷＲコマンド、あるいはＷＲコマンドに続いて、同一バンクに対してＭＷＲコマンドを発行する場合、ＷＲコマンドの発行と比較して４倍の間隔を空ける必要がある。すなわち、ＭＷＲコマンドの発行にはより大きなペナルティが伴う。
Figure 2021039447
特許文献１は、ＭＷＲコマンドの発行を抑止する手法を開示している。特許文献１が開示する手法は、書き込みデータの長さが１アクセス単位に満たない場合、ダミーのデータを附与して１アクセス単位にした後、ＷＲコマンドで書き込みを実施する。
特開２００５−１８２５３８号公報
しかしながら、特許文献１が開示している手法は、ダミーのデータを付与するため、意図せずデータを上書きする虞、あるいは書き込みデータ量が増加する課題が存在する。また、１アクセス単位内の一部領域のみを書き替える書き込み、すなわちパーシャルライトには、特許文献１が開示している手法は適用できない。
本発明はこうした課題に鑑みてなされたものであり、その目的は、規定長に満たないデータをＤＲＡＭに書き込むためのライトコマンドの発行に伴う比較的長いペナルティの影響を軽減または除去できる技術の提供にある。
本発明のある態様はメモリコントローラに関する。このメモリコントローラは、ＤＲＡＭに規定長のデータを書き込むための第１ライトコマンドと、ＤＲＡＭに規定長に満たないデータを書き込むための第２ライトコマンドと、を発行可能に構成されたメモリコントローラであって、ＤＲＡＭに対する要求を格納する格納手段と、格納手段に格納されている要求の発行順を決定する決定手段と、決定手段により決定された発行順に基づきＤＲＡＭコマンドを発行する発行手段と、を備える。決定手段は、先行するＤＲＡＭコマンドを発行してから当該ＤＲＡＭコマンドと同じバンクを対象とする第２ライトコマンドを発行するまでの期間に、当該ＤＲＡＭコマンドが対象とするバンクと異なるバンクを対象とする別のＤＲＡＭコマンドを発行可能な場合、その発行可能な別のＤＲＡＭコマンドが当該第２ライトコマンドよりも先に発行されるように発行順を決定する。
本発明によれば、規定長に満たないデータをＤＲＡＭに書き込むためのライトコマンドの発行に伴う比較的長いペナルティの影響を軽減または除去できる。
第一の実施の形態に係るメモリコントローラを備える画像処理装置のハードウエア構成を示す図。 図１のメモリコントローラの機能および構成を示すブロック図。 第一の実施の形態におけるＤＲＡＭリクエスト格納部のエントリの実施の形態を説明する図。 ＤＲＡＭリクエスト発行順決定部のひとつの実施の形態を示す図。 格納部制御信号のひとつの実施の形態を示す図。 第二の実施の形態に係るメモリコントローラの機能および構成を示すブロック図。 存否判定部における一連の判定処理の流れを示すフローチャート。 第二の実施の形態におけるＤＲＡＭリクエスト格納部の１個のエントリを示す図。 第二の実施の形態における格納部制御信号の一例を示す図。
以下、添付図面を参照して実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る発明を限定するものではない。実施の形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。また、以下に示す実施の形態は、特に限定する場合を除き、ハードウエア上に実装しても、あるいはソフトウエアで実装しても構わない。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
第一および第二の実施の形態では、ＤＲＡＭを制御するメモリコントローラにおいて、バッファに格納されているＤＲＡＭリクエストの処理の順番を、ＭＷＲコマンドのペナルティ期間内に他のバンクへのＲＤコマンド、ＷＲコマンドまたはＭＷＲコマンドが発行されるように決定する。これにより、ＤＲＡＭアクセスの転送効率を高めることができる。
（第一の実施の形態）
図１は、第一の実施の形態に係るメモリコントローラ１を備える画像処理装置２００のハードウエア構成を示す図である。画像処理装置２００は例えばスマートフォンなどの小型電子機器である。画像処理装置２００は、被写体を撮像し、リアルタイムでモニタに表示させる機能を有する。なお、以下では第一の実施の形態に係るメモリコントローラ１が画像処理装置２００に搭載される場合について説明する。しかしながら、当該メモリコントローラ１はデジタルカメラ等などの電子機器一般に広く搭載されうることは、本明細書に触れた当業者には明らかである。
画像処理装置２００は、少なくとも、撮像部２０１と、ＤＲＡＭ２０３と、画像処理部２０２と、システムバス２０４と、メモリコントローラ１と、を備える。
撮像部２０１は、被写体を撮像することで被写体の撮像画像を取得する。本実施の形態における撮像部２０１は、静止画像だけでなく、動画像を取得可能であり、所定の撮像タイミングで、動画像を構成する各フレーム画像を出力する。画像処理部２０２は、撮像部２０１で取得された画像に対して所望の画像処理を行う。画像処理は、輝度補正やガンマ補正などの一般的なものであり、詳細な説明は省略する。
ＤＲＡＭ２０３は、撮像部２０１で取得された撮像画像や画像処理部２０２で画像処理された撮像画像を一時的に記憶するワークメモリとして利用される同期型メモリである。メモリコントローラ１は、ＤＲＡＭ２０３へのアクセスを制御するインタフェースである。メモリコントローラ１の構成や動作については後述する。
表示部２０５は、画像処理部２０２で画像処理された画像を、所定の表示タイミングで表示するモニタである。以上の各処理部間のデータは、システムバス２０４を介して送受信される。メモリコントローラ１は、撮像部２０１で所定の撮像タイミングで取得された撮像画像が、画像処理部２０２で画像処理され、所定の表示タイミングで表示部２０５に表示されるようにするため、ＤＲＡＭ２０３へのアクセスを制御する。
図２は、図１のメモリコントローラ１の機能および構成を示すブロック図である。メモリコントローラ１は、ＤＲＡＭ２０３と電気的に接続される。メモリコントローラ１およびＤＲＡＭ２０３はそれぞれ別個の半導体チップに設けられてもよいし、ひとつの半導体チップに設けられてもよい。あるいはまた、ＤＲＡＭ２０３はそれぞれが別個の半導体チップに設けられた複数のメモリデバイスであってもよい。
ＤＲＡＭ２０３は複数のバンクと各種デコーダと入出力センスアンプとデータバスバッファとを含む。各バンクでは、記憶素子であるＤＲＡＭセルがマトリクス状に配置される。ＤＲＡＭ２０３は、既定長のデータを書き込む第１ライトコマンドと、既定長に満たないデータを書き込む第２ライトコマンドを有するＤＲＡＭメモリデバイスである。本実施の形態では、ＤＲＡＭ２０３はＬＰＤＤＲ４に準拠するよう構成される。
メモリコントローラ１は、ＤＲＡＭ２０３にコマンド（ＤＲＡＭコマンド）とアドレスとを提供することでＤＲＡＭ２０３を制御する。メモリコントローラ１はＤＲＡＭ２０３に書き込み用のデータを送信し、ＤＲＡＭ２０３から読み出されたデータを受信する。メモリコントローラ１およびＤＲＡＭ２０３は、システムバス２０８から供給される共通のクロック信号に同期して動作する。以下では、説明を簡略化するために、メモリコントローラ１のコマンドの発行に係る機能を中心に説明し、データ線（ＤＱ）の制御などのメモリコントローラ１の他の機能については説明を省略する。
ＤＲＡＭ２０３にデータを書き込むためのコマンドについて、メモリコントローラ１は、ＤＲＡＭ２０３に規定長のデータを書き込むための第１ライトコマンドと、規定長に満たないデータを書き込むための第２ライトコマンドと、を発行可能に構成される。
第１ライトコマンドは例えばＬＰＤＤＲ４で定義されるＷＲコマンド（Ｗｒｉｔｅコマンド）である。規定長はＤＲＡＭ２０３へのアクセス単位であり、ＤＲＡＭ２０３のデータ幅（またはビット幅）およびＤＲＡＭバースト長のうちの少なくともひとつにより決まり、特にデータ幅×ＤＲＡＭバースト長である。ＤＲＡＭ２０３について設定されているコマンド間の最小間隔（ｔＣＣＤ：ｍｉｎｉｍｕｍ Ｃｏｌｕｍｎ ｔｏ Ｃｏｌｕｍｎ ｃｏｍｍａｎｄ Ｄｅｌａｙ）は、ライトまたはリードコマンドから次のライトまたはリードコマンドまで待たなければならないＤＲＡＭクロックサイクル数で示される。例えば、ｔＣＣＤはＤＲＡＭバースト長の半分に設定される。任意のコマンドと次のＷＲコマンドとの最小間隔（以下、ＷＲコマンドのペナルティとも称す）はｔＣＣＤである。
第２ライトコマンドは例えばＬＰＤＤＲ４で定義されるＭＷＲコマンド（Ｍａｓｋｅｄ Ｗｒｉｔｅコマンド）である。あるバンクへの先行するＷＲコマンドまたはＭＷＲコマンドを発行してから同じバンクへのＭＷＲコマンドを発行するまでに待たなければならない期間の長さの最小値（または、同じバンクに対するＷＲコマンド／ＭＷＲコマンドとＭＷＲコマンドとの最小間隔）を、ＭＷＲコマンドのペナルティｔＣＣＤＭＷＲと称す。ＭＷＲコマンドのペナルティｔＣＣＤＭＷＲはｔＣＣＤよりも長くなるよう設定される。例えばＬＰＤＤＲ４に従う場合、ＭＷＲコマンドのペナルティｔＣＣＤＭＷＲはＤＲＡＭバースト長の２倍、すなわちｔＣＣＤの４倍に設定される。あるいはまた、ＭＷＲコマンドのペナルティｔＣＣＤＭＷＲはｔＣＣＤの２倍、３倍、５倍、またはより一般的にＮ倍（Ｎは２以上の自然数）に設定されてもよい。この場合、あるバンクへの先行するＷＲコマンドまたはＭＷＲコマンドを発行してから同じバンクへのＭＷＲコマンドを発行するまでに待たなければならない期間は、ＤＲＡＭの仕様で規定されるＤＲＡＭコマンドの最小発行間隔（＝ｔＣＣＤ）よりも長くなる。
メモリコントローラ１は、ＤＲＡＭリクエスト格納部１２と、ＤＲＡＭリクエスト発行順決定部１３と、ＤＲＡＭコマンド発行部１４と、を備える。また、第一の実施の形態では、１個のＤＲＡＭリクエストを１個のＤＲＡＭコマンドで実施する。したがって、１個のＤＲＡＭリクエストには１個のＤＲＡＭコマンドが対応する。
まず、ＤＲＡＭリクエスト格納部１２の機能を説明する。ＤＲＡＭリクエスト格納部１２は、ＤＲＡＭ２０３に対する要求（以下、ＤＲＡＭリクエスト１０１という）を保持するバッファである。ＤＲＡＭリクエスト格納部１２は、ｍ（ｍは２以上の整数）のエントリで構成し、各エントリには０からｍ−１までのエントリ番号を付与する。なお、本実施の形態は具体的なｍの値に限定されない。
続いて、図３は、第一の実施の形態におけるＤＲＡＭリクエスト格納部１２のエントリの実施の形態を説明する図である。図３は、ＤＲＡＭリクエスト格納部１２の１個のエントリ３１を示している。したがって、第一の実施の形態では、ＤＲＡＭリクエスト格納部１２には、図３に示すエントリ３１がｍ本存在する。
図３に示すように、ＤＲＡＭリクエスト格納部１２のエントリ３１は、リクエスト種別と、対象バンクと、対象ページと、ＭＷＲＦのフィールドと、を有している。各フィールドに格納している情報は次のとおりである。
（ａ）リクエスト種別フィールド
当該エントリ３１に格納したＤＲＡＭリクエスト１０１の種別を示す。
種別の例
ＷＲＩＴＥ ＤＲＡＭリクエスト１０１がライト(データの書き込み）
ＲＥＡＤ ＤＲＡＭリクエスト１０１がリード（データの読み込み）
（ｂ）対象バンクフィールド
当該エントリ３１に格納したＤＲＡＭリクエスト１０１が対象とするバンクの番号
（ｃ）対象ページフィールド
当該エントリ３１に格納したＤＲＡＭリクエスト１０１が対象とするページの番号
（ｄ）ＭＷＲＦフィールド
当該エントリ３１に格納したＤＲＡＭリクエスト１０１がＭＷＲコマンドを使用するか否かを示すフラグ
１’ｂ１：ＭＷＲコマンドを使用、１’ｂ０：ＭＷＲコマンドは不使用
ＤＲＡＭリクエスト格納部１２に新たなＤＲＡＭリクエスト１０１を格納する場合、既に格納されているＤＲＡＭリクエスト１０１の最後尾に続いたエントリ３１に格納する。そして、ＤＲＡＭリクエスト格納部１２からＤＲＡＭリクエスト１０１を読み出す場合、ＤＲＡＭリクエスト格納部１２は任意のエントリ３１から読み出し可能に構成される。
表２は、ＤＲＡＭリクエスト格納部１２の動作を説明するための表である。表２のうち、ＲＥＱ００、ＲＥＱ０１、ＲＥＱ０２、ＲＥＱ０３は、ＤＲＡＭリクエスト格納部１２が格納しているＤＲＡＭリクエスト１０１を一意に識別するＩＤである。ＤＲＡＭリクエスト格納部１２の状態が、表２の列「現在の状態」に示す状態であったとする。すなわち、ＤＲＡＭリクエスト格納部１２のエントリ０からエントリ２に、それぞれＲＥＱ００、ＲＥＱ０１、およびＲＥＱ０２が格納されている。一方、エントリ３から最後尾のエントリｍ−１までは、ＤＲＡＭリクエスト１０１を格納しておらず、空きである。
Figure 2021039447
ここで、新たなＤＲＡＭリクエスト１０１であるＲＥＱ０３を格納する動作を説明する。新たなＤＲＡＭリクエスト１０１の格納先のエントリは、ＤＲＡＭリクエスト格納部１２に格納しているＤＲＡＭリクエスト１０１の最後尾に続いたエントリである。したがって、表２の列「現在の状態」に示す状態にＲＥＱ０３を追加して格納する場合、エントリ３に格納する。ＲＥＱ０３を格納した後の状態を、表２の列「ＤＲＡＭリクエスト格納後」に示す。ＲＥＱ０３を格納した後、表２の列「ＤＲＡＭリクエスト格納後」に示すように、エントリ０からエントリ３までの各エントリにＤＲＡＭリクエスト１０１を格納している。
続いて、エントリのパージ動作を説明する。ＤＲＡＭリクエスト格納部１２は、格納部制御信号１１２が指定したエントリをパージし、同時に空いたエントリに後続のエントリが格納しているＤＲＡＭリクエスト１０１を一つずつ移動する。表２の列「ＤＲＡＭリクエスト格納後」に示す状態から、エントリ１のＤＲＡＭリクエスト１０１（ＲＥＱ０１）をパージしたとする。パージ後、エントリ２以降のエントリに格納しているＤＲＡＭリクエスト１０１は一つずつ若いエントリに移動する。エントリ１のＤＲＡＭリクエスト１０１（ＲＥＱ０１）をパージした後の状態を、表２の列「エントリパージ後」に示す。
図２に戻り、各エントリの参照動作を説明する。ＤＲＡＭリクエスト発行順決定部１３は、ＤＲＡＭリクエスト格納部１２に格納している、格納済みＤＲＡＭリクエスト１０４の全てを参照可能である。
ＤＲＡＭリクエスト発行順決定部１３の動作を説明する。ＤＲＡＭリクエスト発行順決定部１３は、格納済みＤＲＡＭリクエスト１０４の発行順を、ＤＲＡＭ状態を基に決定する。特に、ＤＲＡＭリクエスト発行順決定部１３は、先行するＤＲＡＭコマンドを発行してから当該ＤＲＡＭコマンドと同じバンクを対象とするＭＷＲコマンドを発行するまでのペナルティ期間に、当該ＤＲＡＭコマンドが対象とするバンクと異なるバンクを対象とする別のＤＲＡＭコマンドを発行可能な場合、その発行可能な別のＤＲＡＭコマンドが当該ＭＷＲコマンドよりも先に発行されるように発行順を決定する。当該決定はさらに、ＤＲＡＭリクエスト１０１の優先順位に基づいてもよい。そして、発行順を決定した後に最初に発行するＤＲＡＭリクエスト１０１を、次に発行するＤＲＡＭリクエスト１０５として出力する。
ＤＲＡＭリクエスト発行順決定部１３の入力は、ＤＲＡＭリクエスト格納部１２が格納している格納済みＤＲＡＭリクエスト１０４と、ＤＲＡＭコマンド発行部１４の出力であるＤＲＡＭコマンドの発行状態信号１１１である。ここで、発行状態信号１１１は、発行したＤＲＡＭコマンドと、そのＤＲＡＭコマンドに関する情報と、を示す信号で、次に挙げる状態を表す信号を少なくとも含んでいる。
（ａ）ｃｍｄ 発行したＤＲＡＭコマンド
（ｂ）ｂａｎｋ 発行したＤＲＡＭコマンドの対象バンク
（ｃ）ｐａｇｅ 発行したＤＲＡＭコマンドの対象ページ
一方、ＤＲＡＭリクエスト発行順決定部１３の出力は、次に発行するＤＲＡＭリクエスト１０５と、格納部制御信号１１２と、である。次に発行するＤＲＡＭリクエスト１０５は、格納済みＤＲＡＭリクエスト１０４のなかで最初に発行するＤＲＡＭリクエストである。そして、格納部制御信号１１２は、ＤＲＡＭリクエスト格納部１２に対してエントリのパージを指示する制御信号である。
図４を使用してＤＲＡＭリクエスト発行順決定部１３の動作をさらに詳しく説明する。図４は、ＤＲＡＭリクエスト発行順決定部１３のひとつの実施の形態を示す図である。図４に示す実施の形態では、ＤＲＡＭリクエスト発行順決定部１３は、ＤＲＡＭ状態管理部２１と発行順決定部２２とを含んでいる。
ＤＲＡＭ状態管理部２１は、発行状態信号１１１の値を基にＤＲＡＭ状態１２１を管理している。そして、ＤＲＡＭ状態管理部２１が管理しているＤＲＡＭ状態１２１は、少なくとも次に示す状態を含んでいる。なお、本明細書では、誤解の虞が無い場合に限り、オールバンクリフレッシュとパーバンクリフレッシュとを合せてリフレッシュと総称する。よって、「リフレッシュ動作中」が、「オールバンクリフレッシュ動作中」を意味するか、「パーバンクリフレッシュ動作中」を意味するか、そのどちらでもよいか、は文脈に依存する。
（ａ）ｒｅｆ（ｋ） バンクｋが、リフレッシュ動作中であるか否かを示す
１’ｂ１：リフレッシュ動作中
１’ｂ０：非リフレッシュ動作中
（ｂ）ｐｃｍｄ ＤＲＡＭ２０３に対して直前に発行したＤＲＡＭコマンドの種別
ＷＲＩＴＥ ＤＲＡＭコマンドはデータの書き込み
ＲＥＡＤ ＤＲＡＭコマンドはデータの読み込み
（ｃ）ｐａｄｄ（ｋ） バンクｋがオープンしているページアドレス
（ｄ）ｂｓｔ（ｋ） バンクｋの状態を示す
１’ｂ１：バンクｋはページをオープンしている状態
１’ｂ０：バンクｋはページをクローズしている状態
（ｅ）ｃｎｔ（ｋ） バンクｋに対し、次にＭＷＲコマンドが発行可能となるまでのサイクル数
ＤＲＡＭ状態管理部２１の動作をさらに詳しく説明する。まず、ｒｅｆ（ｋ）の動作を説明する。ＤＲＡＭコマンド発行部１４が、バンクｋに対してＲＥＦ（ＲＥＦＲＥＳＨ）コマンドを発行すると、ＤＲＡＭ状態管理部２１はｒｅｆ（ｋ）に１’ｂ１を設定する。そして、リフレッシュ動作時間が経過した後、ＤＲＡＭ状態管理部２１はｒｅｆ（ｋ）の値を１’ｂ０に設定する。例えば、ＤＲＡＭコマンド発行部１４がバンク０に対してＲＥＦコマンドを発行したとする。この時、発行状態信号１１１の値は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＲＥＦ，０，−）
に変化する。ここで、「−」はｄｏｎ’ｔ ｃａｒｅを表すとする。この変化に基づき、ＤＲＡＭ状態管理部２１は、バンク０に対するリフレッシュ動作の開始を認識する。リフレッシュ動作の開始を認識したことでｒｅｆ（０）に１’ｂ１を設定する。
ｐｃｍｄは、直前に発行したＤＲＡＭコマンドの種別を保持している。例えば、ＤＲＡＭコマンド発行部１４がバンク０ページ０にＷＲコマンドを発行したとする。このとき、発行状態信号１１１は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＷＲ，０，０）
に変化する。この変化に依り、ＤＲＡＭ状態管理部２１はＷＲコマンドの発行を認識し、ｐｃｍｄに、ＷＲコマンドの種別であるＷＲＩＴＥを設定する。
ｐａｄｄ（ｋ）とｂｓｔ（ｋ）とはバンクｋの状態を示している。ＤＲＡＭコマンド発行部１４が、バンクｋページｐに対してＡＣＴ（ＡＣＴＩＶＡＴＥ）コマンドを発行すると、ＤＲＡＭ状態管理部２１はバンクｋページがオープン状態になったことを認識する。そして、次の動作を実施する。
（ａ）ｐａｄｄ（ｋ）にｐを設定
（ｂ）ｂｓｔ（ｋ）に１’ｂ１（有効）を設定
一方、ＤＲＡＭコマンド発行部１４が、バンクｋページｐに対してＰＲＥ（ＰＲＥＣＨＡＲＧＥ）コマンドを発行すると、ＤＲＡＭ状態管理部２１はバンクｋがクローズ状態になったと認識する。そして、次の動作を実施する。
（ａ）ｂｓｔ（ｋ）に１’ｂ０を設定
なお、ｐａｄｄ（ｋ）の値は変化しない。
例えば、ＤＲＡＭコマンド発行部１４がバンク０ページ５にＡＣＴコマンドを発行したとする。このとき、発行状態信号１１１は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＡＣＴ，０，５）
に変化する。この変化に基づき、ＤＲＡＭ状態管理部２１は、次の動作を実施する。
（ａ）ｐａｄｄ（０）に５を設定
（ｂ）ｂｓｔ（０）に１’ｂ１を設定
反対に、ＤＲＡＭコマンド発行部１４がバンク０ページ５にＰＲＥコマンドを発行したとする。このとき、発行状態信号１１１は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＰＲＥ，０，５）
に変化する。この変化に基づき、ＤＲＡＭ状態管理部２１は、次の動作を実施する。
（ａ）ｂｓｔ（０）に１’ｂ０を設定
ｃｎｔ（ｋ）はバンクｋに対して、次にＭＷＲコマンドを発行可能となるまでのサイクル数を示している。ｃｎｔ（ｋ）の値は次に示す条件で変化する。
（ａ）バンクｋに対してＷＲコマンド、あるいはＭＷＲコマンドを発行
ｃｎｔ（ｋ）にパラメータｔＣＣＤＭＷＲの値を設定
（ｂ）ＷＲコマンド、およびＭＷＲコマンドの発行は無く、かつｃｎｔ（ｋ）は０ではない
ｃｎｔ（ｋ）の値を１減算｛ｃｎｔ（ｋ）＝ｃｎｔ（ｋ）−１｝
（ｃ）ＷＲコマンド、およびＭＷＲコマンドの発行は無く、かつｃｎｔ（ｋ）は０
ｃｎｔ（ｋ）は値を保持
格納部制御信号１１２を説明する。図５は、格納部制御信号１１２のひとつの実施の形態を示す図である。図５に示す格納部制御信号１１２は、エントリ番号フィールドと、パージフィールドと、を含む。それぞれのフィールドの動作を次に示す。
（ａ）エントリ番号フィールド
制御対象とするＤＲＡＭリクエスト格納部１２のエントリを示す。
（ｂ）パージフィールド
エントリ番号フィールドが示すＤＲＡＭリクエスト格納部１２のエントリをパージすることを示す。
１’ｂ１：パージ、１’ｂ０：バージ動作無し
図４に戻り、発行順決定部２２の動作を説明する。なお、以下の説明では、格納済みＤＲＡＭリクエスト１０４が対象としているバンクを、対象バンクと略記し、同様に対象としているページを、対象ページと称する。
発行順決定部２２は、次の規準で、格納済みＤＲＡＭリクエスト１０４の発行順を決定し、次に発行するＤＲＡＭリクエスト１０５を出力する。
（Ａ）決定対象の格納済みＤＲＡＭリクエスト１０４の対象バンクがリフレッシュ動作中であるか否か。
（Ｂ）決定対象の格納済みＤＲＡＭリクエスト１０４に対応するＤＲＡＭコマンドの種別と、直前に発行されたＤＲＡＭコマンドの種別と、の異同。
（Ｃ）決定対象の格納済みＤＲＡＭリクエスト１０４の対象ページがオープンか否か。
（Ｄ）決定対象の格納済みＤＲＡＭリクエスト１０４に対応するＤＲＡＭコマンドがＭＷＲコマンドの場合、ｃｎｔ（ｋ）の値が０｛ｃｎｔ（ｋ）＝＝０｝か否か。
格納済みＤＲＡＭリクエスト１０４の発行順を決定するに当たり、上述の基準（Ｄ）は必ず適用する必須の基準である。しかし、基準（Ｄ）以外の基準（Ａ）から（Ｃ）は、単独で適用してもよいし、複数の基準を同時に適用してもよい。また、本実施の形態では、複数の格納済みＤＲＡＭリクエスト１０４が規準を満たす場合、基準を満たす格納済みＤＲＡＭリクエスト１０４の内で最もエントリ番号が若いＤＲＡＭリクエスト１０１を選択する。さらに、全ての格納済みＤＲＡＭリクエスト１０４が基準を満たさない場合、格納済みＤＲＡＭリクエスト１０４内で最もエントリ番号が若いＤＲＡＭリクエスト１０１を選択する。
格納済みＤＲＡＭリクエスト１０４の発行順を決定する動作を、条件Ａから条件Ｄの４例を挙げて詳しく説明する。説明に当たり、ＤＲＡＭリクエスト格納部１２の状態を示す表３および表４を使用する。ここで、表３および表４は、図３に示すＤＲＡＭリクエスト格納部エントリ３１の各フィールドが取る値を、ＤＲＡＭリクエスト１０１毎に示している。
Figure 2021039447
Figure 2021039447
ここで、表３および表４中のＭＷＲＦ列を説明する。表３および表４中のＭＷＲＦ列は、ＤＲＡＭリクエストを格納するエントリ３１のＭＷＲＦフィールドの値を示している。第一の実施の形態では、１個のＤＲＡＭリクエストは１個のＤＲＡＭコマンドで実施することから、表３および表４中のＭＷＲＦ列は、当該ＤＲＡＭリクエストが対応するＤＲＡＭコマンドが、ＭＷＲコマンドであるか否かを示している。よって、表３および表４中のＭＷＲＦ列の値が１’ｂ１の場合、対応するＤＲＡＭコマンドはＭＷＲコマンドである。ＤＲＡＭリクエストに対応するＤＲＡＭコマンドがＭＷＲコマンドになるのは次の条件を、全て満たす場合である。
（ａ）当該ＤＲＡＭリクエストのリクエスト種別がＷＲＩＴＥ
（ｂ）書き込みデータに無効バイトが存在する
また、書き込みデータに無効バイトが存在するのは、次の条件のうちのいずれかの条件が満たされる場合である。
（ａ）データを書き込む領域の先頭アドレスがライトブロックの境界に一致しない
（ｂ）データを書き込む領域の終了アドレスがライトブロックの境界に一致しない
（ｃ）書き込みデータのストローブ情報が無効を示している
なお、表３および表４に記載の各ＤＲＡＭリクエスト１０１間に依存関係は無いものとする。したがって、表３および表４に記載の各ＤＲＡＭリクエスト１０１は任意に実行順を変更可能である。
条件Ａを次に示す。なお、ＤＲＡＭ状態は、説明に必要な情報のみ記載している。
（条件Ａ）
選択基準 基準（Ａ）対象バンクはリフレッシュ動作中ではない
基準（Ｄ）ＭＷＲコマンドの場合、ｃｎｔ（ｋ）の値が０
ＤＲＡＭリクエスト格納部１２の状態
表３
ＤＲＡＭ状態
（ａ）ｒｅｆ（０）＝＝１’ｂ１ バンク０はリフレッシュ動作中
ｒｅｆ（１）＝＝１’ｂ０ バンク１は非リフレッシュ動作中
ｒｅｆ（２）＝＝１’ｂ０ バンク２は非リフレッシュ動作中
（ｅ）ｃｎｔ（１）＝＝４ バンク１に対するＭＷＲコマンド発行可能まで４サイクル
ｃｎｔ（２）＝＝０ バンク２に対するＭＷＲコマンド発行可能まで０サイクル
表３中で、基準（Ａ）を満たすエントリは、非リフレッシュ動作中のバンク１、およびバンク２を対象バンクとする、エントリ３からエントリ８である。そのうち、基準（Ｄ）も合せて満たすエントリは、エントリ４、エントリ６、エントリ７、およびエントリ８である。候補が複数存在する場合、エントリ番号が最も若いＤＲＡＭリクエスト１０１を選択し発行順を決定することから、最もエントリ番号が若いエントリ４のＤＲＡＭリクエストを次に発行するリクエストとして決定する。よって、次に発行するＤＲＡＭリクエスト１０５は、エントリ４のＤＲＡＭリクエスト１０１になる。
以上説明した通り、条件Ａの下では、エントリ３のＤＲＡＭリクエスト１０１に先行してエントリ４のＤＲＡＭリクエスト１０１を発行する。エントリ３のＤＲＡＭリクエスト１０１はＭＷＲＦ列の値が１’ｂ１であり、ＭＷＲコマンドを発行する。しかし、上述のＤＲＡＭ状態に示すように、エントリ３の対象バンクであるバンク１のｃｎｔ値、すなわちｃｎｔ（０）は４である。したがって、ＭＷＲコマンドが発行可能となるまで４サイクルの経過時間が必要となる。仮に、エントリ３のＤＲＡＭリクエスト１０１が次に発行するリクエストとして決定されたとすると、当該ＤＲＡＭリクエスト１０１を発行するまでにこの４サイクルの経過時間が余分に必要で、ペナルティになる。しかし、本実施の形態に係るメモリコントローラ１は、エントリ４を先行して発行することで、このペナルティの発生を抑止することが可能である。
条件Ｂの下での動作例を説明する。条件Ｂは、ＤＲＡＭ状態（ｅ）ｃｎｔ（１）の値が、条件Ａと異なり、０である。それ以外のＤＲＡＭ状態、および選択基準とＤＲＡＭリクエスト格納部１２の状態は条件Ａと同一である。
（条件Ｂ）
選択基準 基準（Ａ）対象バンクはリフレッシュ動作中ではない
基準（Ｄ）ＭＷＲコマンドの場合、ｃｎｔ（ｋ）の値が０
ＤＲＡＭリクエスト格納部１２の状態
表３
ＤＲＡＭ状態
（ａ）ｒｅｆ（０）＝＝１’ｂ１ バンク０はリフレッシュ動作中
ｒｅｆ（１）＝＝１’ｂ０ バンク１は非リフレッシュ動作中
ｒｅｆ（２）＝＝１’ｂ０ バンク２は非リフレッシュ動作中
（ｅ）ｃｎｔ（１）＝＝０ バンク１に対するＭＷＲコマンド発行可能まで０サイクル
ｃｎｔ（２）＝＝０ バンク２に対するＭＷＲコマンド発行可能まで０サイクル
表３中で、基準（Ａ）を満たすエントリは、エントリ３からエントリ８である。このエントリ３からエントリ８は、基準（Ｄ）も合せて満たす。よって、最もエントリ番号が若いエントリ３に格納したＤＲＡＭリクエスト１０１を次に発行するリクエストとして決定する。次に発行するＤＲＡＭリクエスト１０５はエントリ３のＤＲＡＭリクエスト１０１になる。
以上説明した通り、条件Ｂの下では、エントリ３のＤＲＡＭリクエスト１０１を発行する。条件Ａで説明した通りエントリ３はＭＷＲコマンドを発行するが、ｃｎｔ（０）は０であり、ＭＷＲコマンドが発行可能となるまでのペナルティは発生しない。ペナルティの発生がないことから、エントリ３のＤＲＡＭリクエスト１０１を発行可能である。
条件Ｃの下での動作例を説明する。条件Ｃは、選択基準を、基準（Ａ）、基準（Ｂ）、基準（Ｃ）、および基準（Ｄ）とし、ＤＲＡＭ状態を次に示す状態とする。また、直前に発行されたＤＲＡＭコマンドの種別はＷＲＩＴＥとする。なお、ＤＲＡＭリクエスト格納部１２の状態は、表４とする。
（条件Ｃ）
選択基準 基準（Ａ）対象バンクはリフレッシュ動作中ではない
基準（Ｂ）ＤＲＡＭコマンドの種別と、直前に発行されたＤＲＡＭコマンドの種別と、は同一
基準（Ｃ）対象ページはオープン状態
基準（Ｄ）ＭＷＲコマンドの場合、ｃｎｔ（ｋ）の値が０
ＤＲＡＭリクエスト格納部１２の状態
表４
ＤＲＡＭ状態
（ａ）ｒｅｆ（０）＝＝１’ｂ１ バンク０はリフレッシュ動作中
ｒｅｆ（１）＝＝１’ｂ０ バンク１は非リフレッシュ動作中
ｒｅｆ（２）＝＝１’ｂ０ バンク２は非リフレッシュ動作中
（ｂ）ｐｃｍｄ＝＝ＷＲＩＴＥ 直前に発行したＤＲＡＭコマンドはＷＲＩＴＥ
（ｃ）ｐａｄｄ（１）＝＝０ バンク１はページ０が対象
ｐａｄｄ（２）＝＝１ バンク２はページ１が対象
（ｄ）ｂｓｔ（１）＝＝１ バンク１ページ０はオープン状態
ｂｓｔ（２）＝＝１ バンク２ページ１はオープン状態
（ｅ）ｃｎｔ（１）＝＝４ バンク１に対するＭＷＲコマンド発行可能まで４サイクル
ｃｎｔ（２）＝＝０ バンク２に対するＭＷＲコマンド発行可能まで０サイクル
表４中で、基準（Ａ）から基準（Ｃ）の全てを満たすエントリは、エントリ０、エントリ５、およびエントリ８である。しかし、エントリ５は基準（Ｄ）を満たさない。一方、エントリ０、およびエントリ８は基準（Ｄ）も合せて満たす。よって、エントリ０に格納しているＤＲＡＭリクエスト１０１を次に発行するリクエストとして決定する。次に発行するＤＲＡＭリクエスト１０５はエントリ０のＤＲＡＭリクエスト１０１になる。
以上説明した通り、条件Ｃの下では、エントリ０に格納しているＤＲＡＭリクエスト１０１を次に発行する。エントリ５のＤＲＡＭリクエスト１０１はＭＷＲコマンドを発行するが、ｃｎｔ（０）は４であることから、ＭＷＲコマンド発行まで４サイクルのペナルティが必要である。しかし、本実施の形態に係るメモリコントローラ１は、先行してＤＲＡＭリクエスト格納部１２に格納していたが、リオーダの実施に由り、未発行であったエントリ０を、エントリ５に先行して発行することで、このペナルティの発生を抑止している。
発行順決定部２２が、ＤＲＡＭリクエスト格納部１２のエントリをパージするための格納部制御信号１１２を生成する手順を説明する。第一の実施の形態は、１個のＤＲＡＭコマンドで１個のＤＲＡＭリクエストを実施している。したがって、ＤＲＡＭコマンド発行部１４がＤＲＡＭコマンドを発行すると、対応するＤＲＡＭリクエスト１０１の動作は完了する。よって、発行順決定部２２は、発行状態信号１１１がＤＲＡＭコマンドの発行を示したならば、対応するＤＲＡＭリクエスト１０１をパージするように格納部制御信号１１２を生成し、出力する。
例えば、ＤＲＡＭリクエスト格納部１２の状態が表３に示す状態であったとする。この時、ＤＲＡＭリクエスト１０１の発行順を決定した結果、次に発行するＤＲＡＭリクエスト１０５はエントリ７のＤＲＡＭリクエスト１０１になったとする。ＤＲＡＭコマンド発行部１４が、エントリ７のＤＲＡＭリクエスト１０１に対応するＤＲＡＭコマンドであるＷＲコマンドを発行すると、発行状態信号１１１の値は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＷＲ，１，０）
に変化する。この変化を検出して、発行順決定部２２は対応するＤＲＡＭコマンドの発行が完了したと判断し、エントリ７をパージするための格納部制御信号１１２を生成し、ＤＲＡＭリクエスト格納部１２に出力する。このとき、生成する格納部制御信号１１２の各フィールドは次の値である。
（ａ）エントリ番号フィールド ７
（ｂ）パージフィールド １’ｂ１
図２に戻り、ＤＲＡＭコマンド発行部１４の機能を説明する。ＤＲＡＭコマンド発行部１４は、ＤＲＡＭリクエスト発行順決定部１３により決定された発行順に基づきＤＲＡＭコマンドを発行する。ＤＲＡＭコマンド発行部１４は、次に発行するＤＲＡＭリクエスト１０５の情報から、ＤＲＡＭ２０３に次に出力するＤＲＡＭコマンドを生成して、ＤＲＡＭ２０３に対して発行する。ＤＲＡＭコマンド発行部１４は同時に発行状態信号１１１をＤＲＡＭリクエスト発行順決定部１３に出力する。
本実施の形態に係るメモリコントローラ１によると、ＤＲＡＭ２０３の規定長に満たない量のデータをＤＲＡＭ２０３に書き込むためのＭＷＲコマンドの発生有無に基づいて、ＤＲＡＭコマンドの発行順が決定される。したがって、規定長に満たない量のデータを書き込む際のペナルティの影響を軽減し、メモリアクセス効率の低下を抑制する、または該効率を高めることができる。
本実施の形態に係るメモリコントローラ１では、パーシャルライトの実行に伴ってＭＷＲコマンドが発生する場合にも、当該ＭＷＲコマンドに起因するペナルティを軽減し、データ書き込みの効率低下を抑止または除去することができる。
第一の実施の形態では、ＤＲＡＭ状態を基に、ＤＲＡＭリクエスト格納部１２が格納しているＤＲＡＭリクエスト１０１の発行順を決定する場合を説明したが、これに限られない。例えば、ＤＲＡＭ状態に関する（Ｄ）の基準に加えて、（Ａ）〜（Ｃ）の基準とは別の基準、例えばＤＲＡＭリクエスト１０１の優先順位を基に発行順を決定してもよい。
（第二の実施の形態）
図６は、第二の実施の形態に係るメモリコントローラ５の機能および構成を示すブロック図である。本実施の形態に係るメモリコントローラ５は、第一の実施の形態に係るメモリコントローラ１に加えて、存否判定部１１を含む。また、第一の実施の形態と同様に、ＤＲＡＭ２０３に規定長のデータを書き込むための第１ライトコマンドをＷＲコマンドとし、規定長に満たないデータを書き込むための第２ライトコマンドをＭＷＲコマンドとする。
なお、第一の実施の形態では、１個のＤＲＡＭリクエスト１０１は１個のＤＲＡＭコマンドで実施していた。しかし、第二の実施の形態では、１個のＤＲＡＭリクエスト１０１は、複数のＤＲＡＭコマンドから構成されるＤＲＡＭコマンド列で実施してもよいものとする。
図６を使用して本実施の形態に係るメモリコントローラ５を詳しく説明する。第二の実施の形態の説明に当たり、第二の実施の形態で新たに追加した機能、及び第一の実施の形態と異なる機能を中心に説明する。一方、第一の実施の形態と同一の機能は説明を省略する。
存否判定部１１は、ＤＲＡＭ２０３に対する書き込み要求がＭＷＲコマンドを必要とするか否かを、（１）当該書き込み要求の先頭アドレスおよびバースト長、または（２）当該書き込み要求に係るデータのストローブ情報に基づいて判定する。存否判定部１１は、ＤＲＡＭリクエスト１０１から生成するＤＲＡＭコマンド列内の各ＤＲＡＭコマンドがＭＷＲコマンドであるか否かを判定し、判定結果を可変長のフラグ変数であるＭＷＲＦ１０３に代入する。ＭＷＲＦ１０３は、ＤＲＡＭリクエスト１０１に対応する複数のＤＲＡＭコマンドのそれぞれについて、当該ＤＲＡＭコマンドがＭＷＲコマンドであるか否かを識別するための識別情報である。ここで、ＭＷＲＦ１０３のｎビット目に、ＤＲＡＭコマンド列のｎ番目のＤＲＡＭコマンドの判定結果を代入する。例えば、ＭＷＲＦ（０）の値は、ＤＲＡＭコマンド列の０番目、すなわち先頭のＤＲＡＭコマンドを判定した結果を示している。
第二の実施の形態では、ＭＷＲＦ１０３のビット値を次のように定義する。
（ａ）対応するＤＲＡＭコマンドがＭＷＲコマンド １’ｂ１（有効）
（ｂ）対応するＤＲＡＭコマンドがＭＷＲコマンド以外 １’ｂ０（無効）
例えば、次に示す４個のＤＲＡＭコマンドから構成されるＤＲＡＭコマンド列を考える。
ＤＲＡＭコマンド（０） ＭＷＲコマンド
ＤＲＡＭコマンド（１） ＷＲコマンド
ＤＲＡＭコマンド（２） ＭＷＲコマンド
ＤＲＡＭコマンド（３） ＭＷＲコマンド
このとき、ＭＷＲＦ１０３の値は、ビット毎に、
ＭＷＲＦ（０）＝＝１’ｂ１：ＤＲＡＭコマンド（０）はＭＷＲコマンド
ＭＷＲＦ（１）＝＝１’ｂ０：ＤＲＡＭコマンド（１）はＷＲコマンド
ＭＷＲＦ（２）＝＝１’ｂ１：ＤＲＡＭコマンド（２）はＭＷＲコマンド
ＭＷＲＦ（３）＝＝１’ｂ１：ＤＲＡＭコマンド（３）はＭＷＲコマンド
である。よって、ＭＷＲＦ１０３の値は、４’ｂ１１０１になる。
図７を使用して存否判定部１１の動作を詳しく説明する。図７は、存否判定部１１における一連の判定処理の流れを示すフローチャートである。この判定処理は、ＤＲＡＭリクエスト１０１から生成される一連のＤＲＡＭコマンド列を対象に、個々のＤＲＡＭコマンドがＭＷＲコマンドであるか否を判定することと、判定結果をＭＷＲＦ１０３に代入することと、を含む。
Ｓ００１で、ＭＷＲＦ（０）に１’ｂ０を代入し、初期化する。Ｓ００２で、ＤＲＡＭリクエストの種類がＷＲＩＴＥならばＳ００３に分岐し、それ以外ならばＭＷＲＦ１０３の生成を終了する。Ｓ００３で、ＤＲＡＭリクエスト１０１に対応するＤＲＡＭコマンド列が含むＤＲＡＭコマンドの個数を算出する。算出した結果を変数ｂで表す。
Ｓ００３の結果から、ＤＲＡＭコマンド列が含むＤＲＡＭコマンドの個数はｂである。したがって、Ｓ００４で、０からｂ−１までｂ回、Ｓ００４からＳ００７のループを繰返す。Ｓ００５で、ｊ番目のＤＲＡＭコマンドに対応する書き込みデータのストローブ情報が全て有効であるか否かを判定する。書き込みデータのストローブ情報の全てが有効な場合、Ｓ００７へ分岐する。反対に、無効な書き込みデータのストローブ情報が存在する場合、Ｓ００６へ分岐する。Ｓ００６で、Ｓ００５の結果から、ｊ番目のＤＲＡＭコマンドが書き込むデータには無効バイトが存在している。したがって、ｊ番目のＤＲＡＭコマンドは、ＷＲコマンドでは無くＭＷＲコマンドである。ＭＷＲコマンドを使用することから、ＭＷＲＦ（ｊ）に１’ｂ１を代入する。Ｓ００７で、Ｓ００５の結果から、ｊ番目のＤＲＡＭコマンドが書き込むデータには無効バイトが存在していない。したがって、ｊ番目のＤＲＡＭコマンドはＷＲコマンドである。ＷＲコマンドを使用することから、ＭＷＲＦ（ｊ）に１’ｂ０を代入する。
Ｓ００８で、ＤＲＡＭリクエスト１０１により書き込まれるデータの先頭アドレスが、バースト書き込みブロックの先頭に一致しない場合、ＷＲコマンドでは無くＭＷＲコマンドを使用する。したがって、Ｓ００８でＤＲＡＭリクエスト１０１により書き込まれるデータの先頭アドレスがバースト書き込みブロックの先頭に一致するか否かを判定する。一致する場合、Ｓ０１０に分岐する。一致しない場合、Ｓ００９に分岐する。
Ｓ００８の動作を例を挙げて説明する。説明に当たり、バースト長とデータ幅を次に示す値とする。
（ａ）バースト長 １６
（ｂ）データ幅 ３２ｂｉｔ（４ｂｙｔｅ）
上述の条件の下では、
バースト書き込みブロック＝＝１６＊３２ｂｉｔ／８＝６４ｂｙｔｅ
である。よって、先頭アドレスがバースト書き込みブロックの先頭に一致するか否かを判定するには、先頭アドレスの下位６ｂｉｔと定数６’ｂ００００００を比較すればよい。一致する場合、先頭アドレスはバースト書き込みブロックの先頭に一致する。反対に、一致しない場合、先頭アドレスはバースト書き込みブロックの先頭ではない。したがって、書き込みをバースト書き込みブロックの途中から実施することになり、ＭＷＲコマンドの使用が必要となる。
Ｓ００９で、先頭アドレスがバースト書き込みブロックの先頭に一致しないことから、０番目のＤＲＡＭコマンドはＭＷＲコマンドを使用する。よって、ＭＷＲＦ１０３のビット０を１’ｂ１に設定する。
Ｓ０１０で、ＤＲＡＭリクエスト１０１により書き込まれるデータの最終アドレス（終了アドレス）が、バースト書き込みブロックの後端と一致するか否かを判定する。一致する場合、ＭＷＲＦ１０３の生成を終了する。一致しない場合、Ｓ０１１に分岐する。
Ｓ０１０の動作を例を挙げて説明する。バースト書き込みブロックの諸元はＳ００８の説明に適用した諸元と同一とする。よって、バースト書き込みブロックの大きさは、１６＊３２ｂｉｔ／８＝６４ｂｙｔｅである。よって、この例では、バースト書き込みブロックの後端アドレスは、アドレスの下位６ビットが６’ｂ１１１１１１である。よって、終了アドレスがバースト書き込みブロックの後端に一致するか否かを判定するには、終了アドレスの下位６ｂｉｔと定数６’ｂ１１１１１１を比較すればよい。一致する場合、終了アドレスはバースト書き込みブロックの後端に一致する。反対に、一致しない場合、終了アドレスはバースト書き込みブロックの後端ではない。したがって、バースト書き込みブロックの途中で書込みが終了することになり、ＭＷＲコマンドの使用が必要となる。
Ｓ０１１で、終了アドレスがバースト書き込みブロックの後端に一致しないことから、ｂ−１番目のＤＲＡＭコマンドはＭＷＲコマンドを使用する。よって、ＭＷＲＦ１０３のビットｂ−１を１’ｂ１に設定する。
第二の実施の形態における、ＤＲＡＭリクエスト格納部１２の動作を説明する。図８は、第二の実施の形態におけるＤＲＡＭリクエスト格納部１２の１個のエントリ３２を示す図である。図８に示すように、ＤＲＡＭリクエスト格納部１２のエントリ３２は、リクエスト種別、対象バンク、対象ページ、ＭＷＲＦ ｖｅｃｔｏｒ、ＤＲＡＭコマンド数、およびインデックスの各フィールドを有している。このうち、リクエスト種別、対象バンク、および対象ページの各フィールドは図３に示す第一の実施の形態におけるＤＲＡＭリクエスト格納部のエントリ３１と同一である。よって、第一の実施の形態と異なる、ＭＷＲＦ ｖｅｃｔｏｒフィールド、ＤＲＡＭコマンド数フィールド、およびインデックスフィールドの動作を説明する。
（ａ）ＭＷＲＦ ｖｅｃｔｏｒフィールド
当該エントリ３２に格納したＤＲＡＭリクエスト１０１のＭＷＲコマンドの使用状態を示す。第二の実施の形態は、１個のＤＲＡＭリクエスト１０１を複数のＤＲＡＭコマンドで構成したＤＲＡＭコマンド列で実施する。したがって、ＭＷＲコマンドを使用するか否かを示すフラグもベクトルの形で示し、各ビットがそれぞれＤＲＡＭコマンドに対応する。各ビットが示す値は、第一の実施の形態と同様であり、以下の通りに定義される。
１’ｂ１：ＭＷＲコマンドを使用、１’ｂ０：ＭＷＲコマンドは不使用
（ｂ）ＤＲＡＭコマンド数フィールド
当該エントリ３２に格納したＤＲＡＭリクエスト１０１を実施する（またはそれに対応する）ＤＲＡＭコマンド列が含むＤＲＡＭコマンドの数を示す。
（ｃ）インデックスフィールド
当該エントリ３２に格納したＤＲＡＭリクエスト１０１に対応するＤＲＡＭコマンド列で、次に発行するＤＲＡＭコマンドの位置を示す。
ＤＲＡＭリクエスト格納部１２に新たなＤＲＡＭリクエスト１０１を格納する動作は第一の実施の形態と同様である。すなわち、ＤＲＡＭリクエスト格納部１２に格納しているＤＲＡＭリクエスト１０１の最後尾に続いたエントリに、新たなＤＲＡＭリクエスト１０１を格納する。
第二の実施の形態における格納部制御信号１１２を説明する。図９は、第二の実施の形態における格納部制御信号１１２の一例を示す図である。図９に示す格納部制御信号１１２は、エントリ番号フィールド、パージフィールド、および更新フィールドを含む。このうち、エントリ番号フィールド、およびパージフィールドは図５に示す第一の実施の形態における格納部制御信号１１２と同一である。そこで、更新フィールドの動作を説明する。
（ｃ）更新フィールド
エントリ番号フィールドが示すＤＲＡＭリクエスト格納部１２のエントリを対象にインデックスフィールドを更新することを示す。
１’ｂ１：インデックスフィールドの値を＋１、１’ｂ０：更新動作無し
第二の実施の形態におけるエントリのパージ動作を説明する。第二の実施の形態は、１個のＤＲＡＭリクエスト１０１を複数のＤＲＡＭコマンドで構成したＤＲＡＭコマンド列で実施する。したがって、ＤＲＡＭコマンド列を構成するＤＲＡＭコマンドを全て実行した後に、ＤＲＡＭリクエスト格納部１２のエントリをパージする。パージした後に空いたエントリに、後続のエントリが格納しているＤＲＡＭリクエスト１０１を一つずつ移動する動作は、第一の実施の形態と同様である。
第二の実施の形態におけるＤＲＡＭリクエスト発行順決定部１３の動作を説明する。第二の実施の形態のＤＲＡＭリクエスト発行順決定部１３は、第一の実施の形態と同じく、ＤＲＡＭ状態管理部２１と発行順決定部２２を含んでいる。ここで、第二の実施の形態におけるＤＲＡＭ状態管理部２１の動作は、第一の実施の形態と同様である。一方、第二の実施の形態における発行順決定部２２の動作は、第一の実施の形態における発行順決定部２２の動作と異なる。よって、以下、第二の実施の形態における発行順決定部２２の動作で、第一の実施の形態における発行順決定部２２の動作と異なる動作を中心に説明する。
第二の実施の形態における発行順決定部２２の動作を説明するに当たり、ＤＲＡＭリクエスト格納部１２の状態を示す表５を使用する。表５の「インデックス」列は、当該エントリに格納したＤＲＡＭリクエスト１０１を実施するＤＲＡＭコマンド列で、次に発行するＤＲＡＭコマンドの位置を示している。例えば、表５の「インデックス」列の値が０ならば、０番目、すなわち先頭のＤＲＡＭコマンドが次に発行するＤＲＡＭコマンドである。
Figure 2021039447
第二の実施の形態における発行順決定部２２が発行順を決定する基準のうち、基準（Ａ）から基準（Ｃ）は、第一の実施の形態と同様である。しかし、基準（Ｄ）は、１個のＤＲＡＭリクエスト１０１を複数のＤＲＡＭコマンドで構成したＤＲＡＭコマンド列で実施することから前提条件が第一の実施の形態と異なる。すなわち、ＭＷＲコマンドか否かを判断する対象は、エントリ３２のインデックスフィールドが示す、次に発行するＤＲＡＭコマンドになる。よって、第二の実施の形態における、発行順を決定する基準（Ｄ）は次に示す通りである。
基準（Ｄ）エントリ３２のインデックスフィールドが示す、次に発行するＤＲＡＭコマンドがＭＷＲコマンドの場合、ｃｎｔ（ｋ）の値が０
第二の実施の形態における発行順決定部２２が、基準（Ａ）から基準（Ｄ）を適用して、格納済みＤＲＡＭリクエスト１０４の発行順を決定する動作は第一の実施の形態と同一である。また、第二の実施の形態における発行順決定部２２が、発行順を決定した後に最初に発行するＤＲＡＭリクエスト１０１を次に発行するＤＲＡＭリクエスト１０５として出力する動作も、第一の実施の形態と同一である。
発行順決定部２２が格納部制御信号１１２を生成する手順を説明する。第二の実施の形態は、１個のＤＲＡＭリクエストを複数のＤＲＡＭコマンドで構成したＤＲＡＭコマンド列で実施する。そして、ＤＲＡＭコマンド列中で次に発行するＤＲＡＭコマンドの位置はエントリ３２のインデックスフィールドが示している。したがって、発行順決定部２２は、エントリ３２をパージする信号に加えて、エントリ３２のインデックスフィールドを更新する信号も合せて生成する。
ＤＲＡＭコマンド列を構成する最後のＤＲＡＭコマンドの発行で、対応するＤＲＡＭリクエスト１０１の動作は完了する。したがって、エントリ３２をパージする信号である、格納部制御信号１１２のパージフィールドは、次の条件で有効になる。
（ａ）発行状態信号１１１がＤＲＡＭコマンドの発行を示す
（ｂ）最後のＤＲＡＭコマンド
一方、インデックスフィールドは、ＤＲＡＭコマンド列を構成するＤＲＡＭコマンドを発行した場合、更新される。ただし、最後のＤＲＡＭコマンドを発行した場合はインデックスフィールドを更新する必要はない。よって、格納部制御信号１１２の更新フィールドは、次の条件で有効になる。
（ａ）発行状態信号１１１がＤＲＡＭコマンドの発行を示す
（ｂ）最後のＤＲＡＭコマンドではない
ＤＲＡＭコマンド列を構成する最後のＤＲＡＭコマンドであることは、エントリ３２の、ＤＲＡＭコマンド数フィールドの値と、インデックスフィールドの値から判断する。ここで、ＤＲＡＭコマンド数フィールドの値をｃ、インデックスフィールドの値をｉｄｘとすると、
ｉｄｘ＝＝ｃ−１
の場合、次に発行するＤＲＡＭコマンドが、ＤＲＡＭコマンド列を構成する最後のＤＲＡＭコマンドであることを示している。したがって、発行順決定部２２は、発行状態信号１１１がＤＲＡＭコマンドの発行を示し、かつ（ｉｄｘ＝＝ｃ−１）の場合、対応するＤＲＡＭリクエスト１０１をパージするように格納部制御信号１１２を生成し、出力する。
例えば、ＤＲＡＭリクエスト格納部１２の状態が表５に示す状態であったとする。この時、ＤＲＡＭリクエスト１０１の発行順を決定した結果、次に発行するＤＲＡＭリクエスト１０５がエントリ４のＤＲＡＭリクエスト１０１になったとする。
ＤＲＡＭコマンド発行部１４が、エントリ４のＤＲＡＭリクエスト１０１に対応するＤＲＡＭコマンドであるＷＲコマンドを発行すると、発行状態信号１１１の値は、
（ｃｍｄ，ｂａｎｋ，ｐａｇｅ）＝＝（ＷＲ，１，０）
に変化する。このとき、インデックス列の値は３、ＤＲＡＭコマンド数フィールドの値は４であるから、
ｉｄｘ＝＝ｃ−１
３＝＝４−１＝３
が成立する。したがって、発行順決定部２２は、ＤＲＡＭコマンド列を構成する全てのＤＲＡＭコマンドの発行が完了したと判断し、エントリ４をパージする格納部制御信号１１２を生成し、ＤＲＡＭリクエスト格納部１２に出力する。このとき、生成する格納部制御信号１１２の各フィールドは次の値である。
（ａ）エントリ番号フィールド ４
（ｂ）パージフィールド １’ｂ１
（ｃ）更新フィールド １’ｂ０
そして、発行順決定部２２は、発行状態信号１１１がＤＲＡＭコマンドの発行を示し、かつ（ｉｄｘ！＝ｃ−１）の場合、対応するＤＲＡＭリクエスト１０１のインデックスフィールドを更新するように格納部制御信号１１２を生成し、出力する。このとき、生成する格納部制御信号１１２の各フィールドは次の値である。
（ａ）エントリ番号フィールド ４
（ｂ）パージフィールド １’ｂ０
（ｃ）更新フィールド １’ｂ１
第二の実施の形態におけるＤＲＡＭコマンド発行部１４の機能を説明する。第二の実施の形態におけるＤＲＡＭコマンド発行部１４の動作は、第一の実施の形態と同様である。
第二の実施の形態に係るメモリコントローラ５によると、第一の実施の形態に係るメモリコントローラ１によって奏される作用効果と同様の作用効果が奏される。
第二の実施の形態では、ＤＲＡＭ状態を基に、ＤＲＡＭリクエスト格納部１２が格納しているＤＲＡＭリクエスト１０１の発行順を決定する場合を説明したが、これに限られない。例えば、ＤＲＡＭ状態に関する（Ｄ）の基準に加えて、（Ａ）〜（Ｃ）の基準とは別の基準、例えばＤＲＡＭリクエスト１０１の優先順位を基に発行順を決定してもよい。
（シミュレーション）
以下に、第二の実施の形態に係るメモリコントローラ５の作用効果を示すシミュレーション結果を説明する。シミュレーションの前提は以下の通りである。
・ＬＰＤＤＲ４に準拠、３２００Ｍｂｐｓ。
・ＷＬ（Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）＝１４サイクル（ｃｙｃｌｅ）
・ＢＬ（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）＝１６サイクル
・ＤＲＡＭ２０３のＤａｔａ Ｗｉｄｔｈ＝３２ビット（ｂｉｔ）
・ＤＲＡＭ２０３のＰａｇｅ＝４キロバイト（ＫＢｙｔｅ）
・ペナルティ
−ＰａｇｅＭｉｓｓ（ＷＲ−＞*）＝１１０サイクル
−ＭａｓｋｅｄＷｒｉｔｅのペナルティ＝３２サイクル
上記前提の下、４０００×２０００画素の画像データを水平ラインごとに書き込む転送を二つのモジュールが競合するケースをシミュレートした。１画素のデータ量は４．５バイトであった。二つのモジュール間でページの依存関係は無かった。
（１）各ラインの先頭アドレスがＤＲＡＭコマンド単位（６４Ｂｙｔｅ）にアラインされている場合
この場合、ラインの最終ＤＲＡＭコマンドのみがＭＷＲコマンドとなる。従来の手法によると、転送効率は７９．５％となった。第二の実施の形態に係る手法によると、転送効率は８０．４％となり、転送効率が０．９％増加した。
（２）各ラインの先頭アドレスがＤＲＡＭコマンド単位（６４Ｂｙｔｅ）にアラインされていない場合
この場合、ラインの先頭ＤＲＡＭコマンドおよび最終ＤＲＡＭコマンドの両方がＭＷＲコマンドとなる。したがって、特に工夫がなければ（１）の場合よりも転送効率の低下が予想され、実際、従来の手法によると転送効率は７８．６％となり、（１）の場合よりも転送効率が０．９％悪化した。これに対して、第二の実施の形態に係る手法によると、転送効率は８０．４％となり、（１）の場合と同等の転送効率が得られた。従来の手法との比較では転送効率は１．８％増加した。
以上、実施の形態に係るメモリコントローラの構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
第一および第二の実施の形態では、メモリコントローラが格納、決定機能を有する場合について説明したが、これに限られず、例えば従来のメモリコントローラの前段にそれらの機能を有する前段回路を設けてもよい。
発明は上記実施の形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１ メモリコントローラ、 １２ ＤＲＡＭリクエスト格納部、 １３ ＤＲＡＭリクエスト発行順決定部、 １４ ＤＲＡＭコマンド発行部。

Claims (10)

  1. ＤＲＡＭに規定長のデータを書き込むための第１ライトコマンドと、ＤＲＡＭに前記規定長に満たないデータを書き込むための第２ライトコマンドと、を発行可能に構成されたメモリコントローラであって、
    ＤＲＡＭに対する要求を格納する格納手段と、
    前記格納手段に格納されている要求の発行順を決定する決定手段と、
    前記決定手段により決定された発行順に基づきＤＲＡＭコマンドを発行する発行手段と、を備え、
    前記決定手段は、先行するＤＲＡＭコマンドを発行してから当該ＤＲＡＭコマンドと同じバンクを対象とする第２ライトコマンドを発行するまでの期間に、当該ＤＲＡＭコマンドが対象とするバンクと異なるバンクを対象とする別のＤＲＡＭコマンドを発行可能な場合、その発行可能な別のＤＲＡＭコマンドが当該第２ライトコマンドよりも先に発行されるように発行順を決定するメモリコントローラ。
  2. 前記規定長は、ＤＲＡＭのデータ幅およびバースト長のうちの少なくともひとつにより決まる請求項１に記載のメモリコントローラ。
  3. 前記期間は、ＤＲＡＭの仕様で規定されるＤＲＡＭコマンドの最小発行間隔よりも長い請求項１または２に記載のメモリコントローラ。
  4. 前記決定手段はさらに、決定対象の要求について、
    （１）決定対象の要求に対応するＤＲＡＭコマンドの種別と、直前に発行されたＤＲＡＭコマンドの種別と、の異同、
    （２）決定対象の要求が対象とするバンクがパーバンクリフレッシュ動作中であるか否か、
    （３）決定対象の要求が対象とするページがオープンか否か、
    のうちの少なくともひとつにしたがい発行順を決定する請求項１から３のいずれか一項に記載のメモリコントローラ。
  5. ＤＲＡＭに対する書き込み要求が第２ライトコマンドを必要とするか否かを、（１）当該書き込み要求の先頭アドレスおよびバースト長、または（２）当該書き込み要求に係るデータのストローブ情報に基づいて判定する判定手段をさらに備える請求項１から４のいずれか一項に記載のメモリコントローラ。
  6. 前記判定手段は、ＤＲＡＭに対する書き込み要求に対応する複数のＤＲＡＭコマンドのそれぞれについて、当該ＤＲＡＭコマンドが第２ライトコマンドであるか否かを識別するための識別情報を生成し、
    前記決定手段は生成された識別情報を参照する請求項５に記載のメモリコントローラ。
  7. 前記格納手段は、それぞれが要求を格納するよう構成された複数のエントリを含み、
    前記格納手段は、任意のエントリから要求を読み出し可能に構成される請求項１から６のいずれか一項に記載のメモリコントローラ。
  8. 前記決定手段は、さらに要求の優先順位に基づいて発行順を決定する請求項１から７のいずれか一項に記載のメモリコントローラ。
  9. 第２ライトコマンドは、マスクドライト（Ｍａｓｋｅｄ Ｗｒｉｔｅ）コマンドである請求項１から８のいずれか一項に記載のメモリコントローラ。
  10. ＤＲＡＭに規定長のデータを書き込むための第１ライトコマンドと、ＤＲＡＭに前記規定長に満たないデータを書き込むための第２ライトコマンドと、を発行可能に構成されたメモリコントローラで実施される方法あって、前記メモリコントローラはＤＲＡＭに対する要求を格納する格納手段を備え、前記方法は、
    前記格納手段に格納されている要求の発行順を決定することと、
    決定された発行順に基づきＤＲＡＭコマンドを発行することと、を含み、
    前記決定することは、先行するＤＲＡＭコマンドを発行してから当該ＤＲＡＭコマンドと同じバンクを対象とする第２ライトコマンドを発行するまでの期間に、当該ＤＲＡＭコマンドが対象とするバンクと異なるバンクを対象とする別のＤＲＡＭコマンドを発行可能な場合、その発行可能な別のＤＲＡＭコマンドが当該第２ライトコマンドよりも先に発行されるように発行順を決定することを含む方法。
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