JPH0132956B2

JPH0132956B2 -

Info

Publication number: JPH0132956B2
Application number: JP56020850A
Authority: JP
Inventors: Toshio Sugano; Katsuzo Kobayashi; Kaneyoshi Hasumi
Original assignee: Nippon Avionics Co Ltd; Nippon Electric Co Ltd
Current assignee: NEC Corp; Nippon Avionics Co Ltd
Priority date: 1981-02-17
Filing date: 1981-02-17
Publication date: 1989-07-11
Also published as: JPS57135380A

Description

【発明の詳細な説明】本発明は、走査変換装置に係り、特にレーダ等
に用いられるPPI走査を直交座標走査に走査変換
するためのデジタル走査変換装置に関する。

通常、レーダ等におけるPPI走査画像のデイラ
イト・デイプレイには、極座標走査から直交座標
走査への走査変換が必要である。この走査変換を
デイジタル画像データ記憶装置（以下画像メモリ
と略称する）を用いて行う場合、TV走査速度に
合わせた読み出しと、PPI走査によるランダムな
画素の書き込みとが見かけ上同時に見えるような
速度で行なわれなければならない。

ところで、PPI走査によるレーダ画像をTV走
査に走査変換するために、16K×１ビツトのよう
なIC RAMで構成された画像メモリを使用する
場合、TV走査による読み出し速度は毎秒約30画
面程度が必要であるから、画像メモリをかなりの
高速で読み出す必要がある。そのため一般には、
画像メモリからの画素の読み出しを並列にし得る
ように、そのメモリを構成し、見かけ上の１画素
当りの読み出し速度を高速化するようにしてい
る。この場合、画像メモリの構成はTV走査読み
出し時に並列画素読み出しが可能なように配列さ
れているため、従来はPPI走査による画素データ
の書き込みを１画素単位で行なつていた。

しかし、このような従来の方法によると、１画
素単位の書き込みのため、PPI走査による画素デ
ータの書き込み速度がIC RAMの動作時間で制
限されてより高速化できないという欠点があつ
た。

本発明の目的は、上述の欠点に鑑みなされたも
ので、画像メモリからのTV走査による読み出し
を並列に行ない、同時にPPI走査のような極座標
走査によるデータ書き込みを２画素以上並列に多
重化して画像メモリに書き込めるように構成する
ことによつて、走査変換の高速化を可能にするデ
ジタル走査変換装置を提供しようとすることにあ
る。

本発明によれば、記憶回路と、該記憶回路にデ
ータを書き込むための書込みデータレジスタおよ
び書込みデータアドレスレジスタと、前記記憶回
路からデータを読出すための読出しデータレジス
タおよび読出しデータアドレスレジスタとを有す
る極座標から直交座標に走査を変換するためのデ
ジタル走査変換装置において、個々の記憶容量を
ｎセル毎に区分けしたn²個のIC RAMをｎ個ず
つブロツク化し、各IC RAMの前記区分けされ
た中の１セルを各ブロツクごと列方向にｎブロツ
ク分走査し得るようにアドレスを定め、かつｎ行
まで行数が進むにつれて各前列の２番目のブロツ
クからそれぞれ列方向にｎブロツク前記セルを異
ならせて走査し得るようにアドレスを定めてなる
単位記憶回路を、行・列方向に配置した１画面分
の画像メモリと、予め該画像メモリの各セル位置
と当該セルの属するIC RAMとの対応関係を定
め、前記書込みデータアドレスレジスタから同時
に入力された前記ｎセルの画面上のアドレスデー
タにより、それらのｎセルが記憶されるIC
RAMを指定するIC RAM検出回路と、該検出回
路からのIC RAM指定信号と前記アドレスデー
タとからｎセル分の書込みアドレスデータを出力
する画像記憶位置選択回路と、該選択回路および
前記読出しデータアドレスレジスタの出力をうけ
書込み時には前記画像メモリの選ばれたブロツク
に書込みアドレスを入力し、読出し時にはラスタ
ー走査するべく前記画像メモリの全IC RAMに
同一アドレスを入力する切替回路とを備えたこと
を特徴とするデジタル走査変換装置が得られる。

次に、本発明によるデジタル走査変換装置につ
いて図面を参照して詳細に説明する。

第１図は本発明に適用される画像メモリの画面
を斜視的に示したもので、縦ｙビツト、横ｘビツ
トおよび深さＺビツトで構成される。ここで、ｚ
ビツトは画素当りの量子化したデータ量に対応
し、これを１セルとすると、この画素メモリは、
ｙ×ｘセルの容量を持ち、各画素のアドレス指定
は（ｙ、ｘ）で指定できる。この画像メモリを構
成するために、ｋビツトのIC RAM（ランダム・
アクセス・メモリ）を使用する場合に必要なIC
RMAの個数Ｉは、次式の通りになる。

Ｉ＝Ｚ×ｙ×ｘ／Ｋそして、画像メモリへの書き込み及び読み出し
のための番地指定はセル単位で行う。１個のIC
RAMはＫビツトの容量を持ち、このＫビツトの
データは１ビツト単位でアクセスできるものであ
る。そのため、このIC RAMで構成した画像メ
モリをアクセスする場合に、同時に並列にアクセ
スできる最大のセル数Ｊは、次式の通りとなる。

Ｊ＝ｙ×ｘ／Ｋ従つて、例えば縦、横、深さが（1024×1024×
５）ビツトの画像メモリを16KビツトのIC RAM
で構成すると、その使用IC RAMの合計数は320
個となり、その場合に同時にアクセスできるセル
数は64セルとなる。

ところで、TV走査方向に並列に画素データを
読み出すためには、第２図のフオーマツトに示す
ように、１本のTV水平走査をｘ個の画素で構成
し、それを左端からP₁，P₂，−−，Pj，−−，Px
の順に決めると、Ｊセル分の各セルをP₁〜Pjの
画素に対応させ、このＪセルのRAMを１度に並
列に読み出すように構成すればよい。

他方、PPI走査はTV走査とは異なり、基本的
にはランダムな番地の指定が必要である。しかし
ながら、第３図に示すように、PPI走査方向に向
けて指定される画素は縦、または横方向に隣接す
る。従つて、PPI走査方向に隣接する画素を予測
することができれば、並列に書き込むことができ
るようになる。例えば、第３図におけるP₁〜P₄
を１組として並列に書き込み、次の書き込み時に
P₅〜P₈を並列に処理するようにIC RAMを配列
すれば、PPI走査方向に並列に画像データを書き
込むことができる。この考え方を画面全体にわた
つて適用する場合につき、第４図および第５図を
参照して説明する。第４図は画面の中心たるP₀，
₀の画素から、上下、左右にｎ個の画素が含まれ
る領域を示す図であつて、この領域内の画素を
Pi，ｊで示している。ここで、ｉは−（ｎ−１），
−−，０，−−，（ｎ−１）の範囲を示し、ｊは−
（ｎ−１），−−，０，−−，（ｎ−１）の範囲を示
している。この図において、P₀，₀を起点として任
意の角度方向に向け連続してPPI走査で画素を書
込む場合において、縦方向にP₀，₀からP₀，（ｎ−
_１）と横方向にP₀，₀からＰ（ｎ−₁），₀の行列で囲ま
れた範囲のPPI走査を考えると、この範囲を横切
るPPI走査線を構成する最小画素数はｎ個であ
る。従つて、P₀，₀を起点としてこの領域内を横切
る任意のPPI走査線の最初のｎ個目までの走査線
を形成する画素は、この領域内に必ずあり、この
ことは残りの３領域についても同様である。PPI
の走査線は一度に１本ずつ走査していくものとす
ると、これらの４つの領域のどれか１つの領域が
一度に走査されるだけであるから、n²の画素に対
応させてIC RAMをn²個用意すれば、走査線方
向にｎ画素の並列書き込みが可能となる。即ち、
n²個のIC RAMを第５図に示すようにa₁₁〜a₁n，
a₂₁〜a₂n，−−，an₁〜annと縦ｎ個、横ｎ個の行
列に対応させて配列し、これを１つのブロツクと
する。そしてこのブロツクを単位として、画面全
体にわたつて縦横の方向にその画素を対応させて
いけばよいのである。従つて、前述のごとくTV
走査による並列読み出しの条件において、Ｊセル
のIC RAMが各画素に対応しているので、PPI走
査で並列書き込みができる画素数ｎは、次式のよ
うになる。

ｎ＝√ 但し、ｎは整数前述の例においては、Ｊ＝64セルであるので、
PPI走査による並列書き込みは、８画素までが可
能となる。

上記のTV走査読み出しとPPI走査書き込みに
おける並列入出力を同時に満足するような画像メ
モリの構成について、第５図ないし第９図を参照
して説明する。まず、第５図において、各ブロツ
クのそれぞれ対応する行は、TV走査の時には横
方向に同時で、かつ並列にｎブロツク分を読み出
すことが必要条件となるから、このｎブロツク分
のそれぞれ対応する行が格納されているそれぞれ
のセルを含むIC RAMは互いに異なつている必
要がある。そこで、IC RAMの配列を、第６図
に示すごとく、縦方向にｎ画素、横方向にn²画素
（即ちｎブロツク×ｎ画素）になるような行列に
配置し、この行列を全画面にわたつて繰り返すよ
うにする。即ち、第６図の行列のうち、１行目は
左からP₁₁〜P₁n，P₂₁〜P₂n，−−，Pn₁〜Pnnの
順にn²個の画素が配列され、２行目は左からP₂₁
〜P₂n，P₃₁〜P₃n，−−，Pn₁〜Pnn，P₁₁〜P₁nの
順に配列し、更に３行目はP₃₁を左端にしてPnn
まで順に配列した後にP₁₁からP₂nまでが配列さ
れており、以下ｎ行目も同様にPn₁を左端にして
Pnnまで配列しその後P₁₁からＰ（ｎ−₁），ｎまで
順に配列されている。

ここで、IC RAM内の記憶場所を第７図に示
すごとくｎ個に区分けしておき、第６図に示した
ｎブロツク分の画素のうち、１行目のP₁₁から
Pnnまでのデータは対応する各IC RAM内のb₁の
領域に記憶し、２行目のP₂₁からP₁nまでのデー
タはb₂の領域、３行目はb₃の領域というように、
以下同様にしてｎ行目はbnの領域に記憶するよ
うに構成する。この行列（n²、ｎ）の配列を単位
として画像メモリ全体にわたつて配置した様子を
第８図に示す。この図において、ｕは横方向の単
位行列の数であり、ｗは縦方向の単位行列の数で
あつて、それぞれ次の関係がある。

ｕ＝2^X-(Y+X-K)＝2^K-Y ｗ＝２（Ｙ−Ｙ＋Ｘ−Ｋ／２）＝２（Ｙ−Ｘ＋Ｋ／２
）この第６図〜８図に見られるように構成された
画面を、ＫビツトのIC RAMn²個に対応させた
場合を第９図に示す。即ち、この図において、
P₁，₁〜Pn，ｎのn²個の画素を、横一列に並べた
n²個のIC RAMにそれぞれ対応させ、この対応
させた個々のIC RAMの内部を更にｎ区画に分
ける。そして、分けられたそれぞれを、第６図に
おける１行目からｎ行目までの行に対応させる。
このように構成することによつて、例えば、第６
図における３行目のP₃，₁は、第９図において、
P₃，₁の画素を記憶するために割当てられたIC
RAM内のしかも３行目の区画、即ち斜線で示さ
れた画素区画に記憶されることになる。

画像メモリのこのような構成によつて、各行の
読み出しにおいて横方向にn²画素が互いに異なる
IC RAMに対応することになり、更に、任意の
１画素を中心に任意の極座標方向に、ｎ画素が互
いに異なるIC RAMの対応となるので、TV走査
でn²画素を並列に読み出すためのアドレスの指定
とｎ画素を並列にPPI走査で書き込むためのアド
レスの指定とがそれぞれ可能となる。そして、こ
の画像メモリを前述の例のＪ＝64で構成した場合
には、64セルのTV走査読み出しが並列に行なわ
れ、かつ８画素のPPI走査による書き込みも並列
に行うことができる。従つて、例えば、2μsで
TV読み出しとPPI書き込みを実行するとすれば、
PPI走査での見かけ上の画素の書き込み速度は１
画素当り２／８μs＝250nsとなる。

以上の説明によつて、本発明の主要な構成要素
となる記憶回路、すなわち画像メモリの構成が理
解し得たであろう。次に、この記憶回路を適用し
た本発明によるデジタル走査変換装置について実
施例を挙げ、第１０図のブロツク図を参照して説
明する。この図において、書き込みデータレジス
タ群１−１〜ｎはレーダ等（図示せず）のPPI走
査によつて得られたP₁〜Pnのｎ画素分の画像デ
ータをうけて、それぞれ一時記憶する。書き込み
データアドレスレジスタ群２−１〜ｎは書き込み
データレジスタ群１−１〜ｎに記憶されたｎ画素
分の画面上におけるアドレス指定信号（x₁、y₁）
〜（xn、yn）のＸアドレスとＹアドレスとを受
けて、それぞれ一時記憶する。入力IC RAM検
出回路３は、書き込みデータアドレスレジスタ群
２−１〜ｎからのｎ画素分のアドレスデータによ
り、ｎ画素がn²個のIC RAMよりなる画像メモ
リ９の内のどのｎ個のIC RAMに入力されるか
を検出する。また、画素記憶位置選択回路４は、
上記書込みデータアドレスレジスタ２−１〜ｎか
らのｎ画素分のアドレスデータと入力IC RAM
検出回路３の出力に得られるｎ個のIC RAM指
定信号とをうけて、画像メモリ９へのｎ画素分の
書き込みアドレスデータをｎ個の指定されたIC
RAMに入力するための信号を出力する。この画
素記憶位置選択回路４の出力は書き込み／読み出
し切換回路５に入力され、画像メモリ９への画像
データ書き込み時には、n²個のIC RAMの内の
ｎ個のIC RAMへｎ画素分のアドレスデータを
与える。一方、画像メモリ９からTV走査によつ
て記憶画像データを読み出す際には、切換回路５
が切換えられて、読み出しデータアドレスレジス
タ６からのTV走査用アドレスデータがn²個のIC
RAMに入力され、画像メモリ９に書き込まれた
画像データがTV走査によつて読み出される。

このような書き込みアドレスデータの処理と相
まつて、書き込みデータレジスタ１−１〜ｎの出
力に得られるｎ画素分の画素データを入力IC
RAM検出回路３からのｎ個のIC RAM指定信号
と同期をとつて、これを画像メモリ９に与えるた
めの画素選択回路７と、入力IC RAM検出回路
３のｎ個のIC RAM指定信号を受けて、n²個の
IC RAMの中からｎ個のIC RAMを選択し、ｎ
画素分の画像データの書き込みを許可する書き込
みエネーブル制御回路８とが協同して、画像メモ
リ９にPPI走査による並列画像データの書き込み
がなされるように構成されている。また、画像メ
モリ９に記憶されている画像データの並列読み出
しは、読み出しデータアドレスレジスタ６からの
TV走査用アドレスデータが切換回路５を介して
画像メモリ９のn²個のIC RAMに与えられるこ
とによつて、TV走査により読み出される。この
読み出された画像データは読み出しデータレジス
タ１０を介して適宜のTV表示装置（図示せず）
に与えられ、そこでTV表示される。

上記実施例の説明においては、本発明になるデ
ジタル走査変換装置に入力される画素数をｎ個と
し、画像メモリを構成するIC RAM数をn²個と
して説明したが、本発明の理解を容易にするため
に、第１の具体例としてTV走査で読み出しなが
ら、一方極座標データの書き込みを２画素並列に
実行できる例について説明する。なお、前述のご
とく、本発明になるデジタル走査変換装置を構成
する画像メモリは１画素当りの量子化数に対応し
たメモリプレーンで構成される。また、１画素は
５ビツトで構成するために５メモリプレーンが必
要となるが、各プレーンの構成は同一であるか
ら、以下１メモリプレーンについてのみ説明する
ことにする。この例における各画素が１ビツトか
らなる画面構成を示すと第１１図のようになる。
この画面は縦、横、各々1024の画素からなり、
TV走査によつて所要の画像が描かれる。画像メ
モリは、この画面の各画素に対応して１ビツトの
記憶場所をもつ。従つて、1024×1024ビツトの記
憶容量のメモリプレーンを構成するために、64個
の16KbitIC RAMを使用している。次に、各IC
RAMと画面上の画素との対応について、第１２
図および第１３図を参照して説明する。

第１２図は、第１１図におけるイの部分の拡大
画面の画素とIC RAM番号との対応を示したも
ので、“０”、“１”、…、“31”、“32”、…、“63
”
は、IC RAMの番号とし、64個のICに１つづつ
割り当てた番号である。画面の最上部の水平方向
の走査線を構成する画素に対応して“０”、…、
“63”のICのデータが読み出され、この読み出し
を16回繰返すことにより、１水平走査線を構成す
る画素、即ち1024画素が読み出せる。従つて、各
ICは、１水平走査線分として16ビツトの容量で
あり、垂直方向で1024本で１画面であるから、16
×1024＝16Kビツトの容量があればよい。上から
２番目の水平方向の走査線を構成する画素に対し
ては、最初に“32”、…、“63”のIC RAMから
のデータが読み出され、次に“０”、…、“31”の
IC RAMが読み出される。以下同様に、“32”、
…、“63”および“０”、…、“31”の順に全部で
16回繰返すことにより、１水平走査線が読み出せ
る。上から３番目は第１番目と同じ順序で読み出
され、以下同様に上から奇数番目の水平方向の読
み出しは、第１番目の水平走査線での読み出しと
同一であり、偶数番目の水平方向の読み出しは、
第２番目の水平走査線での読み出しと同一であ
る。このように64個のIC RAMと画面の画素を
対応させている。

第１３図はメモリの構成を示す。64個のIC
RAMは４つのブロツクに分けてあり、各ブロツ
クは16個のIC RAMで構成される。各IC RAM
の第１２図におけるIC RAM番号は本図の各IC
に対応しており、ブロツクＡはIC RAM番号
“０”、“２”、…、“30”の０から31番までの偶数
番号であり、ブロツクＢは“１”、“３”、…、
“31”の０から31番中の奇数番号に対応している。
ブロツクＣは“32”から“63”までの遇数番号
に、ブロツクＤは奇数番号に対応している。この
ようにして、任意の画素を中心に縦、横、斜めの
各方向の位置関係は第１４図に示すようになり、
任意の中心とした画素と隣接した画素とは必らず
異なるブロツクとなつて、同時に２つのブロツク
で書き込み動作が可能となる。例えば、第１２図
の上から３番目、左から64番目の画素に中心をと
ると、第１５図のようになり、“63”はブロツク
Ｄに、周囲の“０”、“30”、“31”、“32”、“62”
は
いずれもブロツクＤ以外、即ちブロツクＡ，Ｂ，
Ｃに含まれる。

さらに、上記第１の具体例における画像メモリ
の１メモリプレーン分の装置構成を示すと第１６
図のブロツク図のようになる。この図によれば、
装置はメモリアドレス制御部９０と４つのメモリ
ブロツク部９１〜９４とから構成される。メモリ
アドレス制御部９０は、画素の画面上のアドレス
を指定する２画素分のアドレスデータ（第１画素
Ｘ及びＹアドレスと第２画素Ｘ及びＹアドレス）
を受信し、更に書込／読出切替信号及び読み出し
ROW及び読み出しCOLUMNアドレスを受け、
各メモリブロツク９１〜９４への書き込みアドレ
スを読み出しアドレスに変換し、第１画素及び第
２画素のデータ書き込みアドレスを制御する。書
き込みアドレスの制御のための画素選択信号A₁
〜D₁は、ブロツク毎に第１画素と第２画素のう
ちどちらの画素データを書き込むかを制御する信
号である。書き込みIC指定信号A₂〜D₂は、各ブ
ロツク中の16個のIC RAM中のどの１個のIC
RAMにデータを書き込むかを指定する信号であ
る。ROWアドレスA₃〜D₃及びCOLUMNアドレ
スA₄〜D₄の信号はIC RAM内のアドレスを指定
する信号である。４つのメモリブロツク９１〜９
４はそれぞれＡ，Ｂ，Ｃ，Ｄに区別され、各々の
回路構成は同一である。これ等のメモリブロツク
９１〜９４はメモリアドレス制御部９０からの画
素選択信号、書き込みIC指定信号、ROWアドレ
ス信号及びCOLUMNアドレス信号からなるアド
レス制御信号を受け、同時に書き込みデータであ
る第１画素データと第２画素データを受ける。そ
して、各々のメモリブロツク９１〜９４に書き込
みデータを記憶し、同時にTV走査によるアドレ
ス指定によつて記憶されているデータを読み出し
て出力する。

第１７図はメモリアドレス制御部９０の具体的
な構成をブロツク図により示したものである。こ
の図において、メモリアドレス制御部９０は、第
１画素アドレスレジスタ９０１、第２画素アドレ
スレジスタ９０２、書き込みエネーブル制御器９
０３、切替制御器９０４、切替器９０５−１〜
４、及び切替器９０６−１〜４により構成され
る。第１画素アドレスレジスタ９０１は第１画素
の画面上のアドレス指定信号であるＸアドレスと
Ｙアドレスを受けて、これを一時記憶するレジス
タである。第２画素アドレスレジスタ９０２も同
様に第２画素のアドレスを記憶するレジスタであ
る。第１画素書き込みIC指定信号は、４ビツト
のデータであり、第１画素を書き込むメモリブロ
ツクの16個のIC RAMの内の１個を指定し、第
１画素アドレスレジスタ９０１より直接切替器９
０５−１〜４に入力される。第１画素ROWアド
レスは、７ビツトのデータであり、第１画素を書
き込むIC RAM内のROWアドレスを指定し、第
１画素COLUMNアドレスは同じIC RAMの
COLUMNアドレスを指定する信号である。両信
号共に第１画素アドレスレジスタ９０１から直接
切替器９０５−１〜４に入力される。第２画素ア
ドレスレジスタ９０２からは第２画素を書き込む
ための第２画素書き込みIC指定信号、第２画素
ROWアドレス及び第２画素COLUMNアドレス
信号を出力して、切替器９０５−１〜４に与えら
れる。

切替器９０５−１は、第１画素アドレスレジス
タ９０１から出力される上記の信号と第２画素ア
ドレス信号の他に、常にロジツク“１”と常にロ
ジツク“０”の信号を受け、第１画素アドレスレ
ジスタ９０１からの信号とロジツク“１”の信
号、または、第２画素アドレスレジスタからの信
号とロジツク“０”の信号のどちらかのグループ
を切替えて出力する。切替器９０５−２〜４も切
替器９０５−１と同様の回路機能を備えている。
切替器９０５−１の出力の内、書込みIC指定信
号A₂と画素選択信号A₁は第１６図に見られるメ
モリブロツク９１に向けて、直接出力される。こ
の画素選択信号A₁は第１画素グループが選ばれ
た時、ロジツク“１”であり、第２画素グループ
が選ばれた時はロジツク“０”の信号である。切
替器９０５−１からのROWアドレスと
COLUMNアドレス信号は切替器９０６−１に入
力し、読み出し用のROWアドレスとCOLUMN
アドレスと２者択一的に切替えられて出力され、
メモリブロツク９１に与えられる。切替器９０５
−１は、メモリブロツク９１への書き込みが第１
画素データの時は第１画素グループ信号を選択
し、第２画素データの時は第２画素グループ信号
を選択して出力する。切替器９０５−２〜４も同
様の機能をもち、切替器９０５−１とともに切替
制御器９０４からの切替制御信号を受けて上記の
切替機能を実行する。切替制御器９０４は第１画
素アドレスレジスタ９０１からのアドレス信号に
より、第１画素がメモリブロツク９１〜９４の内
のどのブロツクに書き込むべきデータかを判断
し、切替器９０５−１〜４の中の１つの切替器に
のみ第１画素グループの信号を選択するように制
御する。従つて、残りの切替器は全て第２画素グ
ループの信号を選択する。

切替器９０６−１〜４は、ROWアドレスと
COLUMNアドレスのそれぞれを書き込みと読み
出しによつて切替えて出力し、書き込み時には書
き込みのROWアドレスとCOLUMNアドレスを
切替器９０５−１〜４より受けて出力し、読み出
し時には読み出しのROWアドレスとCOLUMN
アドレスを出力する。読み出しは、同時に64個の
IC RAMよりデータを読み出すため、４つのメ
モリブロツク９１〜９４は全て同一のROWアド
レスとCOLUMNアドレスを出力する。読出し
ROWアドレスとCOLUMNアドレスは、TV走査
のためのＨ−カウンタおよびＶ−カウンタ（図示
せず）によりTVラスタの信号で発生し、本装置
に入力される。また、書き込みエネーブル制御器
９０３は、第１画素アドレスレジスタ９０１から
の信号と第２画素アドレスレジスタ９０２からの
アドレス情報を入力し、第１画素と第２画素の２
つの画素をメモリブロツク９１〜９４の内のどの
２つに書き込むかを指定する回路であり、ロジツ
ク“１”の時に書き込みを許可し、“０”の時に
禁止する。従つて、書き込みエネーブルA₅〜D₅
の内の２つの出力ラインに“１”が出力され、残
りの２つには“０”が出力される。但し、第１画
素と第２画素が同一画素アドレスを指定した場合
には、１つの出力ラインのみが“１”となる。ま
た、書き込みエネーブル制御器９０３は書込／読
出切替信号を受け、読み出し時には書き込みエネ
ーブルA₅〜D₅の全ての信号を“０”にして書き
込みを禁止する。

第１８図はメモリブロツクの具体的な構成をブ
ロツク図により示したものである。このメモリブ
ロツクは４つのメモリブロツク９１〜９４に分か
れているが、回路構成はいずれも同じであるので
メモリブロツク９１についてのみ述べる。図にお
いて、メモリブロツク９１は書込みエネーブル信
号発生回路９１１、アドレス信号切替回路９１
２、書き込みデータ選択回路９１３、１６IC
RAM９１４、および読み出しレジスタ９１５よ
りなる。そして、このメモリブロツクは第１３図
におけるブロツクＡに対応した画素を記憶する16
個のIC RAMを中心に構成される。書き込みエ
ネーブル信号発生回路９１１は書き込みIC指定
信号A₂と書き込みエネーブルA₅とを受けて、
16IC RAM９１４の内の１個にのみ書き込みを
許可する制御信号を供給する。アドレス信号切換
回路９１２はROWアドレスA₃とCOLUMNアド
レスA₄とを受けて、IC RAM９１４へROWアド
レス供給タイミング時にROWアドレスを、
COLUMNアドレス供給タイミング時に
COLUMNアドレスを切替えて出力する。書き込
みデータ選択回路９１３は画素選択信号A₁と第
１画素データ及び第２画素データを受け、画素選
択信号がロジツク“１”ならば第１画素データを
出力し、“０”なら第２画素データを出力する。
なお、各メモリブロツク９１〜９４は書き込みエ
ネーブル信号発生回路への書き込みエネーブル信
号が読み出し時には“０”となり、メモリブロツ
ク９１〜９４の全てのIC RAMは読み出しモー
ドとなつて読み出しレジスタに出力データが読み
とられる。そして、各メモリブロツク９１〜９４
から16ビツトのデータが出力され、合計64ビツト
が並列に出力されることになる。

上記第１の具体例においては、切替回路９０５
−１〜４及び９０６−１〜４の計８個の切替回路
が必要であるが、画素配列を利用して回路構成を
工夫することによりROWアドレスおよび
COLUMNアドレスの切替回路を４個の切替回路
で済ますことができる。以下、行アドレス及び列
アドレスの切替を４個の切替回路で行う場合の第
２の具体例について説明する。前述のごとく、第
１２図において、上から奇数番目の走査線におけ
る“０”〜“31”、“32”〜“63”のIC RAMは
第１３図に見られるように４つのブロツクに分か
れている。従つて、水平方向に相隣り合う２画素
が“０”〜“63”の64個の連続画素内にある時は
同一のROWおよびCOLUMNアドレスによつて
指定することができる。また、“63”と“０”の
64個毎のブロツクの境界においては、第１３図に
示すように、“63”はブロツクＤであり、“０”は
ブロツクＡであるから、異なるROWおよび
COLUMNアドレスを指定する必要がある。以上
の指定方法は、上から偶数番目の走査においても
同様に成立する。即ち、“32”〜“63”、“０”〜
“31”の64個の連続画素内では同一のROWおよ
びCOLUMNアドレスが指定され、境界上の
“31”と“32”においては異なるROWおよび
COLUMNアドレスを指定する。また一方、上下
方向での相隣り合う２画素を考えた場合、異なる
ROWおよびCOLUMNアドレスの指定が必要で
あり、それは必らず“０”〜“31”と“32”〜
“63”の２つのブロツクに分かれることがわかる。
従つて、前記の画素の配列を考慮すると、“０”
〜“31”と“32”〜“63”の２系統のROWおよ
びCOLUMNアドレスがあれば、相隣り合う２画
素を指定できることがわかる。

画素の斜め方向については、走査線の左端から
32個内のブロツクは同様に異なるブロツクで、且
つ前記の２つのブロツクの系統に分かれる。とこ
ろが、境界上の部分、例えば第１９図に示すよう
な斜め方向の相隣り合う２画素については同一の
メモリブロツクとなる。そこで、この場合のみ１
画素づつの書き込みとするように構成する。第１
９図の場合、“63”が中心であり、斜め右上の
“32”は同一のメモリブロツクで異なるROWお
よびCOLUMNアドレスが必要であり、斜め右下
の“32”も同様に異なるROWおよびCOLUMN
アドレスが必要となる。しかし、斜め左上と斜め
左下の画素は異なるメモリブロツクであり、前述
の“０”〜“31”と“32”〜“63”の２系統のメ
モリブロツクとなる。従つて、斜め右上と右下の
画素については、中心の画素“63”を１画素書き
込みとし、２画素書き込みを禁止して、次のステ
ツプで“32”を書き込むようにする。

上記第２の具体例における回路構成は、メモリ
アドレス制御部以外は前述の第１の具体例と同じ
である。第２０図は第２の具体例において用いら
れるメモリアドレス制御部９０′の構成をブロツ
クにより示したものである。なお、この例におい
て、入出力信号は、前述の第１７図の場合に比
し、Ｘアドレス、Ｙアドレス、レジスタクロツク
および１画素要求信号を除いて他は同じである。
さて、第２０図において、第１画素アドレスレジ
スタ９０１′と第２画素アドレスレジスタ９０
２′は、レジスタクロツクにより第２画素アドレ
スレジスタ９０２′のデータが第１画素アドレス
レジスタ９０１′に入力されるように構成されて
いる。従つて、第１画素と第２画素はＸアドレス
とＹアドレス信号線を通つて直列に入力される。
比較器９０７によつて第１画素アドレスと第２画
素アドレスが比較され、前述のように、２画素が
ブロツクの境界上の斜め方向にある時は１画素書
き込みにするために第２画素禁止信号を発生す
る。この第２画素禁止信号によつて、書き込みエ
ネーブル制御器７０３′は第２画素アドレスレジ
スタ９０２′からの入力を無視し、結果として第
２画素のための書き込みエネーブル信号を出力し
ない。そして同時に、次のステツプでの書き込み
は１画素分のみを要求するための１画素要求信号
を出力する。これにより、１画素書き込み時に無
視された第２画素は、第１画素アドレスにシフト
され、１画素分が第２画素アドレスレジスタ９０
２′に入力され、新たな２画素書き込みの条件が
揃うことになる。切替器９０５′−１〜４は前述
の第１の具体例における切替器９０５−１〜４と
同じ機能であり、ただ、ROWアドレスと
COLUMNアドレスとが切替ラインから除かれて
別系統に変つただけである。切替制御器９０４′
も第１の具体例と同一機能をもつものである。

切替器９０９−１と切替器９０９−２は、第１
画素ROWアドレス及びCOLUMNアドレスと、
第２画素ROWアドレス及びCOLUMNアドレス
とを切替える機能をもち、切替指示器９０８の信
号によつて切替器９０９−１が第１画素のROW
およびCOLUMNを運ぶと、切替器９０９−２は
第２画素のROWおよびCOLUMNを選ぶ。反対
に、切替器９０９−１が第２画素を選ぶと、切替
器９０９−２は第１画素を選ぶように動作する。
切替指示器９０８は第１画素アドレスレジスタ９
０１′のデータを入力し、それが“０”〜“31”
のブロツクが、“32”〜“63”のブロツク（第１
２図）かを検出し、さらに、上から奇数番目の走
査線か、偶数番目の走査線（第１３図）かを検出
して、この両方の条件により第１画素ROW、
COLUMNを切替器９０９−１か、又は切替器９
０９−２の出力線に導くかを決める働きをする。
このようにして、切替器９０９−１および９０９
−２からの出力はそれぞれ切替器９０９−３と９
０９−４において、読出しROWアドレスおよび
COLUMNアドレスと二者択一的に切替えられ、
最終的にROWアドレスA₃〜D₃及びCOLUMNア
ドレスA₄〜D₄として出力される。すなわち、結
果として、メモリブロツク９１とメモリブロツク
９２は同一のROWおよびCOLUMNアドレスを
指定することができ、メモリブロツク９３とメモ
リブロツク９４は同一のROWおよびCOLUMN
アドレスを指定することができる。従つてROW
およびCOLUMNアドレス系統の切替器９０９−
１〜４は前述の第１の具体例に比較して、８個か
ら４個に減少している。

以上の説明により明らかなように、本発明のデ
ジタル走査変換装置によれば、画像メモリからの
TV走査による読み出しを並列に行ない、同時に
PPI走査のような極座標走査によつて得られるデ
ータを２画素以上並列に多重化して画像メモリに
書き込むことによつて、デジタル走査変換の高速
化が可能となり、このようなデジタル走査変換装
置をレーダ情報のデイライトデイスプレイに適用
して、従来のこの種デイスプレイでは達成し得な
かつたレーダ情報の高速表示が可能となつた。

【図面の簡単な説明】

第１図は本発明に適用される画像メモリの画面
斜視図、第２図は1TV走査に含まれる画素の配
列を示すフオーマツト、第３図はPPI走査方向に
隣接する画素の書き込みを説明するための図、第
４図は画面における中心画素から上下、左右に広
がる画素領域を示す図、第５図はPPI走査におけ
る画像データの並列書き込みを説明する図、第６
図はIC RAMの配列を説明するための画素の配
置図、第７図はIC RAM内における記憶場所の
区分を説明する図、第８図は画像メモリ全体にお
けるデータ行列の配置を説明するための図、第９
図はIC RAM内の１画素区画に特定の画素が記
憶されることを説明する図、第１０図は本発明に
よる実施例の構成を示すブロツク図、第１１図は
第１の具体例における画面構成を示す図、第１２
図は、第１１図における拡大画面の画素とIC
RAM番号との対応を示す図、第１３図はメモリ
のブロツクごとの構成を示す図、第１４図は任意
の画素を中心にした縦、横、斜めの各方向におけ
る画素との位置関係を示す図、第１５図は、第１
２図における特定の画素を中心にしたときの周囲
画素と、これ等画素の含まれるブロツクとの関係
を説明するための図、第１６図は、第１０図の実
施例に適合する第１の具体例における画像メモリ
の１メモリプレーン分の装置構成を示すブロツク
図、第１７図は、第１６図におけるメモリアドレ
ス制御部の具体的な構成を示すブロツク図、第１
８図は、第１６図におけるメモリブロツクの具体
的な構成を示すブロツク図、第１９図は第２の具
体例における相隣り合う画素とメモリブロツクと
の関係を説明するための図、第２０図は、第１０
図の実施例に適合する第２の具体例におけるメモ
リアドレス制御部の具体的な構成を示すブロツク
図である。図において、１−１〜ｎは書き込みデータレジ
スタ、２−１〜ｎは書き込みデータアドレスレジ
スタ、３は入力IC RAM検出回路、４は画素記
憶位置選択回路、５は書き込み／読み出し切換回
路、６は読み出しデータアドレスレジスタ、７は
画素選択回路、８はエネーブル制御回路、９は画
像メモリ、１０は読み出しデータレジスタ、９
０，９０′はメモリアドレス制御部、９１〜９４
はメモリブロツク、９０１，９０１′は第１画素
アドレスレジスタ、９０２，９０２′は第２画素
アドレスレジスタ、９０３，９０３′は書き込み
エネーブル制御器、９０４，９０４′は切替制御
器、９０５−１〜４，９０５′−１〜４，９０６
−１〜４，９０９−１〜４は切替器、９０７は比
較器、９０８は切替指示器、９１１は書き込みエ
ネーブル信号発生回路、９１２はアドレス信号切
替回路、９１３は書き込みデータ選択回路、９１
４はIC RAM、９１５は読み出しレジスタであ
る。

Claims

【特許請求の範囲】

１記憶回路と、該記憶回路にデータを書き込む
ための書込みデータレジスタおよび書込みデータ
アドレスレジスタと、前記記憶回路からデータを
読み出すための読出しデータレジスタおよび読出
しデータアドレスレジスタとを有する極座標から
直交座標に走査変換するためデジタル走査変換装
置において、個々の記憶容量をｎセル毎に区分け
したn²個のIC RAMをｎ個ずつブロツク化し、
各IC RAMの前記区分けされた中の１セルを各
ブロツクごと列方向にｎブロツク分走査し得るよ
うにアドレスを定め、かつｎ行まで行数が進むに
つれて各前列の２番目のブロツクからそれぞれ列
方向にｎブロツク前記セルを異ならせて走査し得
るようにアドレスを定めてなる単位記憶回路を、
行・列方向に配置した１画面分の画像メモリと、
予め該画像メモリの各セル位置と当該セルの属す
るIC RAMとの対応関係を定め、前記書込みデ
ータアドレスレジスタから同時に入力された前記
ｎセルの画面上のアドレスデータにより、そらの
ｎセルが記憶されるIC RAMを指定するIC
RAM検出回路と、該検出回路からのIC RAM指
定信号と前記アドレスデータとからｎセル分の書
込みアドレスデータを出力する画像記憶位置選択
回路と、該選択回路および前記読出しデータアド
レスレジスタの出力をうけ書込み時には前記画像
メモリの選ばれたブロツクに書込みアドレスを入
力し、読出し時にはラスター走査するべく前記画
像メモリの全IC RAMに同一アドレスを入力す
る切替回路とを備えたことを特徴とするデジタル
走査変換装置。