JPH03263683A - 画像メモリおよび画像メモリからデータを読み出す方法 - Google Patents
画像メモリおよび画像メモリからデータを読み出す方法Info
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- JPH03263683A JPH03263683A JP2062035A JP6203590A JPH03263683A JP H03263683 A JPH03263683 A JP H03263683A JP 2062035 A JP2062035 A JP 2062035A JP 6203590 A JP6203590 A JP 6203590A JP H03263683 A JPH03263683 A JP H03263683A
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- 230000015654 memory Effects 0.000 title claims abstract description 98
- 239000013545 self-assembled monolayer Substances 0.000 description 61
- 238000000034 method Methods 0.000 description 16
- 101150021948 SAM2 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 7
- 101150046378 RAM1 gene Proteins 0.000 description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 7
- 102100030343 Antigen peptide transporter 2 Human genes 0.000 description 5
- 101800000849 Tachykinin-associated peptide 2 Proteins 0.000 description 5
- FYAMXEPQQLNQDM-UHFFFAOYSA-N Tris(1-aziridinyl)phosphine oxide Chemical compound C1CN1P(N1CC1)(=O)N1CC1 FYAMXEPQQLNQDM-UHFFFAOYSA-N 0.000 description 5
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 2
- 101100355582 Arabidopsis thaliana ARAC1 gene Proteins 0.000 description 1
- 101001109137 Homo sapiens Receptor-interacting serine/threonine-protein kinase 2 Proteins 0.000 description 1
- 101000733257 Homo sapiens Rho guanine nucleotide exchange factor 28 Proteins 0.000 description 1
- 101710156256 Myosin phosphatase Rho-interacting protein Proteins 0.000 description 1
- 102100022502 Receptor-interacting serine/threonine-protein kinase 2 Human genes 0.000 description 1
- 102100033729 Receptor-interacting serine/threonine-protein kinase 3 Human genes 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は画像メモリに関するものである。
（従来の技術）
エンジニアリングワークステーション（ＥＷＳ）やコン
ピュータグラフィックス（ＣＧ）等の高速データ処理及
びその表示に適したメモリとして、近年デュアルポート
ビデオＲＡＭ （以下、ＤＰＲＡＭともいう）が注目さ
れている。このＤＰＲＡＭは、ランダムアクセス可能な
メモリアレイ（例えばＤＲＡＭ）を有しているランダム
アクセスボート（以下、ＲＡＭボートともいう）と、こ
のＲＡＭボートとは非同期的に巡回的にシリアルアクセ
スされるシリアルアクセスメモリを有しているシリアル
アクセスポート（以下、ＳＡＭポートともいう）とを備
えている。ＤＰＲＡＭにおいては、ＲＡＭボートとＳＡ
Ｍボートとの間でデータを転送するのでこの転送サイク
ル時のみＲＡＭボートとＳＡＭポートの間でタイミング
を同期させる必要がある。この転送サイクルにおけるタ
イミングを第６図を参照して説明する。ＲＡＭボートの
メモリアレイ１のある行Ｒのデータを、シリアルアクセ
スを間断なく行っているＳＡＭポートのシリアルアクセ
スメモリ２に転送する場合（第６図（ａ）参照）、ＲＡ
Ｓが立下がる前に転送を制御する外部信号ＤＴを立下げ
る（第６図（ｂ）の時刻Ｔ１参照）。
ピュータグラフィックス（ＣＧ）等の高速データ処理及
びその表示に適したメモリとして、近年デュアルポート
ビデオＲＡＭ （以下、ＤＰＲＡＭともいう）が注目さ
れている。このＤＰＲＡＭは、ランダムアクセス可能な
メモリアレイ（例えばＤＲＡＭ）を有しているランダム
アクセスボート（以下、ＲＡＭボートともいう）と、こ
のＲＡＭボートとは非同期的に巡回的にシリアルアクセ
スされるシリアルアクセスメモリを有しているシリアル
アクセスポート（以下、ＳＡＭポートともいう）とを備
えている。ＤＰＲＡＭにおいては、ＲＡＭボートとＳＡ
Ｍボートとの間でデータを転送するのでこの転送サイク
ル時のみＲＡＭボートとＳＡＭポートの間でタイミング
を同期させる必要がある。この転送サイクルにおけるタ
イミングを第６図を参照して説明する。ＲＡＭボートの
メモリアレイ１のある行Ｒのデータを、シリアルアクセ
スを間断なく行っているＳＡＭポートのシリアルアクセ
スメモリ２に転送する場合（第６図（ａ）参照）、ＲＡ
Ｓが立下がる前に転送を制御する外部信号ＤＴを立下げ
る（第６図（ｂ）の時刻Ｔ１参照）。
次に、通常のＲＡＭサイクルと同様にローアドレス及び
カラムアドレスをそれぞれＲＡＳ及びＣＡＳの立下がり
（第６図（ｂ）の時刻Ｔ２及びＴ３参照）に同期して与
えるが、通常のＲＡＭサイクルとは異なり、ローアドレ
スは転送すべきメモリアレイ１の行を示し、カラムアド
レスは転送完了後の新しいシリアルサイクルを始める位
置となるＴＡＰアドレスを示している。そして、信号Ｒ
ＡＳが立下がる時に外部信号ＤＴが“Ｌ”レベルであれ
ば転送サイクルに入り、外部信号ＤＴが立上がった次の
シリアルサイクル（第６図（ｂ）の時刻Ｔ６参照）から
転送されたデータをＴＡＰアドレスを先頭にして出力す
る。外部信号στの立上げタイミング（時刻Ｔ５）は、
シリアルクロツタ信号ＳＣの立上げ時刻Ｔ４から次の立
上げ（時刻Ｔ６）までの間に行う必要が有り、その時間
間隔ｔ（−Ｔ５−Ｔ４）およびｔ２ （−Ｔ６Ｔ５）に
制限がある。そしてシリアルクロック信号ＳＣのサイク
ルタイムは３０〜４０ ｎ５ｅｃであるため、時間間隔
ｔ １．ｔ ２に対する制約は応用する上においてきつ
いものである。そこで、これを緩和するためにスプリッ
ト転送方式が考えられた。
カラムアドレスをそれぞれＲＡＳ及びＣＡＳの立下がり
（第６図（ｂ）の時刻Ｔ２及びＴ３参照）に同期して与
えるが、通常のＲＡＭサイクルとは異なり、ローアドレ
スは転送すべきメモリアレイ１の行を示し、カラムアド
レスは転送完了後の新しいシリアルサイクルを始める位
置となるＴＡＰアドレスを示している。そして、信号Ｒ
ＡＳが立下がる時に外部信号ＤＴが“Ｌ”レベルであれ
ば転送サイクルに入り、外部信号ＤＴが立上がった次の
シリアルサイクル（第６図（ｂ）の時刻Ｔ６参照）から
転送されたデータをＴＡＰアドレスを先頭にして出力す
る。外部信号στの立上げタイミング（時刻Ｔ５）は、
シリアルクロツタ信号ＳＣの立上げ時刻Ｔ４から次の立
上げ（時刻Ｔ６）までの間に行う必要が有り、その時間
間隔ｔ（−Ｔ５−Ｔ４）およびｔ２ （−Ｔ６Ｔ５）に
制限がある。そしてシリアルクロック信号ＳＣのサイク
ルタイムは３０〜４０ ｎ５ｅｃであるため、時間間隔
ｔ １．ｔ ２に対する制約は応用する上においてきつ
いものである。そこで、これを緩和するためにスプリッ
ト転送方式が考えられた。
このスプリット転送方式を第７図を参照して説明する。
スプリット転送方式が用いられるＳＡＭボートのシリア
ルアクセスメモリ２は第７図（ａ）に示すようにＳＡＭ
（Ｌ）とＳＡＭ（Ｕ）の２つに分けられている。この
分割されたＳＡＭ （Ｌ）とＳＡＭ（Ｕ）はＴＡＰアド
レスの最上位ビット（以下、ＭＳＢともいう）の“０゛
と“１″にそれぞれ対応しており、それぞれ独立にデー
タ転送を行うことができる。今、ＳＡＭ （Ｌ）がシリ
アルアクセスを受けているときに転送サイクルが生じて
ＲＡＭボートのメモリアレイの行Ｒの転送を行う場合を
考える。ローアドレスが行Ｒを表すことは第６図の場合
と同様であるがＴＡＰアドレスのＭＳＢは無視されてシ
リアルアクセスを受けていない側のＭＳＢ（今の場合“
１′）にセットされる。
ルアクセスメモリ２は第７図（ａ）に示すようにＳＡＭ
（Ｌ）とＳＡＭ（Ｕ）の２つに分けられている。この
分割されたＳＡＭ （Ｌ）とＳＡＭ（Ｕ）はＴＡＰアド
レスの最上位ビット（以下、ＭＳＢともいう）の“０゛
と“１″にそれぞれ対応しており、それぞれ独立にデー
タ転送を行うことができる。今、ＳＡＭ （Ｌ）がシリ
アルアクセスを受けているときに転送サイクルが生じて
ＲＡＭボートのメモリアレイの行Ｒの転送を行う場合を
考える。ローアドレスが行Ｒを表すことは第６図の場合
と同様であるがＴＡＰアドレスのＭＳＢは無視されてシ
リアルアクセスを受けていない側のＭＳＢ（今の場合“
１′）にセットされる。
また、転送動作を行うのはセットされたＭＳＢ側のＳＡ
Ｍ （Ｕ）であり、転送されたデータはシリアルアクセ
スが進みＳＡＭ （Ｌ）からＳＡＭ（Ｕ）に移った時に
ＭＳＢが新たにセットされたＴＡＰアドレスからアクセ
スされる。第７図の場合、シリアルアクセスのシリアル
アドレスがＯ〜１２７までに転送サイクルが生じるとシ
リアルアドレスが１２８〜２５５であるＳＡＭ （Ｕ）
が行Ｒの対応する部分から転送を受ける、そしてシリア
ルアクセスが１２７まで進み次のＳＣサイクルに入ると
ＴＡＰアドレスがアクセスされ、更にシリアルアクセス
が継続する。このようにシリアルアクセスが行われてい
る分割されたシリアルアクセスメモリ部と転送が行われ
る分割されたシリアルアクセスメモリ部とが異なり、ま
たＴＡＰアドレスにアクセスする前サイクルのアドレス
が決まっているため、第６図の場合のようなタイミング
の制約が無い。
Ｍ （Ｕ）であり、転送されたデータはシリアルアクセ
スが進みＳＡＭ （Ｌ）からＳＡＭ（Ｕ）に移った時に
ＭＳＢが新たにセットされたＴＡＰアドレスからアクセ
スされる。第７図の場合、シリアルアクセスのシリアル
アドレスがＯ〜１２７までに転送サイクルが生じるとシ
リアルアドレスが１２８〜２５５であるＳＡＭ （Ｕ）
が行Ｒの対応する部分から転送を受ける、そしてシリア
ルアクセスが１２７まで進み次のＳＣサイクルに入ると
ＴＡＰアドレスがアクセスされ、更にシリアルアクセス
が継続する。このようにシリアルアクセスが行われてい
る分割されたシリアルアクセスメモリ部と転送が行われ
る分割されたシリアルアクセスメモリ部とが異なり、ま
たＴＡＰアドレスにアクセスする前サイクルのアドレス
が決まっているため、第６図の場合のようなタイミング
の制約が無い。
（発明が解決しようとする課題）
さて、このようなスプリット転送方式を用いて表示画面
データを高速処理するデータバッファの構成方法を次に
考えてみる。
データを高速処理するデータバッファの構成方法を次に
考えてみる。
ＤＰＲＡＭのランダムアクセスメモリとしてはＤＲＡＭ
が使われる。このためＤＲＡＭのベージモードを使用す
ることによって同一行のデータなら、ローアドレスが変
化する場合の１／２〜１／３の時間でデータをアクセス
することが出来る。また、この−行のデータはＳＡＭ部
からシリアル出力されるデータに対応し、このシリアル
データが表示画面のビクセルデータとなるわけで、画面
上これらビクセルをどの様に配置するかが高速な画面処
理では重要になる。画面処理上はなるべく正方形領域の
ビクセルが高速に処理出来る方がいかなるパターン処理
に対しても高速になる。即ち、縦、横、斜めのいかなる
方向にも高速な画面処理が出来る。そこでページモート
でアクセス出来る一行のデータを表示画面のスキャン方
向に対してどのように縦方向に割り当てるかが重要にな
る。
が使われる。このためＤＲＡＭのベージモードを使用す
ることによって同一行のデータなら、ローアドレスが変
化する場合の１／２〜１／３の時間でデータをアクセス
することが出来る。また、この−行のデータはＳＡＭ部
からシリアル出力されるデータに対応し、このシリアル
データが表示画面のビクセルデータとなるわけで、画面
上これらビクセルをどの様に配置するかが高速な画面処
理では重要になる。画面処理上はなるべく正方形領域の
ビクセルが高速に処理出来る方がいかなるパターン処理
に対しても高速になる。即ち、縦、横、斜めのいかなる
方向にも高速な画面処理が出来る。そこでページモート
でアクセス出来る一行のデータを表示画面のスキャン方
向に対してどのように縦方向に割り当てるかが重要にな
る。
画面をスキャン方向に４コのＤＰＲＡＭ、縦方向に４コ
のＤＰＲＡＭで構成するいわゆるタイルとして４×４を
採用した場合を考えてみる。第８図は一行のデータが２
５６ビツト、シリアルアクセスメモリ（以下、ＳＡＭと
もいう）の深さが２５６ビツトであるスプリット転送方
式のＤＰＲＡＭを用いた場合を示している。また、画面
サイズは簡単のためにスキャン方向に１５３６ビクセル
とする。第８図（ａ）においてＲＯｌＲｌ、Ｒ２・・・
・・・はランダムアクセスメモリ（以下、ＲＡＭという
）の行を示し、これらのカラム方向の番地がＯ〜１２７
であるＬと番地が１２８〜２５５であるＵはスプリット
転送における二分割されたＳＡＭにそれぞれ転送される
カラムを示す。
のＤＰＲＡＭで構成するいわゆるタイルとして４×４を
採用した場合を考えてみる。第８図は一行のデータが２
５６ビツト、シリアルアクセスメモリ（以下、ＳＡＭと
もいう）の深さが２５６ビツトであるスプリット転送方
式のＤＰＲＡＭを用いた場合を示している。また、画面
サイズは簡単のためにスキャン方向に１５３６ビクセル
とする。第８図（ａ）においてＲＯｌＲｌ、Ｒ２・・・
・・・はランダムアクセスメモリ（以下、ＲＡＭという
）の行を示し、これらのカラム方向の番地がＯ〜１２７
であるＬと番地が１２８〜２５５であるＵはスプリット
転送における二分割されたＳＡＭにそれぞれ転送される
カラムを示す。
スキャン方向の１５３６ピクセルは、この方向が４個の
デバイスＭ１）Ｍ２）Ｍ３、Ｍ４で構成されるので分割
された部分ＳＡＭの３コ （−１５３６／ （４ｘ１２８））分のデータに相当す
る。そこで部分ＳＡＭのＬとＵを縦方向のビクセルに割
り当てると、−行のページモードによるアクセスで、よ
り正方形に近い領域を画面処理出来ることになる。すな
わち、ＲＡＭ部のデータをＲＯＬ、ＲＩＵ、Ｒ２Ｌ、Ｒ
ＯＵ、ＲＩＬ。
デバイスＭ１）Ｍ２）Ｍ３、Ｍ４で構成されるので分割
された部分ＳＡＭの３コ （−１５３６／ （４ｘ１２８））分のデータに相当す
る。そこで部分ＳＡＭのＬとＵを縦方向のビクセルに割
り当てると、−行のページモードによるアクセスで、よ
り正方形に近い領域を画面処理出来ることになる。すな
わち、ＲＡＭ部のデータをＲＯＬ、ＲＩＵ、Ｒ２Ｌ、Ｒ
ＯＵ、ＲＩＬ。
Ｒ２Ｕ・・・・・・の順にスプリット転送する。ＳＡＭ
部からはシリアルにデータが出力されビクセルをスキャ
ンして行くので、画面上のデータ構成は第８図（ｂ）の
斜線で示した領域が行ＲＯのデータから成っている。こ
の領域はベージモードで何処にでもアクセス出来る。し
たがって、画面はベージモードでアクセス出来るように
第８図（ｂ）に示す斜線のタイルで敷き詰められて高速
な画面処理が可能となる。
部からはシリアルにデータが出力されビクセルをスキャ
ンして行くので、画面上のデータ構成は第８図（ｂ）の
斜線で示した領域が行ＲＯのデータから成っている。こ
の領域はベージモードで何処にでもアクセス出来る。し
たがって、画面はベージモードでアクセス出来るように
第８図（ｂ）に示す斜線のタイルで敷き詰められて高速
な画面処理が可能となる。
ここで、スキャン方向のデータ構成についてもう少し詳
しく見てみる。第９図に４コのＤＰＲＡＭのシリアルデ
ータからどのようにビクセルが構成されるかを示す。デ
バイスＭ１〜Ｍ４のＳＡＭ部からのデータは並直変換（
第９図（ａ）参照）をされてシリアル出力され画面のビ
クセルを一点一点構成する。こうすることによって画面
表示のためのシリアル出力の四分の−のスピードでＳＡ
Ｍのシリアルアクセスをすればよ（、ＳＡＭにかかる負
担を軽減できる。このように並直変換を行ったときのビ
クセルデータはスキャン方向に順番にＭｌ、Ｍ２．Ｍ３
．Ｍ４のＤＰＲＡＭからのデータの繰り返しとなる（第
９図（ｂ）参照）。
しく見てみる。第９図に４コのＤＰＲＡＭのシリアルデ
ータからどのようにビクセルが構成されるかを示す。デ
バイスＭ１〜Ｍ４のＳＡＭ部からのデータは並直変換（
第９図（ａ）参照）をされてシリアル出力され画面のビ
クセルを一点一点構成する。こうすることによって画面
表示のためのシリアル出力の四分の−のスピードでＳＡ
Ｍのシリアルアクセスをすればよ（、ＳＡＭにかかる負
担を軽減できる。このように並直変換を行ったときのビ
クセルデータはスキャン方向に順番にＭｌ、Ｍ２．Ｍ３
．Ｍ４のＤＰＲＡＭからのデータの繰り返しとなる（第
９図（ｂ）参照）。
第８図（ｂ）に示すタイルのＲＯＬなどの枠はこの様な
データ構成になっている。
データ構成になっている。
さて、ここで画面サイズが上述の場合とは異なる場合を
考えてみる。第１０図はスキャン方向のビクセル数が１
０２４の場合である。タイルのサイズを上述と同じく４
×４とすると、１０２４ビクセルは２コ（−１０２４／
（４Ｘ１２８））の部分ＳＡＭ部に相当する。このと
き、−行の分割データのＬとＵが縦方向のビクセル配置
に対応する様にするには、第１０図（ａ）に示すような
順番でスプリット転送を行う必要が有る。すなわち、Ｒ
ＯＬ、ＲＩＵＳＲＯＵＳＲＩＬ・・・・・・の順に転送
すれば第１０図（ｂ）の斜線領域を自由にページモード
でアクセス出来るようになる。しかし、この時の転送は
ＳＡＭに対してＬとＵが交差することになり従来のＤＰ
ＲＡＭではこのような転送を行うことができない。もち
ろんタイルの大きさを変えればこの画面サイズでも交差
転送無しにバッファを構成できるが、表示画面ごとにバ
ッファメモリーシステムの設計を変えなくてはならない
。
考えてみる。第１０図はスキャン方向のビクセル数が１
０２４の場合である。タイルのサイズを上述と同じく４
×４とすると、１０２４ビクセルは２コ（−１０２４／
（４Ｘ１２８））の部分ＳＡＭ部に相当する。このと
き、−行の分割データのＬとＵが縦方向のビクセル配置
に対応する様にするには、第１０図（ａ）に示すような
順番でスプリット転送を行う必要が有る。すなわち、Ｒ
ＯＬ、ＲＩＵＳＲＯＵＳＲＩＬ・・・・・・の順に転送
すれば第１０図（ｂ）の斜線領域を自由にページモード
でアクセス出来るようになる。しかし、この時の転送は
ＳＡＭに対してＬとＵが交差することになり従来のＤＰ
ＲＡＭではこのような転送を行うことができない。もち
ろんタイルの大きさを変えればこの画面サイズでも交差
転送無しにバッファを構成できるが、表示画面ごとにバ
ッファメモリーシステムの設計を変えなくてはならない
。
又、スキャン方向のタイルの数は、第８図（ｂ）の場合
から分かるように必ず奇数でないと交差転送が生じるか
ら、必ずしも画面サイズに対して無駄の無いメモリ容量
の最適なタイルサイズを選択できるとは限らない。
から分かるように必ず奇数でないと交差転送が生じるか
ら、必ずしも画面サイズに対して無駄の無いメモリ容量
の最適なタイルサイズを選択できるとは限らない。
本発明は上記事情を考慮してなされたものであって、表
示画面のサイズ毎にバッファメモリシステムを変える必
要のない画像メモリを提供することを目的とする。
示画面のサイズ毎にバッファメモリシステムを変える必
要のない画像メモリを提供することを目的とする。
（課題を解決するための手段）
本発明による画像メモリは、ランダムアクセス可能なメ
モリアレイと、このメモリアレイとは非同期に巡回的に
シリアルアクセスされ２ （ｎ〉１）等分に分割された
シリアルアクセスメモリと、前記メモリアレイとシリア
ルアクセスメモリとの間のデータ転送を行うデータ転送
手段と、メモリアレイの一行のデータによって表示画面
のタイルが構成されるように、シリアルアクセスメモリ
の分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分にメモリアレイから転送されるデータの
行を決定する決定手段と、各分割部分のシリアルアクセ
スの先頭番地及び最終番地の少なくとも一方を指定する
指定手段とを備え、転送手段はメモリアレイからシリア
ルアクセスメモリへのデータ転送を決定手段及び指定手
段の出力に基づいて行うことを特徴とする。
モリアレイと、このメモリアレイとは非同期に巡回的に
シリアルアクセスされ２ （ｎ〉１）等分に分割された
シリアルアクセスメモリと、前記メモリアレイとシリア
ルアクセスメモリとの間のデータ転送を行うデータ転送
手段と、メモリアレイの一行のデータによって表示画面
のタイルが構成されるように、シリアルアクセスメモリ
の分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分にメモリアレイから転送されるデータの
行を決定する決定手段と、各分割部分のシリアルアクセ
スの先頭番地及び最終番地の少なくとも一方を指定する
指定手段とを備え、転送手段はメモリアレイからシリア
ルアクセスメモリへのデータ転送を決定手段及び指定手
段の出力に基づいて行うことを特徴とする。
又、本発明による画像メモリは、ランダムアクセス可能
なメモリアレイと、このメモリアレイとは非同期に巡回
的にシリアルアクセスされ２ｎ（ｎ＞１）等分に分割さ
れたシリアルアクセスメモリと、シリアルアクセスメモ
リの分割部分とメモリアレイの１つの入出力単位をなす
メモリブロックとの間のデータ転送を行なうデータ転送
手段と、メモリブロックの同一行のデータによって表示
画面のタイルが構成されるようにシリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分にメモリブロックから転送されるデータ
の行を決定する決定手段と、各分割部分のシリアルアク
セスの先頭番地及び最終番地の少なくとも一方を指定す
る指定手段とを備え、転送手段はメモリアレイからシリ
アルアクセスメモリへのデータ転送を決定手段及び指定
手段の出力に基づいて行うことを特徴とする。
なメモリアレイと、このメモリアレイとは非同期に巡回
的にシリアルアクセスされ２ｎ（ｎ＞１）等分に分割さ
れたシリアルアクセスメモリと、シリアルアクセスメモ
リの分割部分とメモリアレイの１つの入出力単位をなす
メモリブロックとの間のデータ転送を行なうデータ転送
手段と、メモリブロックの同一行のデータによって表示
画面のタイルが構成されるようにシリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分にメモリブロックから転送されるデータ
の行を決定する決定手段と、各分割部分のシリアルアク
セスの先頭番地及び最終番地の少なくとも一方を指定す
る指定手段とを備え、転送手段はメモリアレイからシリ
アルアクセスメモリへのデータ転送を決定手段及び指定
手段の出力に基づいて行うことを特徴とする。
（作 用）
このように構成された本発明の画像メモリによれば、メ
モリアレイの一行のデータによって表示画面のタイルが
構成されるように決定手段によってシリアルアクセスメ
モリの分割部分のシリアルアクセスの順番及び各分割部
分にメモリアレイから転送されるデータの行が決定され
る。又、各分割部分のシリアルアクセスの先頭番地及び
最終番地の少なくとも一方が指定手段によって指定され
る。そしてメモリアレイからシリアルアクセスメモリへ
のデータ転送が決定手段及び指定手段の出力に基づいて
データ転送手段によって行われ、これによりバッファメ
モリシステムを変えることなく各種サイズの表示画面に
対応することができる。
モリアレイの一行のデータによって表示画面のタイルが
構成されるように決定手段によってシリアルアクセスメ
モリの分割部分のシリアルアクセスの順番及び各分割部
分にメモリアレイから転送されるデータの行が決定され
る。又、各分割部分のシリアルアクセスの先頭番地及び
最終番地の少なくとも一方が指定手段によって指定され
る。そしてメモリアレイからシリアルアクセスメモリへ
のデータ転送が決定手段及び指定手段の出力に基づいて
データ転送手段によって行われ、これによりバッファメ
モリシステムを変えることなく各種サイズの表示画面に
対応することができる。
又、上述のように構成された本発明の画像メモリによれ
ば、メモリブロックの同一行のデータによって表示画面
のタイルが構成されるように決定手段によってシリアル
アクセスメモリの分割部分のシリアルアクセスの順番及
び各分割部分にメモリブロックから転送されるデータの
行が決定される。更に各分割部分のシリアルアクセスの
先頭番地及び最終番地の少なくとも一方が指定手段によ
って指定される。そしてメモリアレイからシリアルアク
セスメモリへのデータ転送が決定手段及び指定手段の出
力に基づいてデータ転送手段にょって行われ、これによ
りバッファメモリンステムを変えることなく各種サイズ
の表示画面に対応することができる。
ば、メモリブロックの同一行のデータによって表示画面
のタイルが構成されるように決定手段によってシリアル
アクセスメモリの分割部分のシリアルアクセスの順番及
び各分割部分にメモリブロックから転送されるデータの
行が決定される。更に各分割部分のシリアルアクセスの
先頭番地及び最終番地の少なくとも一方が指定手段によ
って指定される。そしてメモリアレイからシリアルアク
セスメモリへのデータ転送が決定手段及び指定手段の出
力に基づいてデータ転送手段にょって行われ、これによ
りバッファメモリンステムを変えることなく各種サイズ
の表示画面に対応することができる。
（実施例）
第１図に本発明による画像メモリの一実施例を示す。こ
の実施例の画像メモリは、ランダムアクセス可能な１６
個のデバイスのメモリアレイ（以下、ＲＡＭともいう）
１． （ｆ−１，・・・１６）と、１６個のデバイス
のシリアルアクセスメモリ（以下、ＳＡＭともいう）
２ｙ、 （１−１，・・・１６）と、データ転送手段
３と、決定手段４と、指定手段５とを備えており（第１
図（ａ）参照）、スキャン方向に１０２４個のビクセル
を有する表示画面１０の表示データを記憶する。各ＳＡ
Ｍ２．はＲＡＭＩ、とは非同期に巡回的にシリアルアク
セスされ、この実施例では４分割されている。決定手段
４は、１６個のＲＡＭｌ０．・・・１１６の１行のデー
タによって表示画面１０のタイルが構成されるように各
ＳＡＭ２．の分割部分のシリアルアクセスの順番を決定
するとともに各分割部分にＲＡＭ１．から転送されるデ
ータの行を決定する。
の実施例の画像メモリは、ランダムアクセス可能な１６
個のデバイスのメモリアレイ（以下、ＲＡＭともいう）
１． （ｆ−１，・・・１６）と、１６個のデバイス
のシリアルアクセスメモリ（以下、ＳＡＭともいう）
２ｙ、 （１−１，・・・１６）と、データ転送手段
３と、決定手段４と、指定手段５とを備えており（第１
図（ａ）参照）、スキャン方向に１０２４個のビクセル
を有する表示画面１０の表示データを記憶する。各ＳＡ
Ｍ２．はＲＡＭＩ、とは非同期に巡回的にシリアルアク
セスされ、この実施例では４分割されている。決定手段
４は、１６個のＲＡＭｌ０．・・・１１６の１行のデー
タによって表示画面１０のタイルが構成されるように各
ＳＡＭ２．の分割部分のシリアルアクセスの順番を決定
するとともに各分割部分にＲＡＭ１．から転送されるデ
ータの行を決定する。
指定手段５を用いて各ＳＡＭ２．の各分割部分のシリア
ルアクセスの先頭番地又は最終番地を指定する。データ
転送手段３は、各ＲＡＭ１．と各ＳＡＭ２１との間のデ
ータ転送を行うが、各ＲＡＭ１１からＳＡＭ２．へのデ
ータ転送については決定手段４及び指定手段５の出力に
基づいて行う。
ルアクセスの先頭番地又は最終番地を指定する。データ
転送手段３は、各ＲＡＭ１．と各ＳＡＭ２１との間のデ
ータ転送を行うが、各ＲＡＭ１１からＳＡＭ２．へのデ
ータ転送については決定手段４及び指定手段５の出力に
基づいて行う。
次に上記実施例の動作を説明する。なお、各ＲＡＭＩ、
の、ＳＡＭ２．の４分割された分割部分に対応する一行
のカラム部分をＰＯ，Ｐｉ、Ｐ２゜Ｐ３とし、これらの
カラム部分ＰＯ，ＰＩ、Ｐ２゜Ｐ３は各々６４ビツトか
ら構成されているものとする。すると表示画面１０のス
キャン方向のビクセルは４個（−１０２４／ （４ｘ６
４））の分割されたＳＡＭに相当することになる。そこ
で決定手段４によって各ＲＡＭＩ、からＳＡＭ２１への
データ転送の順序をＲＯＰＯ，ＲＩＰＩ、Ｒ２Ｐ２）Ｒ
３Ｐ３．ＲＯＰＩ、ＲＩＰ２．Ｒ２Ｐ３゜Ｒ３ＰＯ，Ｒ
ＯＰ２．ＲＩＰ３．Ｒ２ＰＯ，Ｒ３Ｐｉ、ＲＯＰ３．Ｒ
ＩＰＯ，Ｒ２Ｐ１．Ｒ３Ｐ２と決定する。ここでＲＯ，
Ｒ１，Ｒ２，Ｒ３はＲＡＭＩ、の行を示し、例えばＲＯ
ＰＯはＲＡＭＩ、の行ＲＯのカラム部分ＰＯを示す。な
お指定手段５によってＳＡＭ２．の各分割部分のシリア
ルアクセスの先頭番地又最終番地が指定されるがこの実
施例の場合は後述するように画面がきっちりタイルで埋
め尽くせるため、指定手段５の出力が無視される。決定
手段４によって上述のように各ＲＡＭＩ、からＳＡＭ２
．へのデータ転送の順序が決定されると、この決定され
た順序に基づいてデータ転送手段３によってデータが転
送される。そして各ＳＡＭ２．から表示画面１０へのデ
ータ転送は次のようにして行われる。まず、ＲＡＭ１＋
（１＝１ ｌ ・・・４）からＳＡＭ２． （ｉ
−１，・・・４）に転送された４個のＲＯＰＯのデータ
を第９図に示すように並直変換して表示画面１０に転送
する。その後、ＲＡ Ｍ １１（１−１。
の、ＳＡＭ２．の４分割された分割部分に対応する一行
のカラム部分をＰＯ，Ｐｉ、Ｐ２゜Ｐ３とし、これらの
カラム部分ＰＯ，ＰＩ、Ｐ２゜Ｐ３は各々６４ビツトか
ら構成されているものとする。すると表示画面１０のス
キャン方向のビクセルは４個（−１０２４／ （４ｘ６
４））の分割されたＳＡＭに相当することになる。そこ
で決定手段４によって各ＲＡＭＩ、からＳＡＭ２１への
データ転送の順序をＲＯＰＯ，ＲＩＰＩ、Ｒ２Ｐ２）Ｒ
３Ｐ３．ＲＯＰＩ、ＲＩＰ２．Ｒ２Ｐ３゜Ｒ３ＰＯ，Ｒ
ＯＰ２．ＲＩＰ３．Ｒ２ＰＯ，Ｒ３Ｐｉ、ＲＯＰ３．Ｒ
ＩＰＯ，Ｒ２Ｐ１．Ｒ３Ｐ２と決定する。ここでＲＯ，
Ｒ１，Ｒ２，Ｒ３はＲＡＭＩ、の行を示し、例えばＲＯ
ＰＯはＲＡＭＩ、の行ＲＯのカラム部分ＰＯを示す。な
お指定手段５によってＳＡＭ２．の各分割部分のシリア
ルアクセスの先頭番地又最終番地が指定されるがこの実
施例の場合は後述するように画面がきっちりタイルで埋
め尽くせるため、指定手段５の出力が無視される。決定
手段４によって上述のように各ＲＡＭＩ、からＳＡＭ２
．へのデータ転送の順序が決定されると、この決定され
た順序に基づいてデータ転送手段３によってデータが転
送される。そして各ＳＡＭ２．から表示画面１０へのデ
ータ転送は次のようにして行われる。まず、ＲＡＭ１＋
（１＝１ ｌ ・・・４）からＳＡＭ２． （ｉ
−１，・・・４）に転送された４個のＲＯＰＯのデータ
を第９図に示すように並直変換して表示画面１０に転送
する。その後、ＲＡ Ｍ １１（１−１。
・・・４）からＳＡＭ２１ （ｉ−１，・・・４）に転
送された４個のＲＩＰＩのデータを並直変換して表示画
面１０に送る。このように、決定手段４によって決定さ
れたデータ転送の順序に従って、ＲＡＭ１． （ｉ−
１，・・・４）からＳＡＭ２． （ｉ］
ｌ
−１，・・・４）に転送された４個のＲＪＰＫ （Ｊ。
送された４個のＲＩＰＩのデータを並直変換して表示画
面１０に送る。このように、決定手段４によって決定さ
れたデータ転送の順序に従って、ＲＡＭ１． （ｉ−
１，・・・４）からＳＡＭ２． （ｉ］
ｌ
−１，・・・４）に転送された４個のＲＪＰＫ （Ｊ。
Ｋ−０，・・・３）のデータを表示画面１０に転送する
ことを繰り返す。そしてこの転送完了後、同様にして決
定手段４によって決定されたデータ転送の順序に従って
ＲＡＭ１．（ｉ−５，・・・８）からＳ Ａ Ｍ ２
ｘ （１−５、・８）に転送されたデータを表示画面
１０に転送し、これをＲＡＭ１．（ｉ−１３〜１６）か
らＳＡＭ２． （ｉ−１３〜１６）に転送されたデー
タを表示画面に転送するまで繰り返す。すると１６個の
ＲＡＭ１．（ｉ−１，・１６）の−行のデータによって
タイル（第１図（ｂ）に示す斜線部）が構成されること
になる。
ことを繰り返す。そしてこの転送完了後、同様にして決
定手段４によって決定されたデータ転送の順序に従って
ＲＡＭ１．（ｉ−５，・・・８）からＳ Ａ Ｍ ２
ｘ （１−５、・８）に転送されたデータを表示画面
１０に転送し、これをＲＡＭ１．（ｉ−１３〜１６）か
らＳＡＭ２． （ｉ−１３〜１６）に転送されたデー
タを表示画面に転送するまで繰り返す。すると１６個の
ＲＡＭ１．（ｉ−１，・１６）の−行のデータによって
タイル（第１図（ｂ）に示す斜線部）が構成されること
になる。
したがってこのタイルはベージモードで高速にアクセス
できることになる。上記実施例では、表示画面１０のサ
イズがスキャン方向で１０２４個のビクセルからなる場
合を示したが、この画面サイズがいくらであっても６４
ビツトに分割されたＳＡＭ２．の幾つかでスキャン方向
のビクセルを構成でき、しかも転送が各部分で独立に行
うことができるので交差した転送を行う必要が無いこと
になる。
できることになる。上記実施例では、表示画面１０のサ
イズがスキャン方向で１０２４個のビクセルからなる場
合を示したが、この画面サイズがいくらであっても６４
ビツトに分割されたＳＡＭ２．の幾つかでスキャン方向
のビクセルを構成でき、しかも転送が各部分で独立に行
うことができるので交差した転送を行う必要が無いこと
になる。
次に、画面がきっちりタイルで埋め尽くせない場合には
、各分割部分での転送の指定手段５によって指定された
ＴＡＰアドレスの制御をきらんと行なう必要がある。次
にこれを説明する。
、各分割部分での転送の指定手段５によって指定された
ＴＡＰアドレスの制御をきらんと行なう必要がある。次
にこれを説明する。
第２図と第３図に転送データとＴＡＰアドレスの関係の
一例を示す。まず、第２図はシリアルアクセスが新しい
分割ＳＡＭに進んだときその部分での先頭シリアルアド
レスをＴＡＰアドレスが指定する方式の場合である。行
Ｒ○からデータが転送されているシリアルアドレス０〜
６３のＳＡＭ（ＰＯ）のアクセス中に、ＳＡＭ（Ｐ２）
にあるＴＡＰＯを指定する行Ｒ２からの転送が入ると、
ＳＡＭ （Ｐ２）のみで転送が行われ、シリアルアドレ
ス６３の次はＴＡＰＯにシリアルアクセスが飛ぶ。次に
、シリアルアドレスＴＡＰＯ〜１９１のＳＡＭ （Ｐ２
）のアクセス中に、ＳＡＭ （Ｐｌ）にあるＴＡＰ２を
指定する行ＲＯからの転送が人ると、ＳＡＭ（ＰＩ）の
みで転送が行われ、シリアルアドレス１９１の次はＴＡ
Ｐ２にシリアルアクセスが飛ぶ。次に、シリアルアドレ
スＴＡＰ２〜１２７のＳＡＭ（Ｐｌ）のアクセス中に、
ＳＡＭ （Ｐ３）にあるＴＡＰＩを指定する行Ｒ１から
の転送が入ると、ＳＡＭ（Ｐ３）のみで転送が行われ、
シリアルアドレスが１２７の次はＴＡＰＩにシリアルア
クセスが飛ぶ。そしてＳＡＭ （Ｐ３）のアクセス中に
転送が無ければシリアルアドレス２５５の次はアドレス
Ｏへとアクセスが循環していく。
一例を示す。まず、第２図はシリアルアクセスが新しい
分割ＳＡＭに進んだときその部分での先頭シリアルアド
レスをＴＡＰアドレスが指定する方式の場合である。行
Ｒ○からデータが転送されているシリアルアドレス０〜
６３のＳＡＭ（ＰＯ）のアクセス中に、ＳＡＭ（Ｐ２）
にあるＴＡＰＯを指定する行Ｒ２からの転送が入ると、
ＳＡＭ （Ｐ２）のみで転送が行われ、シリアルアドレ
ス６３の次はＴＡＰＯにシリアルアクセスが飛ぶ。次に
、シリアルアドレスＴＡＰＯ〜１９１のＳＡＭ （Ｐ２
）のアクセス中に、ＳＡＭ （Ｐｌ）にあるＴＡＰ２を
指定する行ＲＯからの転送が人ると、ＳＡＭ（ＰＩ）の
みで転送が行われ、シリアルアドレス１９１の次はＴＡ
Ｐ２にシリアルアクセスが飛ぶ。次に、シリアルアドレ
スＴＡＰ２〜１２７のＳＡＭ（Ｐｌ）のアクセス中に、
ＳＡＭ （Ｐ３）にあるＴＡＰＩを指定する行Ｒ１から
の転送が入ると、ＳＡＭ（Ｐ３）のみで転送が行われ、
シリアルアドレスが１２７の次はＴＡＰＩにシリアルア
クセスが飛ぶ。そしてＳＡＭ （Ｐ３）のアクセス中に
転送が無ければシリアルアドレス２５５の次はアドレス
Ｏへとアクセスが循環していく。
第３図はシリアルアクセスが新しい分割ＳＡＭに進んだ
ときその部分での最終シリアルアドレスをＴＡＰアドレ
スが指定する場合を示したものである。行ＲＯからのデ
ータが転送されたシリアルアドレス０〜６３のＳＡＭ（
ＰＯ）のアクセス中に、ＳＡＭ（Ｐ２）にあるＴＡＰＯ
を指定する行Ｒ２からの転送が入ると、ＳＡＭ （Ｐ２
）のみで転送が行われ、アドレスが６３の次はアドレス
１２８にシリアルアクセスが飛ぶ。次に、シリアルアド
レス１２８〜ＴＡＰＯのＳＡＭ （Ｐ２）のアクセス中
に、ＳＡＭ（ＰＩ）にあるＴＡＰ２を指定する行Ｒ３か
らの転送が入ると、ＳＡＭ （Ｐｌ）のみで転送が行わ
れ、シリアルアドレスがＴＡＰＯの次はアドレス６４に
シリアルアクセスが飛ぶ。次に、シリアルアドレス６４
〜ＴＡＰ２のＳＡＭ（ＰＩ）のアクセス中に、ＳＡＭ
（Ｐ３）にあるＴＡＰＩを指定する行Ｒ１からの転送が
入ると、ＳＡＭ（Ｐ３）のみで転送が行われ、シリアル
アドレスＴＡＰ２の次はアドレス１９２にシリアルアク
セスが飛ぶ。ＴＡＰＩの次はアドレス０へとアクセスが
循環していく。
ときその部分での最終シリアルアドレスをＴＡＰアドレ
スが指定する場合を示したものである。行ＲＯからのデ
ータが転送されたシリアルアドレス０〜６３のＳＡＭ（
ＰＯ）のアクセス中に、ＳＡＭ（Ｐ２）にあるＴＡＰＯ
を指定する行Ｒ２からの転送が入ると、ＳＡＭ （Ｐ２
）のみで転送が行われ、アドレスが６３の次はアドレス
１２８にシリアルアクセスが飛ぶ。次に、シリアルアド
レス１２８〜ＴＡＰＯのＳＡＭ （Ｐ２）のアクセス中
に、ＳＡＭ（ＰＩ）にあるＴＡＰ２を指定する行Ｒ３か
らの転送が入ると、ＳＡＭ （Ｐｌ）のみで転送が行わ
れ、シリアルアドレスがＴＡＰＯの次はアドレス６４に
シリアルアクセスが飛ぶ。次に、シリアルアドレス６４
〜ＴＡＰ２のＳＡＭ（ＰＩ）のアクセス中に、ＳＡＭ
（Ｐ３）にあるＴＡＰＩを指定する行Ｒ１からの転送が
入ると、ＳＡＭ（Ｐ３）のみで転送が行われ、シリアル
アドレスＴＡＰ２の次はアドレス１９２にシリアルアク
セスが飛ぶ。ＴＡＰＩの次はアドレス０へとアクセスが
循環していく。
ＴＡＰアドレスが先頭の場合と最終の場合について別々
に示したが、各転送の指定のときにどちらのＴＡＰ方式
を採るか選択出来るようにしておけば無論両者を混合し
て行うことが出来る。以上のようなＴＡＰアドレスコン
トロールが出来れば、便意の画面サイズの表示画面に対
応できる。第４図に示したようにタイルでスキャン方向
がぴったり埋め尽くせない場合、一番端のタイルにおい
ては、ＣＡＳＥＩ （第４図（ａ）参照）のように先頭
ＴＡＰアドレスを適当に選んでやるか、ＣＡＳＥ２ （
第４図（ｂ）参照）のように最終ＴＡＰアドレスを適当
に選んでやればビクセル数とシリアルアクセス数をぴっ
たり一致させることが出来る。または、第５図に示すよ
うにタイルのサイズ自体を変えてタイルでスキャン方向
がぴったり埋め尽くせるようにすることも出来る。この
場合、ＣＡＳＥＩ （第５図（ａ）参照）のように先頭
ＴＡＰアドレスを適当に選んでやるか、ＣＡＳＥ２ （
第５図（ｃ）参照）のように最終ＴＡＰアドレスを適当
に選んでやれば、タイルの変更されたビクセル数にぴっ
たりのシリアルアクセス数の分割ＳＡＭを構成出来る。
に示したが、各転送の指定のときにどちらのＴＡＰ方式
を採るか選択出来るようにしておけば無論両者を混合し
て行うことが出来る。以上のようなＴＡＰアドレスコン
トロールが出来れば、便意の画面サイズの表示画面に対
応できる。第４図に示したようにタイルでスキャン方向
がぴったり埋め尽くせない場合、一番端のタイルにおい
ては、ＣＡＳＥＩ （第４図（ａ）参照）のように先頭
ＴＡＰアドレスを適当に選んでやるか、ＣＡＳＥ２ （
第４図（ｂ）参照）のように最終ＴＡＰアドレスを適当
に選んでやればビクセル数とシリアルアクセス数をぴっ
たり一致させることが出来る。または、第５図に示すよ
うにタイルのサイズ自体を変えてタイルでスキャン方向
がぴったり埋め尽くせるようにすることも出来る。この
場合、ＣＡＳＥＩ （第５図（ａ）参照）のように先頭
ＴＡＰアドレスを適当に選んでやるか、ＣＡＳＥ２ （
第５図（ｃ）参照）のように最終ＴＡＰアドレスを適当
に選んでやれば、タイルの変更されたビクセル数にぴっ
たりのシリアルアクセス数の分割ＳＡＭを構成出来る。
これらの場合において、スキャン方向のタイル数は偶数
でも奇数でもよく何の制約も無いので、画面サイズに最
適のメモリー容量の構成を採ることが出来る。
でも奇数でもよく何の制約も無いので、画面サイズに最
適のメモリー容量の構成を採ることが出来る。
最後に、転送サイクルで指定したＴＡＰアドレスがシリ
アルアクセスを実行している分割ＳＡＭ内にある場合の
対処方法について考えておく。この場合にはシリアルア
クセスが行われている部分ＳＡＭと転送が行われる部分
ＳＡＭが一致してしまうため、以下のような３つの方法
が考えられる。
アルアクセスを実行している分割ＳＡＭ内にある場合の
対処方法について考えておく。この場合にはシリアルア
クセスが行われている部分ＳＡＭと転送が行われる部分
ＳＡＭが一致してしまうため、以下のような３つの方法
が考えられる。
１） 転送時のタイミング規定を第６図の場合と同じに
してＲＡＭとＳＡＭのデータ転送を行なう。
してＲＡＭとＳＡＭのデータ転送を行なう。
２） 転送は無視される。
３、 ７ＡＰアドレスのビットの内、分割されたＳＡ
Ｍ部分を指定するビットの内容が無視されて、シリアル
アクセスを実行している次の分割ＳＡＭのビットの値が
セットされる。
Ｍ部分を指定するビットの内容が無視されて、シリアル
アクセスを実行している次の分割ＳＡＭのビットの値が
セットされる。
ここで、次の分割ＳＡＭとは転送サイクルが入らないで
シリアルアクセスを続けた場合に順次にアクセスされる
分割ＳＡＭのことである。
シリアルアクセスを続けた場合に順次にアクセスされる
分割ＳＡＭのことである。
以上の説明ではＳＡＭを四分割した場合を例にとってき
たが、分割数は２のｎ乗（ｎ＞１）であればよいことは
勿論である。
たが、分割数は２のｎ乗（ｎ＞１）であればよいことは
勿論である。
また、ＲＡＭの一つの入出力単位の一行のデータが分割
されて部分ＳＡＭのデータとして転送される場合を主に
示したが、各部分ＳＡＭにそれぞれが一つの入出力単位
となるＲ Ａ Ｍを対応させても良い。この場合、行は
各部分ＲＡＭで同一のアドレスの行が選択されるか、も
ちろん転送は選択的に制御できるようにする。この場合
はＲＡＭのビット構成とＳＡＭのビット構成か異なるこ
とになる。（例えば、ＲＡＭが×１６に対してＳＡＭは
×４など） 〔発明の効果〕 以上説明したように本発明によれば、バッファメモリシ
ステムを変えることなく各種サイズの表示画面に対応す
ることができる。
されて部分ＳＡＭのデータとして転送される場合を主に
示したが、各部分ＳＡＭにそれぞれが一つの入出力単位
となるＲ Ａ Ｍを対応させても良い。この場合、行は
各部分ＲＡＭで同一のアドレスの行が選択されるか、も
ちろん転送は選択的に制御できるようにする。この場合
はＲＡＭのビット構成とＳＡＭのビット構成か異なるこ
とになる。（例えば、ＲＡＭが×１６に対してＳＡＭは
×４など） 〔発明の効果〕 以上説明したように本発明によれば、バッファメモリシ
ステムを変えることなく各種サイズの表示画面に対応す
ることができる。
第１図は本発明による画像メモリの一実施例を示すブロ
ック図、第２図及び第３図は転送データとＴＡＰアドレ
スの関係を説明する説明図、第４図は表示画面サイズが
タイルによってピッタリ埋め尽くせない場合の本発明の
画像メモリのタイルの処理方法を説明する説明図、第５
図は表示画面サイズにタイルサイズを合わせる、本発明
の画像メモリを用いた処理方法を説明する説明図、第６
図は従来のデータ転送方式を説明する説明図、第７図は
従来のスプリット転送方式を説明する説明図、第８図は
従来のスプリット転送方式で出来るだけ正方形ピクセル
領域をベージモードサイクルでアクセスできるようにし
た転送方法を説明する説明図、第９図は４つのデバイス
のＳＡＭポートとスキャン方向のビクセルの文・Ｊ応を
説明する説明図、第１０図は従来のスプリット転送方式
で出来るだけ正方形ビクセル領域をベージモードサイク
ルでアクセスできるようにした転送方法を用いた場合の
従来の画像メモリの問題点を説明する説明図である。 ＩＩ （ｔ−１，・・・１６）・・・メモリアレイ、２
゜（ｉ−１，・・・１６）・・・シリアルアクセスメモ
リ、３・・・データ転送手段、４・・・決定手段、５・
・・指定手段、１０・・・表示画面。 第２図
ック図、第２図及び第３図は転送データとＴＡＰアドレ
スの関係を説明する説明図、第４図は表示画面サイズが
タイルによってピッタリ埋め尽くせない場合の本発明の
画像メモリのタイルの処理方法を説明する説明図、第５
図は表示画面サイズにタイルサイズを合わせる、本発明
の画像メモリを用いた処理方法を説明する説明図、第６
図は従来のデータ転送方式を説明する説明図、第７図は
従来のスプリット転送方式を説明する説明図、第８図は
従来のスプリット転送方式で出来るだけ正方形ピクセル
領域をベージモードサイクルでアクセスできるようにし
た転送方法を説明する説明図、第９図は４つのデバイス
のＳＡＭポートとスキャン方向のビクセルの文・Ｊ応を
説明する説明図、第１０図は従来のスプリット転送方式
で出来るだけ正方形ビクセル領域をベージモードサイク
ルでアクセスできるようにした転送方法を用いた場合の
従来の画像メモリの問題点を説明する説明図である。 ＩＩ （ｔ−１，・・・１６）・・・メモリアレイ、２
゜（ｉ−１，・・・１６）・・・シリアルアクセスメモ
リ、３・・・データ転送手段、４・・・決定手段、５・
・・指定手段、１０・・・表示画面。 第２図
Claims (1)
- 【特許請求の範囲】 １）ランダムアクセス可能なメモリアレイと、このメモ
リアレイとは非同期に巡回的にシリアルアクセスされ２
＾ｎ（ｎ＞１）等分に分割されたシリアルアクセスメモ
リと、前記メモリアレイとシリアルアクセスメモリとの
間のデータ転送を行うデータ転送手段と、前記メモリア
レイの一行のデータによって表示画面のタイルが構成さ
れるように、前記シリアルアクセスメモリの分割部分の
シリアルアクセスの順番を決定するとともに、各分割部
分に前記メモリアレイから転送されるデータの行を決定
する決定手段と、各分割部分のシリアルアクセスの先頭
番地及び最終番地の少なくとも一方を指定する指定手段
とを備え、前記転送手段は前記メモリアレイからシリア
ルアクセスメモリへのデータ転送を前記決定手段及び指
定手段の出力に基づいて行うことを特徴とする画像メモ
リ。 ２）ランダムアクセス可能なメモリアレイと、このメモ
リアレイとは非同期に巡回的にシリアルアクセスされ２
＾ｎ（ｎ＞１）等分に分割されたシリアルアクセスメモ
リと、前記シリアルアクセスメモリの分割部分と前記メ
モリアレイの１つの入出力単位をなすメモリブロックと
の間のデータ転送を行なうデータ転送手段と、前記メモ
リブロックの同一行のデータによって表示画面のタイル
が構成されるように前記シリアルアクセスメモリの分割
部分のシリアルアクセスの順番を決定するとともに各分
割部分に前記メモリブロックから転送されるデータの行
を決定する決定手段と、各分割部分のシリアルアクセス
の先頭番地及び最終番地の少なくとも一方を指定する指
定手段とを備え、前記データ転送手段は前記メモリアレ
イからシリアルアクセスメモリへのデータ転送を前記決
定手段及び指定手段の出力に基づいて行うことを特徴と
する画像メモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| KR1019910003713A KR950000497B1 (ko) | 1990-03-13 | 1991-03-08 | 화상메모리 |
| EP91103835A EP0447937B1 (en) | 1990-03-13 | 1991-03-13 | Image memory |
| DE69126055T DE69126055T2 (de) | 1990-03-13 | 1991-03-13 | Bildspeicher |
| US08/264,233 US5581733A (en) | 1990-03-13 | 1994-06-22 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
| US08/757,570 US5893167A (en) | 1990-03-13 | 1996-11-27 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access |
| US09/280,565 US6134637A (en) | 1990-03-13 | 1999-03-30 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
| US09/655,939 US6389521B1 (en) | 1990-03-13 | 2000-09-06 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263683A true JPH03263683A (ja) | 1991-11-25 |
| JPH0821233B2 JPH0821233B2 (ja) | 1996-03-04 |
Family
ID=13188509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062035A Expired - Lifetime JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (4) | US5581733A (ja) |
| EP (1) | EP0447937B1 (ja) |
| JP (1) | JPH0821233B2 (ja) |
| KR (1) | KR950000497B1 (ja) |
| DE (1) | DE69126055T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5623624A (en) * | 1993-02-01 | 1997-04-22 | Micron Technology, Inc. | Memory control architecture for high speed transfer options |
| GB2277012B (en) * | 1993-04-08 | 1997-06-18 | Sony Uk Ltd | Image data storage |
| JP3435205B2 (ja) * | 1994-03-16 | 2003-08-11 | 株式会社東芝 | 半導体記憶装置 |
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| US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
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| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
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-
1990
- 1990-03-13 JP JP2062035A patent/JPH0821233B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-08 KR KR1019910003713A patent/KR950000497B1/ko not_active IP Right Cessation
- 1991-03-13 DE DE69126055T patent/DE69126055T2/de not_active Expired - Fee Related
- 1991-03-13 EP EP91103835A patent/EP0447937B1/en not_active Expired - Lifetime
-
1994
- 1994-06-22 US US08/264,233 patent/US5581733A/en not_active Expired - Lifetime
-
1996
- 1996-11-27 US US08/757,570 patent/US5893167A/en not_active Expired - Fee Related
-
1999
- 1999-03-30 US US09/280,565 patent/US6134637A/en not_active Expired - Fee Related
-
2000
- 2000-09-06 US US09/655,939 patent/US6389521B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6359641A (ja) * | 1986-08-29 | 1988-03-15 | Fujitsu Ltd | 画像メモリ |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5581733A (en) | 1996-12-03 |
| US6389521B1 (en) | 2002-05-14 |
| EP0447937A3 (en) | 1993-01-27 |
| EP0447937A2 (en) | 1991-09-25 |
| EP0447937B1 (en) | 1997-05-14 |
| JPH0821233B2 (ja) | 1996-03-04 |
| US6134637A (en) | 2000-10-17 |
| US5893167A (en) | 1999-04-06 |
| DE69126055T2 (de) | 1997-09-25 |
| DE69126055D1 (de) | 1997-06-19 |
| KR950000497B1 (ko) | 1995-01-24 |
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Legal Events
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