JPH04145570A - 計算機システムのオペレーション制御方式 - Google Patents
計算機システムのオペレーション制御方式Info
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- JPH04145570A JPH04145570A JP2267886A JP26788690A JPH04145570A JP H04145570 A JPH04145570 A JP H04145570A JP 2267886 A JP2267886 A JP 2267886A JP 26788690 A JP26788690 A JP 26788690A JP H04145570 A JPH04145570 A JP H04145570A
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- 239000000872 buffer Substances 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 238000012217 deletion Methods 0.000 claims description 4
- 230000037430 deletion Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
変換索引緩衝機構を持つＣＰＵを複数台接続した計算機
システムのオペレーション制卸方式に関し、 命令と命令との実行の間てＩ ＰＴＥ要求によるエント
リーの消去を行なって、命令の実行途中で変換索引緩衝
機構の内容の変化を禁止することを目的とし、 変換索引緩衝機構を持つＣＰＵを複数台接続した計算機
システムの任意のＣＰＵでシステム内の全ての変換索引
緩衝機構の指定されたページ・テーブル・エントリーに
関連したエントリーの消去を指示するＩ ＰＴＥ命令か
実行されたとき各ＣＰＵ間のオペレーションを制御する
計算機システムのオペレーション制御方式において、該
任意のＣＰＵからのＩ ＰＴＥ要求及びＩ ＰＴＥアド
レスを受取って自ＣＰＵ内の命令演算処理部にＩＰＴＥ
割込みを行なう割込み手段と、該命令演算処理部でＩ
ＰＴＥ割込み時実行中の命令が終了した後口ＣＰＵ内の
変換索引緩衝機構を検索して関連エントリーの消去を開
始し、該任意のＣＰＵに通知する消去手段と、該消去の
開始と共に該命令演算処理部の命令、実行の継続を指示
する継続指示手段と、該命令演算処理部か継続して実行
する命令で該変換索引緩衝機構内の該関連エントリーを
使用する場合に該変換索引緩衝機構の関連エントリーの
消去完了まて該命令演算処理部を停止させるーｒンター
ロツク手段とを全てのＣＰＵに有し構成する。
システムのオペレーション制卸方式に関し、 命令と命令との実行の間てＩ ＰＴＥ要求によるエント
リーの消去を行なって、命令の実行途中で変換索引緩衝
機構の内容の変化を禁止することを目的とし、 変換索引緩衝機構を持つＣＰＵを複数台接続した計算機
システムの任意のＣＰＵでシステム内の全ての変換索引
緩衝機構の指定されたページ・テーブル・エントリーに
関連したエントリーの消去を指示するＩ ＰＴＥ命令か
実行されたとき各ＣＰＵ間のオペレーションを制御する
計算機システムのオペレーション制御方式において、該
任意のＣＰＵからのＩ ＰＴＥ要求及びＩ ＰＴＥアド
レスを受取って自ＣＰＵ内の命令演算処理部にＩＰＴＥ
割込みを行なう割込み手段と、該命令演算処理部でＩ
ＰＴＥ割込み時実行中の命令が終了した後口ＣＰＵ内の
変換索引緩衝機構を検索して関連エントリーの消去を開
始し、該任意のＣＰＵに通知する消去手段と、該消去の
開始と共に該命令演算処理部の命令、実行の継続を指示
する継続指示手段と、該命令演算処理部か継続して実行
する命令で該変換索引緩衝機構内の該関連エントリーを
使用する場合に該変換索引緩衝機構の関連エントリーの
消去完了まて該命令演算処理部を停止させるーｒンター
ロツク手段とを全てのＣＰＵに有し構成する。
〔産業上の利用分野〕
本発明は計算機システムのオペレーション制御方式に関
し、変換検索緩衝機構を持つＣＰＵを複数台接続した計
算機システムのオペレーション制御方式に関する。
し、変換検索緩衝機構を持つＣＰＵを複数台接続した計
算機システムのオペレーション制御方式に関する。
命令演算処理にマイクロ命令の介在を持ち、変換索引緩
衝機構（ＴＬＢ）により動的アドレス変換を高速に行な
うＣＰＵを複数台接続した計算機システムかある。この
ようなシステムでは指定されたページ・テーブル・エン
トリーの無効化、及びシステム内の全ＣＰＵ内のＴＬＢ
から上記無効化に関連したエントリー消去するためにイ
ンバリッド・ページ・テーブル・エントリー（ＩＰＴＥ
）命令か実行され、その際にＩ ＰＴＥ命令の実行前後
でＴＬＢの参照に違いが生じないようにする必要かある
。
衝機構（ＴＬＢ）により動的アドレス変換を高速に行な
うＣＰＵを複数台接続した計算機システムかある。この
ようなシステムでは指定されたページ・テーブル・エン
トリーの無効化、及びシステム内の全ＣＰＵ内のＴＬＢ
から上記無効化に関連したエントリー消去するためにイ
ンバリッド・ページ・テーブル・エントリー（ＩＰＴＥ
）命令か実行され、その際にＩ ＰＴＥ命令の実行前後
でＴＬＢの参照に違いが生じないようにする必要かある
。
従来、任意のＣＰＵかＩ ＰＴＥ命令を実行すると、任
意のＣＰＵより他のＣＰＵに対して関連するエントリー
の消去か依頼され、他のＣＰＵはこの依頼を受取った時
点で即刻、関連するエントリーの消去を実行している。
意のＣＰＵより他のＣＰＵに対して関連するエントリー
の消去か依頼され、他のＣＰＵはこの依頼を受取った時
点で即刻、関連するエントリーの消去を実行している。
従来システムでは関連するエントリーの消去を依頼を受
取った他のＣＰＵは内蔵する命令演算処理部か命令を実
行しいてる最中であってもＴＬＢの該当するエントリー
の消去を実行するため、他のＣＰＵではエントリーの消
去の実行の前後で単一の命令か参照するＴＬＢの内容に
違いが生じてしまうという問題かあった。
取った他のＣＰＵは内蔵する命令演算処理部か命令を実
行しいてる最中であってもＴＬＢの該当するエントリー
の消去を実行するため、他のＣＰＵではエントリーの消
去の実行の前後で単一の命令か参照するＴＬＢの内容に
違いが生じてしまうという問題かあった。
本発明は上記の点に鑑みなされたもので、命令と命令と
の実行の間でＩ ＰＴＥ要求によるエントリーの消去を
行なって、命令の実行途中でＴＬＢの内容の変化を禁止
する計算機システムのオペレーション制御方式を提供す
ることを目的とする。
の実行の間でＩ ＰＴＥ要求によるエントリーの消去を
行なって、命令の実行途中でＴＬＢの内容の変化を禁止
する計算機システムのオペレーション制御方式を提供す
ることを目的とする。
第１図は本発明は原理図を示す。
同図中、変換索引緩衝機構（ＴＬＢ）ｌを持つＣＰＵｌ
１．１２夫々は記憶制御装置１２を介して主記憶装置１
３に接続され計算機システムを構成しており、任意のＣ
ＰＵｌ０てシステム内の全てのＣＰＵｌ０，１１の変換
索引緩衝機構ｌの指定されたページ・テーブル・エント
リニに関連したエントリーの消去を指示するＩ ＰＴＥ
命令か実行される。
１．１２夫々は記憶制御装置１２を介して主記憶装置１
３に接続され計算機システムを構成しており、任意のＣ
ＰＵｌ０てシステム内の全てのＣＰＵｌ０，１１の変換
索引緩衝機構ｌの指定されたページ・テーブル・エント
リニに関連したエントリーの消去を指示するＩ ＰＴＥ
命令か実行される。
割込み手段３は、任意のＣＰＵｌ０からのＩＰＴＥ要求
及びＩ ＰＴＥアドレスを受取って自ＣＰＵ１ｌ内の命
令演算処理部２にＩ ＰＴＥ割込みを行なう。
及びＩ ＰＴＥアドレスを受取って自ＣＰＵ１ｌ内の命
令演算処理部２にＩ ＰＴＥ割込みを行なう。
消去手段４は、命令演算処理部２でＩＰＴＥ割込み時に
実行中の命令が終了した後自ＣＰＵＩＩ内の変換索引緩
衝機構１を検索して関連エントリーの消去を開始し、任
意のＣＰＵｌ０に通知する。
実行中の命令が終了した後自ＣＰＵＩＩ内の変換索引緩
衝機構１を検索して関連エントリーの消去を開始し、任
意のＣＰＵｌ０に通知する。
継続指示手段５は、消去の開始と共に命令演算処理部２
の命令、実行の継続を指示する。
の命令、実行の継続を指示する。
インターロック手段６は、命令演算処理部２か継続して
実行する命令で変換索引緩衝機構ｌ内の関連エントリー
を使用する場合に変換索引緩衝機構１の演算エントリー
の消去完了まで命令演算処理部２を停止させる。
実行する命令で変換索引緩衝機構ｌ内の関連エントリー
を使用する場合に変換索引緩衝機構１の演算エントリー
の消去完了まで命令演算処理部２を停止させる。
本発明においては、Ｉ ＰＴＥ要求を受取った他のＣＰ
ＵＩＩでは実行中の命令が終了したときＴＬＢＩの関連
エントリーの消去を開始し、命令演算処理部２で次に実
行する命令がＴＬＢＩの消去する関連エントリーを使用
するときインターロックがかかってこの命令の実行がＴ
ＬＢＩの関連エントリーの消去まで停止されて、他のＣ
ＰＵＩＩでは命令と命令との実行の間でＩ ＰＴＥ要求
によるエントリーの消去が行なわれ、命令の実行途中で
ＴＬＢＩの内容か変化することがない。
ＵＩＩでは実行中の命令が終了したときＴＬＢＩの関連
エントリーの消去を開始し、命令演算処理部２で次に実
行する命令がＴＬＢＩの消去する関連エントリーを使用
するときインターロックがかかってこの命令の実行がＴ
ＬＢＩの関連エントリーの消去まで停止されて、他のＣ
ＰＵＩＩでは命令と命令との実行の間でＩ ＰＴＥ要求
によるエントリーの消去が行なわれ、命令の実行途中で
ＴＬＢＩの内容か変化することがない。
第２図は本発明方式のＣＰＵの構成図を示す。
同図中、端子２０．２１夫々にはＩ ＰＴＥ要求元のＣ
ＰＵｌ０よりＭＣＵ１２を介してＩ ＰＴＥを行なうた
めのＴＬＢの実アドレスを指示するＩＰＴＥアドレス及
びＩ ＰＴＥ要求か入来しアドレスレジスタ（ＡＤＲ）
２２．要求レジスタ（ＲＥＱＲ）２３に供給され、制御
部２５よりクロックイネーブル（ＣＬＥ）を供給された
とき格納される。ＲＥＱＲ２３に格納されたＩ ＰＴＥ
要求は制御部２５に供給され、制御部２５はこのＴ Ｐ
ＴＥ要求を受付けると命令演算処理部２６対してＩＰＴ
Ｅ割込み（ＩＰＴＥ−［ＮＴＲＵＰＴ ｌ０Ｎ）をかけ
、命令演算処理部２６よりの割込み解除（［ＮＴＲＵＰ
Ｔ ｌ０Ｎ−ＣＡＮＣＥＬ）を待つ。。
ＰＵｌ０よりＭＣＵ１２を介してＩ ＰＴＥを行なうた
めのＴＬＢの実アドレスを指示するＩＰＴＥアドレス及
びＩ ＰＴＥ要求か入来しアドレスレジスタ（ＡＤＲ）
２２．要求レジスタ（ＲＥＱＲ）２３に供給され、制御
部２５よりクロックイネーブル（ＣＬＥ）を供給された
とき格納される。ＲＥＱＲ２３に格納されたＩ ＰＴＥ
要求は制御部２５に供給され、制御部２５はこのＴ Ｐ
ＴＥ要求を受付けると命令演算処理部２６対してＩＰＴ
Ｅ割込み（ＩＰＴＥ−［ＮＴＲＵＰＴ ｌ０Ｎ）をかけ
、命令演算処理部２６よりの割込み解除（［ＮＴＲＵＰ
Ｔ ｌ０Ｎ−ＣＡＮＣＥＬ）を待つ。。
命令演算処理部２６はＩ ＰＴＥ割込みか来た時点で実
行中の命令か実行を終了すると割込み解除を制御部２５
に指令する。
行中の命令か実行を終了すると割込み解除を制御部２５
に指令する。
制御部２５は割込み解除の指令によってアドレスカウン
タ（ＡＤＣ）２８にＴＬＢサーチを指令し、かつ命令演
算部２６に対して命令処理続行を許可するためにＩ Ｐ
ＴＥ割込み（［ＰＴＥ−［ＮＴＲＵＰＴ ［ＯＮ）を落
とす。また端子２７からＩ ＰＴＥ割込み元のＣＰＵｌ
０に対してＩＰＴＥ完了（［ＰＴＥ−ＥＮＤ）を返送す
る。
タ（ＡＤＣ）２８にＴＬＢサーチを指令し、かつ命令演
算部２６に対して命令処理続行を許可するためにＩ Ｐ
ＴＥ割込み（［ＰＴＥ−［ＮＴＲＵＰＴ ［ＯＮ）を落
とす。また端子２７からＩ ＰＴＥ割込み元のＣＰＵｌ
０に対してＩＰＴＥ完了（［ＰＴＥ−ＥＮＤ）を返送す
る。
制御部２５は命令演算処理部２６からの主記憶１３のア
クセス要求か来ない限りＡＤＣ２８を加算器２９によっ
て順次をカウントアツプしてサーチアドレス（論理アド
レス）を生成してセレクタ３１よりＴＬＢ３２に供給す
る。この間に主記憶Ｉ３のアクセス要求がくると制御部
２５はＡＤＣ２８のカウントアツプを一時停止し、命令
演算部２６よりの論理アドレスが論理アドレスレジスタ
（ＬＡＲ）３０からセレクタ３１で優先的にＴＬＢ３２
に供給される。
クセス要求か来ない限りＡＤＣ２８を加算器２９によっ
て順次をカウントアツプしてサーチアドレス（論理アド
レス）を生成してセレクタ３１よりＴＬＢ３２に供給す
る。この間に主記憶Ｉ３のアクセス要求がくると制御部
２５はＡＤＣ２８のカウントアツプを一時停止し、命令
演算部２６よりの論理アドレスが論理アドレスレジスタ
（ＬＡＲ）３０からセレクタ３１で優先的にＴＬＢ３２
に供給される。
ＴＬＢ３２は論理アドレスに対応して実アドレス及び有
効“１”／無効“０″を指示するバクラドピットが格納
されている。ＴＬＢ３２から読出された実アドレスはコ
ンパレータ（ＣＯＭＰ）３３でＡＤＲ２２のＩ ＰＴＥ
アドレスと比較され、一致したときＣＯＭＰ３３より制
御部３３に一致信号か供給される。
効“１”／無効“０″を指示するバクラドピットが格納
されている。ＴＬＢ３２から読出された実アドレスはコ
ンパレータ（ＣＯＭＰ）３３でＡＤＲ２２のＩ ＰＴＥ
アドレスと比較され、一致したときＣＯＭＰ３３より制
御部３３に一致信号か供給される。
制御部３３はＡＤＣ２８によるＴＬＢ３２のサーチ時に
一致信号か供給されると、ＴＬＢ３２にライトイネーブ
ル（ＷＥ）を供給して、その突アドレスのバリッドピッ
ドに０″を書込む。また命令演算処理部２６による主記
憶アクセス要求時に一致信号が供給されると、命令演算
部２６に対してインターロック（ＩＮＴＥＲＬＯＣＫ）
を指示し、ＡＤＣ２８にＴＬＢ３２のサーチを再び実行
させる。この実行か終了するまでインターロックか持続
し、この間、命令演算処理部２６による命令の実行は一
時停止される。
一致信号か供給されると、ＴＬＢ３２にライトイネーブ
ル（ＷＥ）を供給して、その突アドレスのバリッドピッ
ドに０″を書込む。また命令演算処理部２６による主記
憶アクセス要求時に一致信号が供給されると、命令演算
部２６に対してインターロック（ＩＮＴＥＲＬＯＣＫ）
を指示し、ＡＤＣ２８にＴＬＢ３２のサーチを再び実行
させる。この実行か終了するまでインターロックか持続
し、この間、命令演算処理部２６による命令の実行は一
時停止される。
第３図、第４図夫々は本発明方式のフローチャート、タ
イムチャートを示す。
イムチャートを示す。
第３図中、任意のＣＰＵｌ０はＩ ＰＴＥ命令を実行す
ることにより他のＣＰＵＩＩに対して第４図（Ａ）、（
Ｂ）に示すＩ ＰＴＥ要求とＩ ＰＴＥアドレスを送る
（ステップ４０）。この後、ＩＰＴＥ命令の実行によっ
て自ＣＰＵｌ０内のＴＬＢの関連エントリーの無効化を
行ない（ステップ４１）、他ＣＰＵＩＩのＩ ＰＴＥ処
理の完了を待ち（ステップ４２）、他ＣＰＵＩ２よりＩ
ＰＴＥ−ＥＮＤか通知されると処理を終了する。
ることにより他のＣＰＵＩＩに対して第４図（Ａ）、（
Ｂ）に示すＩ ＰＴＥ要求とＩ ＰＴＥアドレスを送る
（ステップ４０）。この後、ＩＰＴＥ命令の実行によっ
て自ＣＰＵｌ０内のＴＬＢの関連エントリーの無効化を
行ない（ステップ４１）、他ＣＰＵＩＩのＩ ＰＴＥ処
理の完了を待ち（ステップ４２）、他ＣＰＵＩ２よりＩ
ＰＴＥ−ＥＮＤか通知されると処理を終了する。
ステップ４０によって第４図（Ｄ）に示す如くＩ ＰＴ
ＥアドレスかＡＤＲ２２に格納された後、他ＣＰＵＩＩ
は制御部２５により第４図（Ｅ）に示す如く命令演算処
理部２６にＩ ＰＴＥ割込みをかける（ステップ４３）
。この後、第４図（Ｆ）に示す割込み解除かあると（ス
テップ４３）、第４図（Ｇ）に示す制御部２５内の要求
に従って第４図（Ｃ）に示すＩ ＰＴＥ完了をＣＰＵｌ
０に通知すると共に、Ｉ ＰＴＥアドレスで指示された
ＴＬＢ３２の関連エントリーを無効化し、第４図（Ｅ）
に示すＩ ＰＴＥ割込みを落とし命令の継続を命令演算
処理部２６に対して許可する（ステップ４５）。
ＥアドレスかＡＤＲ２２に格納された後、他ＣＰＵＩＩ
は制御部２５により第４図（Ｅ）に示す如く命令演算処
理部２６にＩ ＰＴＥ割込みをかける（ステップ４３）
。この後、第４図（Ｆ）に示す割込み解除かあると（ス
テップ４３）、第４図（Ｇ）に示す制御部２５内の要求
に従って第４図（Ｃ）に示すＩ ＰＴＥ完了をＣＰＵｌ
０に通知すると共に、Ｉ ＰＴＥアドレスで指示された
ＴＬＢ３２の関連エントリーを無効化し、第４図（Ｅ）
に示すＩ ＰＴＥ割込みを落とし命令の継続を命令演算
処理部２６に対して許可する（ステップ４５）。
このように、Ｉ ＰＴＥ要求を受取った他のＣＰＵ１ｌ
では実行中の命令か終了したときＴＬＢ３２の関連エン
トリーの消去を開始し、命令演算処理部２５で次に実行
する命令６がＴＬＢ３２の消去する関連エントリーを使
用するときインターロックかかかってこの命令の実行が
ＴＬＢ３２の関連エントリーの消去まて停止されて、他
のＣＰＵ１ｌては命令と命令との実行の間でＩ ＰＴＥ
要求によるエントリーの消去か行なわれ、命令の実行途
中でＴＬＢＩの内容か変化することかない。
では実行中の命令か終了したときＴＬＢ３２の関連エン
トリーの消去を開始し、命令演算処理部２５で次に実行
する命令６がＴＬＢ３２の消去する関連エントリーを使
用するときインターロックかかかってこの命令の実行が
ＴＬＢ３２の関連エントリーの消去まて停止されて、他
のＣＰＵ１ｌては命令と命令との実行の間でＩ ＰＴＥ
要求によるエントリーの消去か行なわれ、命令の実行途
中でＴＬＢＩの内容か変化することかない。
上述の如く、本発明の計算機システムのオペレーション
制御方式によれば、命令と命令との実行の間でＩ ＰＴ
Ｅ要求によるエントリーの消去を行なって、命令の実行
途中でＴＬＢの内容の変化かなくなり、実用上きわめて
有用である。
制御方式によれば、命令と命令との実行の間でＩ ＰＴ
Ｅ要求によるエントリーの消去を行なって、命令の実行
途中でＴＬＢの内容の変化かなくなり、実用上きわめて
有用である。
第１図は本発明の原理図、
第２図は本発明方式のＣＰＵの一実施例のブロック、
第３図は本発明方式のフローチャート、第４図は本発明
方式のタイムチャートである。 図において、 ■、３２は変換索引緩衝機構、 ２．２６は命令演算処理部、 ３は割込み手段、 ４は消去手段、 ５は継続指示手段、 ６はインターロック手段、 ２５は制御部、 ２８はアドレスカウンタ（ＡＤＣ）、 ３３はコンパレータ、 ４０〜４５はステップ を示す。 本発明の原理図 第１図
方式のタイムチャートである。 図において、 ■、３２は変換索引緩衝機構、 ２．２６は命令演算処理部、 ３は割込み手段、 ４は消去手段、 ５は継続指示手段、 ６はインターロック手段、 ２５は制御部、 ２８はアドレスカウンタ（ＡＤＣ）、 ３３はコンパレータ、 ４０〜４５はステップ を示す。 本発明の原理図 第１図
Claims (1)
- 【特許請求の範囲】 変換索引緩衝機構（１）を持つＣＰＵ（１０、１１）を
複数台接続した計算機システムの任意のＣＰＵ（１０）
でシステム内の全ての変換索引緩衝機構（１）の指定さ
れたページ・テーブル・エントリーに関連したエントリ
ーの消去を指示するＩＰＴＥ命令が実行されたとき各Ｃ
ＰＵ（１０、１１）間のオペレーションを制御する計算
機システムのオペレーション制御方式において、 該任意のＣＰＵ（１０）からのＩＰＴＥ要求及びＩＰＴ
Ｅアドレスを受取って自ＣＰＵ（１１）内の命令演算処
理部（２）にＩＰＴＥ割込みを行なう割込み手段（３）
と、 該命令演算処理部（２）でＩＰＴＥ割込み時に実行中の
命令が終了した後自ＣＰＵ（１１）内の変換索引緩衝機
構（１）を検索して関連エントリーの消去を開始し、該
任意のＣＰＵに通知する消去手段（４）と、 該消去の開始と共に該命令演算処理部（２）の命令、実
行の継続を指示する継続指示手段（５）と、 該命令演算処理部（２）が継続して実行する命令で該変
換索引緩衝機構（１）内の該関連エントリーを使用する
場合に該変換索引緩衝機構（１）の関連エントリーの消
去完了まで該命令演算処理部（２）を停止させるインタ
ーロック手段（６）とを全てのＣＰＵに有することを特
徴とする計算機システムのオペレーション制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267886A JPH04145570A (ja) | 1990-10-05 | 1990-10-05 | 計算機システムのオペレーション制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267886A JPH04145570A (ja) | 1990-10-05 | 1990-10-05 | 計算機システムのオペレーション制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145570A true JPH04145570A (ja) | 1992-05-19 |
Family
ID=17450995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267886A Pending JPH04145570A (ja) | 1990-10-05 | 1990-10-05 | 計算機システムのオペレーション制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004326798A (ja) * | 2003-04-28 | 2004-11-18 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・データ処理システム |
-
1990
- 1990-10-05 JP JP2267886A patent/JPH04145570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004326798A (ja) * | 2003-04-28 | 2004-11-18 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・データ処理システム |
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