JPS5928288A - バツフアメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は先入れ先出しメモリを有するバッファメモリの
制御回路に関する。

〔従来技術〕

従来、先入れ先出しメモリを有するバッファメモリを制
御する場合に、ある一連の読出し転送を終了して別の一
連の読出し転送を開始する時は。

既に先読みによって先入れ先出しメモリ内に存在する古
い不要なデータを消去して主記憶装置に対し改めて読出
しを要求していた。

しかし、主記憶装置のアクセスタイムが長い場合は、新
たな処理に入った後で以前の先読み要求によるデータが
読出されて来ることがあり、このようにして読出された
データが有効であるか否かの判断ができないという欠点
があった。

〔発明の目的〕

本発明の目的は先入れ先出しメモリの外に制御回路を付
加することにより、主記憶装置に対して過去に先読み要
求した不要なデータと現時点で必要なデータとを区別可
能にして、不要なデータは除去し必要々データのみを出
力できるようにしたバッファメモリ制御回路を提供する
ことにある。

〔発明の構成〕

本発明は、先入れ先出しメモリを有するバッファメモリ
装置の制御回路において、主記憶装置に対してデータの
読出し要求を行う際に同時に送付する付加情報を発生す
る手段と、上記先入れ先出しメモリからのデータの付加
情報とその時点で上記伺加情報発生手段内に存在する付
加情報とを比較してその一致性によって上記先入れ先出
しメモリからのデータの有効性を判定する手段と、該判
定手段の出力で有効なデータのみを出力する手段と、上
記先入れ先出しメモリ内の上記比較された付加情報とこ
れに対応するデータとを消去する手段とを備えたことを
特徴とするバッファメモリ制御回路である。

〔発明の原理〕

本発明のバッファメモリ制御回路では、データの有効性
を判定するための付加情報を用いる。この付加情報は主
記憶装置に対する先読み要求と同時に転送され、読出し
たデータと共に返送されて先入れ先出しメモリへ格納さ
れる。そして先入れ先出しメモリからの付加情報と制御
回路内の付加情報とが一致すればその時の先入れ先出し
メモリからのデータは有効であり、一致しなければ無効
であると判断する。

〔発明の実施例〕

次に本発明について図面を参照して詳細に説明する。

本発明の実施例を示す第１図において９本発明のバッフ
ァメモリ制御回路は、先入れ先出しメモリ（以下、　Ｆ
ＩＦＯと略称する）１０と、レジスタ１１と、比較器１
２と、フリップフロップ１３とを含んで構成されている
。

フリップフロップ１３は付加情報を蓄えておシ。

主記憶装置に対して先読み要求が行われると同時に、経
路１０９からの信号で経路１００を通して付加情報を主
記憶装置へ送る。主記憶装置から読出されたデータが経
路１０１を通してＰＩＦＯＩ　Ｏへ格納されると同時に
、これに対応した付加情報は何ら変更されることなく主
記憶装置から経路１０２を通して返送されてＦＩＦＯＩ
Ｏへ格納される。ＰＩＦＯｌｏを初期状態にするために
は経路１０３への信号によってリセットする。

ＦＩＦＯＩＯへ格納されたデータは、最初に格納された
ものが最初に出力されて経路１０４を通してレジスタ１
１の入力へ与えられる。これと同時に。

格納された付加情報は経路１０５を通して比較器１２の
一方の入力へ与えられる。比較器１２の他方の入力には
フリップフロップ１３の付加情報を経路１００を通して
与える。

比較器１２における比較の結果が一致した場合は、信号
線１０６を通してレジスタ１１をセットしてＦＩＦＯ１
０からのデータを取シ込む。レジスタ１１へ取り込まれ
たデータは経路１０７を通してメモリリード要求をして
いる装置へ送られる。レジスタ１１ヘデータをセットし
た後は、ＦＩＦＯＩＯの該データと付加情報は不要とな
るので信号線１０８からの信号によって取出しを指示し
、除去される。

比較器１２での比較の結果が不一致の場合は。

レジスタ１１へのセットは行なわず、該データは無効と
々り付加情報と共に信号線１０８からの信（５） 号によって取出しを指示し、除去される。このことによ
りメモリリード要求をしている装置へ無効データが送ら
れることはない。

さらに先読みされた２語目以後のデータに対しても同様
の処理を行う。

なお信号線１０８へのデータ除去信号は、　ＰＩＦＯｌ
ｏからデータ出力が可能になった時点で出力される信号
をタイミング回路１４で一定時間タイミングをずらした
信号を利用している。

一連のメモＩＪ　ＩＪ−ド要求が終了して、新たな一連
のメモリリードを開始する場合は、リード要求をした装
置から経路１０９を通して送られてくる信号でフリップ
フロップ１３を更新して付加情報を更新する。さらにＦ
ＩＦＯＩＯは、経路１０３からの信号によってリセット
され、蓄えられていた旧データは消去される。以後の先
読み要求時には更新された付加情報が使用される。

ところで、ＦＩＦＯＩＯのリセット後にも主記憶装置か
らは以前に先読み要求したデータが経路１０１を通して
到来１シ、さらに更新前の古い付加情報が（６） 経路１０２を通して送付されてＦＩＦＯ１０へ格納され
ることがあし得る。しかし、古い付加情報と更新後の付
加情報とは一致しないので前述の様にこのデータは無効
とされ、メモリリードを要求した装置へ送られることは
ない。有効なデータとして処理されるのは、新たな一連
のメモＩＪ　ＩＪ−ド要求で最初に要求したデータ以後
となる。

〔発明の効果〕

本発明は以上説明したように、付加情報を使用してバッ
ファメモリ装置を制御する構成によυ。

先入れ先出しメモリ内のデータの有効性を調べて無効な
データを除去し、有効なデータのみを出力できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 図において、１０・・・先入れ先出しメモリ、１１・・
・レジスタ、１２・・・比較器、１３・・・フリッｆフ
。 ツノ、１４・・・タイミング回路。 代理人（７１２７）弁理士後謄洋介 （７） 第１図 −５０： ）

Claims (1)

【特許請求の範囲】
1. １、先入れ先出しメモリを有するバッファメモリ装置の
   制御回路において、主記憶装置に対してデータの読出し
   要求を行う際に同時に送付する付加情報を発生する手段
   と、上記先入れ先出しメモリからのデータの付加情報と
   その時点で上記付加情報発生手段内に存在する付加情報
   とを比較してその一致性によって上記先入れ先出しメモ
   リからのデータの有効性を判定する手段と、該判定手段
   の出力で有効なデータのみを出力する手段と、上記先入
   れ先出しメモリ内の上記比較された細か情報とこれに対
   応するデータとを消去する手段とを備えたことを特徴と
   する・ぐラフアメモリ制御回路。