JPS63200251A - キヤツシユメモリ制御方法 - Google Patents
キヤツシユメモリ制御方法Info
- Publication number
- JPS63200251A JPS63200251A JP62033062A JP3306287A JPS63200251A JP S63200251 A JPS63200251 A JP S63200251A JP 62033062 A JP62033062 A JP 62033062A JP 3306287 A JP3306287 A JP 3306287A JP S63200251 A JPS63200251 A JP S63200251A
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- JP
- Japan
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- memory
- processor
- cache
- cache memory
- mode
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ライトバック方式のキャッシュメモリにおけ
る、キャッシュメモリ制御方法に関するものである。
る、キャッシュメモリ制御方法に関するものである。
従来の技術
従来のライトバック方式のキャッシュメモリの制御は、
以下に示す様な方式で行なわれる。
以下に示す様な方式で行なわれる。
メモリアクセス要求元からメモリアクセスが行なわれる
とリードシーケンスの場合はアクセスに対応するデータ
がキャッシュメモリ上に存在する時は、キャッシュメモ
リからアクセスされ、アクセスに対応するデータがキャ
ソンユメモリ上に存在しない時は、対応するデータが含
まれるブロックデータが主メモリからキャッシュメモリ
上に登録され、それと共にデータがアクセスされる。
とリードシーケンスの場合はアクセスに対応するデータ
がキャッシュメモリ上に存在する時は、キャッシュメモ
リからアクセスされ、アクセスに対応するデータがキャ
ソンユメモリ上に存在しない時は、対応するデータが含
まれるブロックデータが主メモリからキャッシュメモリ
上に登録され、それと共にデータがアクセスされる。
反対にライトシーケンスの場合はアクセスに対応するキ
ャッシュメモリのブロックにライトデータを書込む。従
ってライトバック方式のキャッシュメモリでは、メモリ
へのライトはキャッシュメモリにのみ書込むため最新メ
モリデータは主メモリ上にはなく、キャッシュメモリ上
に存在することがある。このためメモリアクセス時に対
応データがキャッシュメモリ上に存在しないときのりブ
レイス時に、リプレイスされるブロックのデータが主メ
モリ上にはないデータを含んでいる時は、リプレイスさ
れるブロックのデータを主メモリに戻さなければならな
い。このキャッシュメモリから主メモリ装置への書込み
作業をスワップアウトと言うが、上記した様にスワップ
アウトは従来キャッシュがリプレイスされる時のみ行な
われる。
ャッシュメモリのブロックにライトデータを書込む。従
ってライトバック方式のキャッシュメモリでは、メモリ
へのライトはキャッシュメモリにのみ書込むため最新メ
モリデータは主メモリ上にはなく、キャッシュメモリ上
に存在することがある。このためメモリアクセス時に対
応データがキャッシュメモリ上に存在しないときのりブ
レイス時に、リプレイスされるブロックのデータが主メ
モリ上にはないデータを含んでいる時は、リプレイスさ
れるブロックのデータを主メモリに戻さなければならな
い。このキャッシュメモリから主メモリ装置への書込み
作業をスワップアウトと言うが、上記した様にスワップ
アウトは従来キャッシュがリプレイスされる時のみ行な
われる。
尚従来のライトバックキャッシュメモリについては岩波
書店「マイクロコンピュータのノ・−ドウエアＪＰ１３
６−Ｐｌ ３９に記されている。
書店「マイクロコンピュータのノ・−ドウエアＪＰ１３
６−Ｐｌ ３９に記されている。
発明が解決しようとする問題点
しかしながら上記のような制御方法では、キャッシュメ
モリのりブレイス時に、主メモリ上に最新データがない
場合が多くなり主メモリにデータを書込む作業が多くな
る。従ってキャッシュメモリ上のデータを主メモリに書
込む間、アイドル状態になる事があるＣＰＵは、その処
理速度が低下するという問題点を有していた。
モリのりブレイス時に、主メモリ上に最新データがない
場合が多くなり主メモリにデータを書込む作業が多くな
る。従ってキャッシュメモリ上のデータを主メモリに書
込む間、アイドル状態になる事があるＣＰＵは、その処
理速度が低下するという問題点を有していた。
本発明はかかる点に鑑み、ライトバック方式のキャッシ
ュメモリをユーザ領域用とシステム領域用と２種類用意
し、一方のキャッシュメモリが稼働している時は、もう
一方のキャッシュメモリのスワップアウトを行なうこと
により、主メモリ上に最新データがない状態を減少させ
てＣＰＨのアイドル時間を減少させるキャッシュメモリ
装置のスワップアウト制御方法を提供することを目的と
する。
ュメモリをユーザ領域用とシステム領域用と２種類用意
し、一方のキャッシュメモリが稼働している時は、もう
一方のキャッシュメモリのスワップアウトを行なうこと
により、主メモリ上に最新データがない状態を減少させ
てＣＰＨのアイドル時間を減少させるキャッシュメモリ
装置のスワップアウト制御方法を提供することを目的と
する。
問題点を解決するための手段
本発明によれば、ライトバック方式のユーザ領域キャッ
シュメモリ及びシステム領域キャッシュメモリと、プロ
セッサのモードがユーザモードかシステムモードかを判
定し、ユーザ領域キャッシュかシステム領域キャッシュ
かどちらか一方を稼働させるユーザ・システム判兇手段
と、プロセッサのモードによりキャッシュメモリのスワ
ップアウトを行なうスワップアウト制御手段を備えたキ
ャッシュメモリシステムにおいて、プロセッサがユーザ
・モードで処理している時、前記ユーザ・システム判定
手段はキャッシュのユーザ領域ｔ−ｉ働させる。一方前
記スワップアウト制御手段は、キャッシュのシステム領
域にのみ存在する主メモリ上にない最新データを主メモ
リ上に書込みを行なう。また反対にプロセッサがシステ
ム・モードで処理している時、前記ユーザ・システム判
定手段はキャッシュのシステム領域を稼働させ、前記ス
ワップアウト制御手段は、キャッシュのユーザ領域にの
み存在する主メモリ上にない最新データを主メモリ上に
書込みを行なう。以上のような事を特徴とするキャッシ
ュメモリ制御方法を提供することにより、キャッシュの
りブレイス時に主メモリに書込むデータを減らしＣＰＨ
のアイドル時間を減少させる事が可能となる。
シュメモリ及びシステム領域キャッシュメモリと、プロ
セッサのモードがユーザモードかシステムモードかを判
定し、ユーザ領域キャッシュかシステム領域キャッシュ
かどちらか一方を稼働させるユーザ・システム判兇手段
と、プロセッサのモードによりキャッシュメモリのスワ
ップアウトを行なうスワップアウト制御手段を備えたキ
ャッシュメモリシステムにおいて、プロセッサがユーザ
・モードで処理している時、前記ユーザ・システム判定
手段はキャッシュのユーザ領域ｔ−ｉ働させる。一方前
記スワップアウト制御手段は、キャッシュのシステム領
域にのみ存在する主メモリ上にない最新データを主メモ
リ上に書込みを行なう。また反対にプロセッサがシステ
ム・モードで処理している時、前記ユーザ・システム判
定手段はキャッシュのシステム領域を稼働させ、前記ス
ワップアウト制御手段は、キャッシュのユーザ領域にの
み存在する主メモリ上にない最新データを主メモリ上に
書込みを行なう。以上のような事を特徴とするキャッシ
ュメモリ制御方法を提供することにより、キャッシュの
りブレイス時に主メモリに書込むデータを減らしＣＰＨ
のアイドル時間を減少させる事が可能となる。
実施例
図は本発明の一実施例としてのライトバック方式キャッ
シュメモリのスワップアウト制御方式を実施するキャッ
シュメモリシステムの概略全体構成図である。図におい
て、１はプロセ・ツサ、２は仮想空間をサポートするた
めのメモリ管理ユニット、３はライトバック方式のユー
ザ領域キャッシュメモリ、４はライトバック方式のシス
テム領域キャッシュメモリ、６はプロセッサ１のモード
判定を行うユーザ・システム判定手段を実現するユーザ
・システム判定装置、６はプロセッサのモードによりキ
ャッシュのスワップアウトを行なうスワップアウト制御
手段を実現するスワップアウト制御装置、７は主メモリ
、８はバス（ＢＵＳ）、９はプロセッサのモード信号線
、１ｏはプロセッサから出力される論理アドレスバス、
１１はメモリ管理ユニットから出力される物理アドレス
バスである。
シュメモリのスワップアウト制御方式を実施するキャッ
シュメモリシステムの概略全体構成図である。図におい
て、１はプロセ・ツサ、２は仮想空間をサポートするた
めのメモリ管理ユニット、３はライトバック方式のユー
ザ領域キャッシュメモリ、４はライトバック方式のシス
テム領域キャッシュメモリ、６はプロセッサ１のモード
判定を行うユーザ・システム判定手段を実現するユーザ
・システム判定装置、６はプロセッサのモードによりキ
ャッシュのスワップアウトを行なうスワップアウト制御
手段を実現するスワップアウト制御装置、７は主メモリ
、８はバス（ＢＵＳ）、９はプロセッサのモード信号線
、１ｏはプロセッサから出力される論理アドレスバス、
１１はメモリ管理ユニットから出力される物理アドレス
バスである。
以上のような構成をした計算機によれば、プロセッサ１
が処理を行っているプロセスがシステムモードであると
、モード信号線８にょシューブ・システム判定装置６は
プロセッサ１のモード判定をし、システム領域キャッシ
ュメモリ４を稼働させて、メモリ管理ユニット２から出
力される物理アドレスバス１１の値に対応するデータを
プロセッサ１に返させる。また同時にスワップアウト制
御装置６は、ユーザ領域キャッシュメモリ３に存在する
、主メモリＴ上と値の違う最新メモリデータを、バス８
が使用されていない時に主メモリ７ヘスワソプアウトさ
せる。
が処理を行っているプロセスがシステムモードであると
、モード信号線８にょシューブ・システム判定装置６は
プロセッサ１のモード判定をし、システム領域キャッシ
ュメモリ４を稼働させて、メモリ管理ユニット２から出
力される物理アドレスバス１１の値に対応するデータを
プロセッサ１に返させる。また同時にスワップアウト制
御装置６は、ユーザ領域キャッシュメモリ３に存在する
、主メモリＴ上と値の違う最新メモリデータを、バス８
が使用されていない時に主メモリ７ヘスワソプアウトさ
せる。
また反対にプロセッサ１の処理が、ユーザモードで行な
われている時は、ユーザ・システム判定装置５はユーザ
領域キャッシュメモリ３を稼働させて、ＭＭＵ２から出
力される物理アドレスバス１１の値に対応するデータを
プロセッサ１に返させ、同時にスワップアウト制御装置
６はシステム領域キャッシュメモリ４に存在する主メモ
リ７ヘスフソプアウトすべきデータを、主メモリ７ヘス
ワノプアウトさせる。
われている時は、ユーザ・システム判定装置５はユーザ
領域キャッシュメモリ３を稼働させて、ＭＭＵ２から出
力される物理アドレスバス１１の値に対応するデータを
プロセッサ１に返させ、同時にスワップアウト制御装置
６はシステム領域キャッシュメモリ４に存在する主メモ
リ７ヘスフソプアウトすべきデータを、主メモリ７ヘス
ワノプアウトさせる。
以上のように、本実施例によれば、プロセッサが一方の
モードの時は他方のモード領域のキャッシュのスワップ
アウトを行なうことができ、キャッシュのリプレイス時
に主メモリに書込むデータ情ヲ減らしＣＰＵのアイドル
時間を減少させる事ができる。
モードの時は他方のモード領域のキャッシュのスワップ
アウトを行なうことができ、キャッシュのリプレイス時
に主メモリに書込むデータ情ヲ減らしＣＰＵのアイドル
時間を減少させる事ができる。
発明の詳細
な説明したように、本発明によれば、キャッンユのりブ
レイス時に主メモリに書込むデータ量を減少されるため
、ＣＰＵの処理能力を向上させることができ、その実用
的効果は大きい。
レイス時に主メモリに書込むデータ量を減少されるため
、ＣＰＵの処理能力を向上させることができ、その実用
的効果は大きい。
図は本発明における一実施例としてのキャッシュメモリ
制御方式を実施するキャッシュメモリシステムの全体構
成図である。 １・・・・・・プロセッサ、２・・・・・メモリ管理ユ
ニット、３・・・・・・キャッシュメモリ、４・・・・
・ユーザｅシステム判定装置、６・・・・・・スワップ
アウト制御装置、６・・・・・主メモリ、７・・・・・
バス、８・・・・・モード信号線、９ ・・・・論理ア
ドレスバス、１０・・・・・・物理アドレスバス。
制御方式を実施するキャッシュメモリシステムの全体構
成図である。 １・・・・・・プロセッサ、２・・・・・メモリ管理ユ
ニット、３・・・・・・キャッシュメモリ、４・・・・
・ユーザｅシステム判定装置、６・・・・・・スワップ
アウト制御装置、６・・・・・主メモリ、７・・・・・
バス、８・・・・・モード信号線、９ ・・・・論理ア
ドレスバス、１０・・・・・・物理アドレスバス。
Claims (1)
- ライトバック方式のキャッシュメモリでプロセッサの処
理モードがユーザ・モードの時稼働するユーザ領域キャ
ッシュと、同じライトバック方式のキャッシュメモリで
プロセッサの処理モードがシステムモードの時稼働する
システム領域キャッシュと、プロセッサの処理モードを
判定し前記ユーザ領域キャッシュか前記システム領域キ
ャッシュかどちらか一方を稼働させるユーザ・システム
判定手段と、プロセッサのモードにより前記ユーザ領域
キャッシュか前記システム領域キャッシュのどちらか一
方のメモリへのスワップアウトを行なうスワップアウト
制御手段とを少なくとも備えキャッシュメモリシステム
において、プロセッサのモードがシステムモードなら前
記ユーザ領域キャッシュのスワップアウトを行ない、プ
ロセッサのモードがユーザモードなら前記システム領域
キャッシュのスワップアウトを行なうことを特徴とする
キャッシュメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033062A JPS63200251A (ja) | 1987-02-16 | 1987-02-16 | キヤツシユメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033062A JPS63200251A (ja) | 1987-02-16 | 1987-02-16 | キヤツシユメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200251A true JPS63200251A (ja) | 1988-08-18 |
Family
ID=12376250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033062A Pending JPS63200251A (ja) | 1987-02-16 | 1987-02-16 | キヤツシユメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102819497A (zh) * | 2012-05-31 | 2012-12-12 | 华为技术有限公司 | 一种内存分配方法、装置及系统 |
-
1987
- 1987-02-16 JP JP62033062A patent/JPS63200251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102819497A (zh) * | 2012-05-31 | 2012-12-12 | 华为技术有限公司 | 一种内存分配方法、装置及系统 |
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