JPH031399A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH031399A JPH031399A JP1136781A JP13678189A JPH031399A JP H031399 A JPH031399 A JP H031399A JP 1136781 A JP1136781 A JP 1136781A JP 13678189 A JP13678189 A JP 13678189A JP H031399 A JPH031399 A JP H031399A
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- JP
- Japan
- Prior art keywords
- circuit
- ram
- ram circuit
- external device
- control circuit
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 16
- 230000002950 deficient Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
（従来の技術）
各種の情報処理システム内に設置される記憶装置は、第
２図に示すように、ＲＡＭ回路２１と、このＲＡＭ回路
に対するデータの読み書きを制御する記憶制御回路２２
とから構成されている。記憶制御回路２２は、上位のＣ
ＰＵなどの外部装置から制御コマンド、アクセス先のア
ドレス、書込みデータなどを入出力端子２３を介して受
取ると、必要な各種のタイミング信号や選択信号などを
生成しつつデータの書込みを行い、あるいは読出したデ
ータに誤り訂正などを施して外部装置に転送するなどの
制御を行う。
２図に示すように、ＲＡＭ回路２１と、このＲＡＭ回路
に対するデータの読み書きを制御する記憶制御回路２２
とから構成されている。記憶制御回路２２は、上位のＣ
ＰＵなどの外部装置から制御コマンド、アクセス先のア
ドレス、書込みデータなどを入出力端子２３を介して受
取ると、必要な各種のタイミング信号や選択信号などを
生成しつつデータの書込みを行い、あるいは読出したデ
ータに誤り訂正などを施して外部装置に転送するなどの
制御を行う。
（発明が解決しようとする課題）
上記従来の記憶装置では、ＣＰＵなどの外部装置が記憶
制御回路２２を通してだけＲＡＭ回路２１をアクセスで
きる構成となっている。このため、このような記憶装置
の機能をテストする場合に次のような問題がある。
制御回路２２を通してだけＲＡＭ回路２１をアクセスで
きる構成となっている。このため、このような記憶装置
の機能をテストする場合に次のような問題がある。
（ｉ）ＲＡＭ回路と記憶制御回路とを同時にテストして
しまうことになるので、不良個所がＲＡＭ回路と記憶制
御回路のどちらに存在するかの切り分けができず、不良
個所の特定が困難になる。特に、記憶制御回路にエラー
検出／訂正（Ｅ ＣＣ）機能を含む場合には、ＲＡＭ回
路内の不良に伴う誤りが訂正されてしまうので、不良箇
所の特定が一層面倒になるという問題もある。
しまうことになるので、不良個所がＲＡＭ回路と記憶制
御回路のどちらに存在するかの切り分けができず、不良
個所の特定が困難になる。特に、記憶制御回路にエラー
検出／訂正（Ｅ ＣＣ）機能を含む場合には、ＲＡＭ回
路内の不良に伴う誤りが訂正されてしまうので、不良箇
所の特定が一層面倒になるという問題もある。
（ｉｉ）テスタから与える手続き、波形が複雑になり、
テスタの負担が大きくなる。
テスタの負担が大きくなる。
（ｉｉｉ ）いわゆるギヤロッピング、ウオーキングと
称されるようなＲＡＭ回路用のテストパターンを自由に
ＲＡＭに供給できず、また波形も自由に変えられないた
め、厳格なテストができない。
称されるようなＲＡＭ回路用のテストパターンを自由に
ＲＡＭに供給できず、また波形も自由に変えられないた
め、厳格なテストができない。
（課題を解決するための手段）
本発明の記憶装置は、外部装置からの指令に応じてＲ，
ＡＭ回路を記憶制御回路から電気的に切り離す手段と、
このＲＡＭ回路を外部装置に直結する手段とを備え、Ｒ
ＡＭ回路のテストに際し記憶制御回路を介在させること
なく外部装置から直接ＲＡＭ回路をアクセスできるよう
に構成されている。
ＡＭ回路を記憶制御回路から電気的に切り離す手段と、
このＲＡＭ回路を外部装置に直結する手段とを備え、Ｒ
ＡＭ回路のテストに際し記憶制御回路を介在させること
なく外部装置から直接ＲＡＭ回路をアクセスできるよう
に構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は本発明の一実施例の記憶装置の構成を示すブロ
ック図であり、１１はＲＡＭ回路、１２は記憶制御回路
、１３はＣＰＵなどの外部装置に連なる信号入出力端子
、１４は切断回路、１５はテスターなどの外部装置に連
なる切断指令信号の入力端子、１６はテスターなどの外
部装置に連なる信号入出力端子である。
ック図であり、１１はＲＡＭ回路、１２は記憶制御回路
、１３はＣＰＵなどの外部装置に連なる信号入出力端子
、１４は切断回路、１５はテスターなどの外部装置に連
なる切断指令信号の入力端子、１６はテスターなどの外
部装置に連なる信号入出力端子である。
通常の利用状態においては、ＣＰＵなどの外部装置から
入力端子１５に供給される切断指令はロー状態に保持さ
れ、これに伴い切断回路１４内の各トライステートバッ
ファが有効となり、ＲＡＭ回路１１と記憶制御回路１２
とが電気的に接続される。この動作状態では、ＣＰＵな
どの外部装置から制御コマンド、アクセス先のアドレス
、書込みデータなどが入出力端子１３を介して記憶制御
回路１２に供給され、これを受けた記憶制御回路１２は
、各種のタイミング信号や選択信号などを生成しつつデ
ータの書込みを行い、あるいは読出したデータに誤り訂
正などを施して外部装置に転送する。
入力端子１５に供給される切断指令はロー状態に保持さ
れ、これに伴い切断回路１４内の各トライステートバッ
ファが有効となり、ＲＡＭ回路１１と記憶制御回路１２
とが電気的に接続される。この動作状態では、ＣＰＵな
どの外部装置から制御コマンド、アクセス先のアドレス
、書込みデータなどが入出力端子１３を介して記憶制御
回路１２に供給され、これを受けた記憶制御回路１２は
、各種のタイミング信号や選択信号などを生成しつつデ
ータの書込みを行い、あるいは読出したデータに誤り訂
正などを施して外部装置に転送する。
これに対して、ＲＡＭ回路１１のテスト時には、テスタ
ーなどの外部装置から入力端子１５に供給される切断指
令はハイ状態に保持され、これに伴い切断回路１４内の
各トライステート・バッファが無効のハイインピーダン
ス状態となり、ＲＡＭ回路１１と記憶制御回路１２とが
電気的に切断される。このテスト状態では、テスターな
どの外部装置から入出力端子１６を介してＲＡＭ回路１
１に直接アクセスが行われる。このテスト状態では、記
憶制御回路１２が切断回路１４によってＲＡＭ回路１１
から電気的に切断されているため、回路間の干渉によっ
て回路が破壊されたり、ＲＡＭ回路１１に過大な負荷が
かかることなどが防止され、ＲＡＭ回路１１の厳密なテ
ストが可能になる。
ーなどの外部装置から入力端子１５に供給される切断指
令はハイ状態に保持され、これに伴い切断回路１４内の
各トライステート・バッファが無効のハイインピーダン
ス状態となり、ＲＡＭ回路１１と記憶制御回路１２とが
電気的に切断される。このテスト状態では、テスターな
どの外部装置から入出力端子１６を介してＲＡＭ回路１
１に直接アクセスが行われる。このテスト状態では、記
憶制御回路１２が切断回路１４によってＲＡＭ回路１１
から電気的に切断されているため、回路間の干渉によっ
て回路が破壊されたり、ＲＡＭ回路１１に過大な負荷が
かかることなどが防止され、ＲＡＭ回路１１の厳密なテ
ストが可能になる。
以上、ＲＡＭ回路１１と信号入出力端子１６との間を直
結する構成を例示した。しかしながら、これらの間にテ
スト時にのみ有効になるトライステートのバッファ回路
を設置する構成としてもよい。
結する構成を例示した。しかしながら、これらの間にテ
スト時にのみ有効になるトライステートのバッファ回路
を設置する構成としてもよい。
（発明の効果）
以上説明したように本発明は、ＲＡＭ回路を記憶制御回
路から分離してこれを直接外部装置からアクセス可能に
する構成であるから、次のような効果がある。
路から分離してこれを直接外部装置からアクセス可能に
する構成であるから、次のような効果がある。
（ｉ）記憶装置全体のテストに先立って、予めＲＡＭ回
路のみを正確にテストでき、また不良箇所の特定も容易
になる。従って、記憶装置全体のテスト時の不良箇所の
切り分けが容易になる。
路のみを正確にテストでき、また不良箇所の特定も容易
になる。従って、記憶装置全体のテスト時の不良箇所の
切り分けが容易になる。
（ｉｉ ）テスタから与える手続き、波形が簡単になり
、テスタの負担が少なくなる。
、テスタの負担が少なくなる。
（ｉｉｉ ）ギヤロッピングやウオーキングなどと称さ
れるＲＡＭ回路用のテストパターンをＲＡＭに回路に自
由に供給でき、また波形も自由に変えられることから、
厳格なテストが可能になる。
れるＲＡＭ回路用のテストパターンをＲＡＭに回路に自
由に供給でき、また波形も自由に変えられることから、
厳格なテストが可能になる。
第１図は本発明の一実施例に係わる記憶装置の構成を示
すブロック図、第２図は従来の記憶装置の構成を示すブ
ロック図である。 １０・・・記憶装置、１１・・・ＲＡＭ回路、１２・・
・記憶制御回路、１３．１６・・・ｃｐＵやテスターな
どの外部装置に連なる信号入出力端子、１４・・・トラ
イステートバッファから成る切断回路、１５・・・ＣＰ
Ｕやテスターなどの外部装置に連なる切断信号入力端子
。
すブロック図、第２図は従来の記憶装置の構成を示すブ
ロック図である。 １０・・・記憶装置、１１・・・ＲＡＭ回路、１２・・
・記憶制御回路、１３．１６・・・ｃｐＵやテスターな
どの外部装置に連なる信号入出力端子、１４・・・トラ
イステートバッファから成る切断回路、１５・・・ＣＰ
Ｕやテスターなどの外部装置に連なる切断信号入力端子
。
Claims (1)
- ＲＡＭ回路と、このＲＡＭ回路に対するデータの読み書
きを制御する記憶制御回路と、外部装置からの指令に応
じて前記ＲＡＭ回路を前記記憶制御回路から電気的に切
り離す手段と、このＲＡＭ回路を外部装置に接続する手
段とを備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136781A JPH031399A (ja) | 1989-05-30 | 1989-05-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136781A JPH031399A (ja) | 1989-05-30 | 1989-05-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031399A true JPH031399A (ja) | 1991-01-08 |
Family
ID=15183370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136781A Pending JPH031399A (ja) | 1989-05-30 | 1989-05-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547496A (en) * | 1994-01-31 | 1996-08-20 | Filtration Japan Co., Ltd. | Electrostatic precipitator |
| JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188800A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | 半導体装置 |
| JPS6410500A (en) * | 1987-07-02 | 1989-01-13 | Sharp Kk | Lsi incorporating eeprom |
-
1989
- 1989-05-30 JP JP1136781A patent/JPH031399A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188800A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | 半導体装置 |
| JPS6410500A (en) * | 1987-07-02 | 1989-01-13 | Sharp Kk | Lsi incorporating eeprom |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547496A (en) * | 1994-01-31 | 1996-08-20 | Filtration Japan Co., Ltd. | Electrostatic precipitator |
| JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
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