JP3558250B2 - メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は例えばフラッシュメモリのようなメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
従来より、メモリの試験には機能試験の他に直流試験も課せられている。直流試験とは被試験ＩＣの特定した端子に所定の電圧を印加した状態で、その端子から所定の電流が取り出せるか否かとか、或は被試験ＩＣの或る特定した端子から所定の電流を取り出している状態でその端子の電圧が所定の電圧を維持することができるか否か等を試験することを指す。前者を電圧印加電流測定試験、後者を電流印加電圧測定試験と呼んでいる。
【０００３】
図３に直流試験に要するＩＣ試験装置の概略の構成を示す。図中１は制御器を示す。この制御器１は一般にコンピュータシステムによって構築され、ＩＣ試験装置内の複数のユニットの動作を制御バスラインＢＵＳを通じて制御する。図３に示す例では制御器１によって制御されるユニットとしてパターン発生器２と、直流テストユニット３とを例示して示す。
【０００４】
パターン発生器２は被試験メモリ４に試験パターンを与え、直流テストユニット３は被試験メモリ４の或る特定した端子の電圧又は電流を測定し、直流テストを実行する。この直流テストは被試験メモリ４の各端子毎に行なわれる。
直流テストは以下の如くして実行される。
▲１▼直流テストの開始は制御器１から制御バスラインＢＵＳを通じてパターン発生器２にパターン発生指令ＰＧＳを与えることから開始される。
【０００５】
▲２▼パターン発生器２はパターン発生指令ＰＧＳを受け取ると、被試験メモリ４に初期化パターンを与え被試験メモリ４の状態を初期化する。
▲３▼初期化の後、パターン発生器２はパターンの更新動作を停止し、ホールドモードに入り、制御器１にホールドモードに入ったことを表わすパターンホールド信号ＰＧＨを返す。
【０００６】
▲４▼制御器１はパターンホールド信号ＰＧＨを受け取ると、直流テストユニット３に直流テスト開始指令ＤＣＳを与え、直流テストユニット３を起動させ直流テストを開始させる。
▲５▼直流テストユニット３は被試験メモリ４の各端子の電圧、電流を測定し、その測定結果を制御器１に送り出す。
【０００７】
▲６▼制御器１は直流テストユニット３から送り込まれた測定結果を基準値と照合し、良否の判定を行ない基準値から外れている場合は不良と判定し、そのアドレスを記憶する。不良アドレスを記憶してそのアドレスの直流テストが終了する。
▲７▼制御器１はパターン発生器２に次のステップに進む制御指令ＰＧＣＯＮを与えパターン発生器２のホールドモードを解除し、被試験メモリ４に与えるアドレス及び試験パターンを更新して再びホールドモードに入る。
【０００８】
以上▲１▼〜▲７▼の動作を各端子毎にメモリの全てのアドレスに対して実行する。
ところで、フラッシュメモリと呼ばれる不揮発性メモリ（電源が切られても記憶が消えないメモリ）では、直流テストの結果によって次に実行すべき処理を選択する場合がある。
その一例として例えば端子の測定電圧が基準範囲のＨ側（高電位側）に外れた場合はそのアドレスに対して書込を繰り返し、所定回数以上書込を繰り返した後に再テストを実行する。また、測定電圧が基準範囲のＬ側（低電位側）に外れた場合はそのアドレスの書込を消去する操作を繰り返し、その消去の回数が所定回数に達した時点で再テストを実行する等の方法が採られる。
【０００９】
このため従来は制御器１に判定機能を持たせ、測定した電圧又は電流が基準範囲からＨ側に外れた状態で不良となったか、或はＬ側に外れた状態で不良となったかを直流テストユニット３から読み取り、その状況に応じてパターン発生器２に次のステップで動作すべき制御信号を与えるように構成される。
【００１０】
【発明が解決しようとする課題】
上述したように従来はステップ▲２▼を除く全てのステップ▲１▼、▲３▼、▲４▼、▲５▼、▲６▼、▲７▼で制御器１が制御に介在し、この動作を特にフラッシュメモリの場合は被試験メモリ４の全てのアドレスに対して実行するから、制御器１の制御動作回数は膨大な数となり、その制御に要する時間も累積すると長くなる。またフラッシュメモリの場合、上述したように不良発生時の状況によって次のステップでパターン発生器２に動作させる条件を制御器１の判定動作により選択させるものであることから、制御器１の動作回数は益々多くなる。この結果、直流テストに要する時間が長くなる欠点を持つ。つまり、直流テストを短時間に済ませることができない不都合がある。
【００１１】
この発明の目的は、フラッシュメモリのようなメモリのメモリ試験を短時間に済ませることができるメモリ試験装置を提案するものである。
【００１２】
【課題を解決するための手段】
この発明の請求項１で提案するメモリ試験装置ではパターン発生器にホールド時間設定手段、ホールドモード制御手段、直流テスト開始指令発生手段と、動作モード選択手段を設けると共に、直流テストユニットに測定した電圧値及び電流値が規定の範囲に入っているか否かを判定する判定手段とを設けた構成としたものである。
【００１３】
この発明の請求項１の構成によれば制御器はパターン発生器にパターン発生指令を与えるだけで、それ以後の制御はパターン発生器に設けたホールド時間設定手段、ホールドモード制御手段、直流テスト開始指令発生手段、動作モード選択手段及び直流テストユニットに設けた判定手段が独自に動作し、制御器は制御に介在しない。従ってパターン発生指令からパターン発生器が次のステップでどのモードで動作するかを選択し、その選択したモードを実行し終るまでの時間を短時間に済ませることができ全体のテスト時間を短縮できる利点が得られる。
【００１４】
この発明の請求項２で提案するメモリ試験装置では請求項１で提案したメモリ試験装置の構成に加えて直流テストユニットに直流テストの終了を検出する終了検出手段と、この終了検出手段がテストの終了を検出すると、テストの終了を表わす終了信号を出力する終了信号発生手段とを設け、この終了信号発生手段が発生した終了信号をパターン発生器に与え、ホールドモード制御手段によってホールドモードに設定されている状態を解除させる構成としたメモリ試験装置を提案するものである。
【００１５】
上述した請求項１で提案したメモリ試験装置ではホールド時間設定手段に設定する時間は余裕を見て各アドレスの直流テストに要する時間より長目に設定するが、これに対して請求項２のメモリ試験装置では各アドレスにおいて直流テストが終了すれば直ちにホールドモードを解除し、次のステップに移る。従って各アドレス毎の直流テストに要する時間を短くすることができる。この結果、全体の直流テストの時間を短くできる利点が得られる。
【００１６】
【発明の実施の形態】
図１にこの発明の請求項１で提案するメモリ試験装置の一実施例を示す。図１において図３と対応する部分には同一符号を付して示す。この発明の請求項１で提案するメモリ試験装置ではパターン発生器２にホールド時間設定手段２Ａと、ホールドモード制御手段２Ｂと、直流テスト開始指令発生手段２Ｃと、パターン終了検出手段２Ｄ、終了信号発生手段２Ｅ、動作モード選択手段２Ｆとを設けた点に、パターン発生器２から直流テストユニット３に直流テスト開始指令ＤＣＳを送り込む信号線路５を設けた点と、直流テストユニット３に判定手段３Ａを設けた構成とした点を特徴とするものである。
【００１７】
この請求項１で提案するメモリ試験装置によれば制御器１は直流テストの開始時にパターン発生器２にパターン発生指令ＰＧＳを与えればよい。パターン発生器２はパターン発生指令ＰＧＳを受け取ると、初期化パターン発生プログラムを実行し、初期化パターンを発生させる。この初期化パターンが被試験メモリ４に与えられ、被試験メモリ４を初期化する。初期化プログラムにはホールド時間設定手段２Ａに設定したホールド時間を読み込む動作が付加されている。ホールド時間設定手段２Ａに設定する設定時間は例えばプログラム内に設定時間を記載する部分を設け、この設定時間を読み込んでホールド時間の設定を終了する。ホールド時間が設定されると、ホールドモード制御手段２Ｂが起動され、パターン発生器２をホールドモードに制御する。
【００１８】
パターン発生器２がホールドモードに入ると、ホールドモードで被試験メモリ４は与えられている試験パターンをそのときアクセスされているアドレスに書き込み、読み出しを行なう。これと共に直流テスト開始指令発生手段２Ｃが起動され、直流テスト開始指令ＤＣＳを、信号線路５を通じて直流テストユニット３に送り込む。
【００１９】
直流テストユニット３は直流テスト開始指令ＤＣＳを取り込むと、直ちに直流テストを実行する。直流テストモードでは直流テストユニット３は例えば読み出し状態にある被試験メモリの出力端子の電圧或は電流を測定する。この測定は出力端子毎に行なわれる。
測定により得られた各端子の電圧或は電流は直流テストユニット３に設けた判定手段３Ａに取り込み、判定手段３Ａで基準値と照合する。測定値が基準値の設定範囲に入っていれば良、外れていれば不良と判定する。
【００２０】
不良と判定された場合この発明では直流テストユニット３はパターン発生器２に信号線路６を通じて不良検出データを送り込み、不良の発生状況に応じてパターン発生器２の動作モードを制御する。
つまり、判定手段３Ａは不良と判定するとその不良発生データを信号線路６を通じてパターン発生器２に送り込む。パターン発生器２では動作モード選択手段２Ｆにおいて、不良発生の状況に応じて例えば測定した端子の電圧が基準範囲からＨ側に外れた場合には動作モード選択手段２Ｆはパターン発生器２の動作プログラム内において書込動作プログラムにジャンプし、そのアドレスに予め設定した回数分、同一の試験パターン又は異なる試験パターンを書き込み、その書込回数が設定した回数に達すると、再び直流テストユニット３に直流テスト開始指令ＤＣＳを与え、直流テストを実行させる。
【００２１】
一方、不良発生の状況が基準範囲のＬ側に外れた場合には、動作モード選択手段２Ｆはパターン発生器２の動作プログラム内において消去動作プログラムにジャンプし、そのアドレスの内容を消去させる動作（例えばオール「０」の試験パターンを書き込む動作で実現できる）を予め設定した回数分実行する。この消去モードの動作を所定回数繰り返した後、直流テストユニット３に直流テスト開始指令を与え、直流テストを再度実行する。
【００２２】
この再テストで良と判定されればホールド時間の経過を待ってアドレスを＋１し、次のステップに移る。再テストの結果、再び不良と判定された場合は、動作モード選択手段２Ｆは再び動作モードを選択し、書込モードを実行するか或は消去モードを実行し、再々テストを実行するか、或は再テストは１回だけとし、１回目の再テストで不良と判定された場合はそのアドレスを不良解析メモリ３Ｂに記憶させ、ホールド時間の経過後に次のアドレスに移る。
【００２３】
パターン発生器２が各端子毎に全てのアドレスについて試験パターンを与え各端子毎に全てのアドレスの直流テストを実行すると、パターン終了検出手段２Ｄは試験の終了を検出し、その検出により終了信号発生手段２Ｅは制御器１にパターン終了信号ＰＧＥＮＤを出力する。制御器１はこのパターン終了信号ＰＧＥＮＤの入力を知ってテストの終了を検出し、この時点で不良解析メモリ３Ｂからデータバスライン７を通じて不良発生アドレスを読み込み、不良発生アドレスの数を計数して不良救済が可能か否か等を判定する。
【００２４】
以上説明したように、この発明の請求項１で提案したメモリ試験装置によれば制御器１は直流試験の開始に当ってパターン発生器２にパターン発生指令ＰＧＳを与えるだけで、それ以後、直流テストが終了するまで直流テストに係わる制御に全く関与しない。つまり、直流テストの制御動作はパターン発生器２に設けたホールドモード制御手段２Ｂ、直流テスト開始指令発生手段２Ｃと、動作モード選択手段２Ｆ及び直流テストユニット３に設けた判定手段３Ａと不良解析メモリ３Ｂが直接連動して動作し、制御器１は制御に介在しない。従って全体の動作速度を高速化することができ、直流テストの全体の時間を短縮できる利点が得られる。
【００２５】
図２にこの発明の請求項２で提案するメモリ試験装置の実施例を示す。
請求項２で提案するメモリ試験装置は図１に示した構成に加えて、直流テストユニット３に各アドレス毎の直流テストの終了を検出する終了検出手段３Ｃと、この終了検出手段３Ｃが直流テストの終了を検出すると、直流テストの終了を表わす終了信号を発生する終了信号発生手段３Ｄを設けた点と、この終了信号発生手段３Ｄが発信する制御信号ＤＣＥＮＤをパターン発生器２に送り込む線路８を付加した点を特徴とするものである。
【００２６】
この請求項２の構成によれば、直流テストユニット３において、不良解析メモリ３Ｂに不良発生アドレスを書き込む動作或は判定手段３Ａにおいて良と判定した時点で、終了検出手段３Ｃは各アドレスにおける直流テストの終了を検出する。この終了の検出により終了信号発生手段３Ｄは線路８に終了を表わす終了信号ＤＣＥＮＤを出力し、この終了信号ＤＣＥＮＤをパターン発生器２に送り込む。
【００２７】
パターン発生器２はこの終了信号ＤＣＥＮＤを受け取ると、ホールドモード制御手段２Ｂはホールドモードを解除し、次のステップに進む。次のステップでパターン発生器２は被試験メモリ４に与えるパターン信号のアドレスとパターンを更新し、次のアドレスにパターン信号を与える。次のアドレスに新たなパターンが与えられ、そのアドレスにパターンの書き込みと読み出しを実行する。読み出しモードに入ると、ホールドモード制御手段２Ｂがパターン発生器２のパターン更新動作をホールドし、ホールドモードに入る。
【００２８】
ホールドモードに入るのと同時に直流テスト開始指令発生手段２Ｃが直流テスト開始指令ＰＧＳを出力するから、この直流テスト開始指令ＰＧＳが直流テストユニット３に送られ直流テストが実行される。
このように、請求項２で提案したメモリ試験装置によれば直流テストユニット３に直流テストの終了を検出する終了検出手段３Ｃを設け、直流テストが終了した時点を検出し、この検出により終了信号発生器３Ｄから終了信号ＤＣＥＮＤを発生させて、パターン発生器２のホールドモードを解除させ、ホールド時間が経過する前のタイミングで次のステップに制御を進めるから各アドレス毎に行なわれる直流テストの時間を短くすることができる。よって請求項１で提案したメモリ試験装置より更に高速化を達することができる利点が得られる。
【００２９】
【発明の効果】
以上説明したように、この発明によればパターン発生器２と直流テストユニット３の動作を、制御器１の制御動作を介することなく直接信号の授受を行なわせて動作させたから、制御器１が介在する時間がなくなるため、各アドレス毎の直流テストに要する時間を短縮することができる。この結果全てのアドレスに対して直流テストを実施しても、従来のテスト時間より短くできる利点が得られ、その効果は実用に供して頗る大である。尚、上述の実施例では動作モード選択手段２Ｆにおいて、２種類の動作モードを選択する場合について説明したが、モード選択の数は２に限られるものでないことは容易に理解できよう。
【図面の簡単な説明】
【図１】この発明の請求項１で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図３】従来の技術を説明するためのブロック図。
【符号の説明】
１ 制御器
２ パターン発生器
２Ａ ホールド時間設定手段
２Ｂ ホールドモード制御手段
２Ｃ 直流テスト開始指令発生手段
２Ｄ パターン終了検出手段
２Ｅ 終了信号発生手段
２Ｆ 動作モード選択手段
３ 直流テストユニット
３Ａ 判定手段
３Ｂ 不良解析メモリ
３Ｃ 終了検出手段
３Ｄ 終了信号発生手段
４ 被試験メモリ
【発明の属する技術分野】
この発明は例えばフラッシュメモリのようなメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
従来より、メモリの試験には機能試験の他に直流試験も課せられている。直流試験とは被試験ＩＣの特定した端子に所定の電圧を印加した状態で、その端子から所定の電流が取り出せるか否かとか、或は被試験ＩＣの或る特定した端子から所定の電流を取り出している状態でその端子の電圧が所定の電圧を維持することができるか否か等を試験することを指す。前者を電圧印加電流測定試験、後者を電流印加電圧測定試験と呼んでいる。
【０００３】
図３に直流試験に要するＩＣ試験装置の概略の構成を示す。図中１は制御器を示す。この制御器１は一般にコンピュータシステムによって構築され、ＩＣ試験装置内の複数のユニットの動作を制御バスラインＢＵＳを通じて制御する。図３に示す例では制御器１によって制御されるユニットとしてパターン発生器２と、直流テストユニット３とを例示して示す。
【０００４】
パターン発生器２は被試験メモリ４に試験パターンを与え、直流テストユニット３は被試験メモリ４の或る特定した端子の電圧又は電流を測定し、直流テストを実行する。この直流テストは被試験メモリ４の各端子毎に行なわれる。
直流テストは以下の如くして実行される。
▲１▼直流テストの開始は制御器１から制御バスラインＢＵＳを通じてパターン発生器２にパターン発生指令ＰＧＳを与えることから開始される。
【０００５】
▲２▼パターン発生器２はパターン発生指令ＰＧＳを受け取ると、被試験メモリ４に初期化パターンを与え被試験メモリ４の状態を初期化する。
▲３▼初期化の後、パターン発生器２はパターンの更新動作を停止し、ホールドモードに入り、制御器１にホールドモードに入ったことを表わすパターンホールド信号ＰＧＨを返す。
【０００６】
▲４▼制御器１はパターンホールド信号ＰＧＨを受け取ると、直流テストユニット３に直流テスト開始指令ＤＣＳを与え、直流テストユニット３を起動させ直流テストを開始させる。
▲５▼直流テストユニット３は被試験メモリ４の各端子の電圧、電流を測定し、その測定結果を制御器１に送り出す。
【０００７】
▲６▼制御器１は直流テストユニット３から送り込まれた測定結果を基準値と照合し、良否の判定を行ない基準値から外れている場合は不良と判定し、そのアドレスを記憶する。不良アドレスを記憶してそのアドレスの直流テストが終了する。
▲７▼制御器１はパターン発生器２に次のステップに進む制御指令ＰＧＣＯＮを与えパターン発生器２のホールドモードを解除し、被試験メモリ４に与えるアドレス及び試験パターンを更新して再びホールドモードに入る。
【０００８】
以上▲１▼〜▲７▼の動作を各端子毎にメモリの全てのアドレスに対して実行する。
ところで、フラッシュメモリと呼ばれる不揮発性メモリ（電源が切られても記憶が消えないメモリ）では、直流テストの結果によって次に実行すべき処理を選択する場合がある。
その一例として例えば端子の測定電圧が基準範囲のＨ側（高電位側）に外れた場合はそのアドレスに対して書込を繰り返し、所定回数以上書込を繰り返した後に再テストを実行する。また、測定電圧が基準範囲のＬ側（低電位側）に外れた場合はそのアドレスの書込を消去する操作を繰り返し、その消去の回数が所定回数に達した時点で再テストを実行する等の方法が採られる。
【０００９】
このため従来は制御器１に判定機能を持たせ、測定した電圧又は電流が基準範囲からＨ側に外れた状態で不良となったか、或はＬ側に外れた状態で不良となったかを直流テストユニット３から読み取り、その状況に応じてパターン発生器２に次のステップで動作すべき制御信号を与えるように構成される。
【００１０】
【発明が解決しようとする課題】
上述したように従来はステップ▲２▼を除く全てのステップ▲１▼、▲３▼、▲４▼、▲５▼、▲６▼、▲７▼で制御器１が制御に介在し、この動作を特にフラッシュメモリの場合は被試験メモリ４の全てのアドレスに対して実行するから、制御器１の制御動作回数は膨大な数となり、その制御に要する時間も累積すると長くなる。またフラッシュメモリの場合、上述したように不良発生時の状況によって次のステップでパターン発生器２に動作させる条件を制御器１の判定動作により選択させるものであることから、制御器１の動作回数は益々多くなる。この結果、直流テストに要する時間が長くなる欠点を持つ。つまり、直流テストを短時間に済ませることができない不都合がある。
【００１１】
この発明の目的は、フラッシュメモリのようなメモリのメモリ試験を短時間に済ませることができるメモリ試験装置を提案するものである。
【００１２】
【課題を解決するための手段】
この発明の請求項１で提案するメモリ試験装置ではパターン発生器にホールド時間設定手段、ホールドモード制御手段、直流テスト開始指令発生手段と、動作モード選択手段を設けると共に、直流テストユニットに測定した電圧値及び電流値が規定の範囲に入っているか否かを判定する判定手段とを設けた構成としたものである。
【００１３】
この発明の請求項１の構成によれば制御器はパターン発生器にパターン発生指令を与えるだけで、それ以後の制御はパターン発生器に設けたホールド時間設定手段、ホールドモード制御手段、直流テスト開始指令発生手段、動作モード選択手段及び直流テストユニットに設けた判定手段が独自に動作し、制御器は制御に介在しない。従ってパターン発生指令からパターン発生器が次のステップでどのモードで動作するかを選択し、その選択したモードを実行し終るまでの時間を短時間に済ませることができ全体のテスト時間を短縮できる利点が得られる。
【００１４】
この発明の請求項２で提案するメモリ試験装置では請求項１で提案したメモリ試験装置の構成に加えて直流テストユニットに直流テストの終了を検出する終了検出手段と、この終了検出手段がテストの終了を検出すると、テストの終了を表わす終了信号を出力する終了信号発生手段とを設け、この終了信号発生手段が発生した終了信号をパターン発生器に与え、ホールドモード制御手段によってホールドモードに設定されている状態を解除させる構成としたメモリ試験装置を提案するものである。
【００１５】
上述した請求項１で提案したメモリ試験装置ではホールド時間設定手段に設定する時間は余裕を見て各アドレスの直流テストに要する時間より長目に設定するが、これに対して請求項２のメモリ試験装置では各アドレスにおいて直流テストが終了すれば直ちにホールドモードを解除し、次のステップに移る。従って各アドレス毎の直流テストに要する時間を短くすることができる。この結果、全体の直流テストの時間を短くできる利点が得られる。
【００１６】
【発明の実施の形態】
図１にこの発明の請求項１で提案するメモリ試験装置の一実施例を示す。図１において図３と対応する部分には同一符号を付して示す。この発明の請求項１で提案するメモリ試験装置ではパターン発生器２にホールド時間設定手段２Ａと、ホールドモード制御手段２Ｂと、直流テスト開始指令発生手段２Ｃと、パターン終了検出手段２Ｄ、終了信号発生手段２Ｅ、動作モード選択手段２Ｆとを設けた点に、パターン発生器２から直流テストユニット３に直流テスト開始指令ＤＣＳを送り込む信号線路５を設けた点と、直流テストユニット３に判定手段３Ａを設けた構成とした点を特徴とするものである。
【００１７】
この請求項１で提案するメモリ試験装置によれば制御器１は直流テストの開始時にパターン発生器２にパターン発生指令ＰＧＳを与えればよい。パターン発生器２はパターン発生指令ＰＧＳを受け取ると、初期化パターン発生プログラムを実行し、初期化パターンを発生させる。この初期化パターンが被試験メモリ４に与えられ、被試験メモリ４を初期化する。初期化プログラムにはホールド時間設定手段２Ａに設定したホールド時間を読み込む動作が付加されている。ホールド時間設定手段２Ａに設定する設定時間は例えばプログラム内に設定時間を記載する部分を設け、この設定時間を読み込んでホールド時間の設定を終了する。ホールド時間が設定されると、ホールドモード制御手段２Ｂが起動され、パターン発生器２をホールドモードに制御する。
【００１８】
パターン発生器２がホールドモードに入ると、ホールドモードで被試験メモリ４は与えられている試験パターンをそのときアクセスされているアドレスに書き込み、読み出しを行なう。これと共に直流テスト開始指令発生手段２Ｃが起動され、直流テスト開始指令ＤＣＳを、信号線路５を通じて直流テストユニット３に送り込む。
【００１９】
直流テストユニット３は直流テスト開始指令ＤＣＳを取り込むと、直ちに直流テストを実行する。直流テストモードでは直流テストユニット３は例えば読み出し状態にある被試験メモリの出力端子の電圧或は電流を測定する。この測定は出力端子毎に行なわれる。
測定により得られた各端子の電圧或は電流は直流テストユニット３に設けた判定手段３Ａに取り込み、判定手段３Ａで基準値と照合する。測定値が基準値の設定範囲に入っていれば良、外れていれば不良と判定する。
【００２０】
不良と判定された場合この発明では直流テストユニット３はパターン発生器２に信号線路６を通じて不良検出データを送り込み、不良の発生状況に応じてパターン発生器２の動作モードを制御する。
つまり、判定手段３Ａは不良と判定するとその不良発生データを信号線路６を通じてパターン発生器２に送り込む。パターン発生器２では動作モード選択手段２Ｆにおいて、不良発生の状況に応じて例えば測定した端子の電圧が基準範囲からＨ側に外れた場合には動作モード選択手段２Ｆはパターン発生器２の動作プログラム内において書込動作プログラムにジャンプし、そのアドレスに予め設定した回数分、同一の試験パターン又は異なる試験パターンを書き込み、その書込回数が設定した回数に達すると、再び直流テストユニット３に直流テスト開始指令ＤＣＳを与え、直流テストを実行させる。
【００２１】
一方、不良発生の状況が基準範囲のＬ側に外れた場合には、動作モード選択手段２Ｆはパターン発生器２の動作プログラム内において消去動作プログラムにジャンプし、そのアドレスの内容を消去させる動作（例えばオール「０」の試験パターンを書き込む動作で実現できる）を予め設定した回数分実行する。この消去モードの動作を所定回数繰り返した後、直流テストユニット３に直流テスト開始指令を与え、直流テストを再度実行する。
【００２２】
この再テストで良と判定されればホールド時間の経過を待ってアドレスを＋１し、次のステップに移る。再テストの結果、再び不良と判定された場合は、動作モード選択手段２Ｆは再び動作モードを選択し、書込モードを実行するか或は消去モードを実行し、再々テストを実行するか、或は再テストは１回だけとし、１回目の再テストで不良と判定された場合はそのアドレスを不良解析メモリ３Ｂに記憶させ、ホールド時間の経過後に次のアドレスに移る。
【００２３】
パターン発生器２が各端子毎に全てのアドレスについて試験パターンを与え各端子毎に全てのアドレスの直流テストを実行すると、パターン終了検出手段２Ｄは試験の終了を検出し、その検出により終了信号発生手段２Ｅは制御器１にパターン終了信号ＰＧＥＮＤを出力する。制御器１はこのパターン終了信号ＰＧＥＮＤの入力を知ってテストの終了を検出し、この時点で不良解析メモリ３Ｂからデータバスライン７を通じて不良発生アドレスを読み込み、不良発生アドレスの数を計数して不良救済が可能か否か等を判定する。
【００２４】
以上説明したように、この発明の請求項１で提案したメモリ試験装置によれば制御器１は直流試験の開始に当ってパターン発生器２にパターン発生指令ＰＧＳを与えるだけで、それ以後、直流テストが終了するまで直流テストに係わる制御に全く関与しない。つまり、直流テストの制御動作はパターン発生器２に設けたホールドモード制御手段２Ｂ、直流テスト開始指令発生手段２Ｃと、動作モード選択手段２Ｆ及び直流テストユニット３に設けた判定手段３Ａと不良解析メモリ３Ｂが直接連動して動作し、制御器１は制御に介在しない。従って全体の動作速度を高速化することができ、直流テストの全体の時間を短縮できる利点が得られる。
【００２５】
図２にこの発明の請求項２で提案するメモリ試験装置の実施例を示す。
請求項２で提案するメモリ試験装置は図１に示した構成に加えて、直流テストユニット３に各アドレス毎の直流テストの終了を検出する終了検出手段３Ｃと、この終了検出手段３Ｃが直流テストの終了を検出すると、直流テストの終了を表わす終了信号を発生する終了信号発生手段３Ｄを設けた点と、この終了信号発生手段３Ｄが発信する制御信号ＤＣＥＮＤをパターン発生器２に送り込む線路８を付加した点を特徴とするものである。
【００２６】
この請求項２の構成によれば、直流テストユニット３において、不良解析メモリ３Ｂに不良発生アドレスを書き込む動作或は判定手段３Ａにおいて良と判定した時点で、終了検出手段３Ｃは各アドレスにおける直流テストの終了を検出する。この終了の検出により終了信号発生手段３Ｄは線路８に終了を表わす終了信号ＤＣＥＮＤを出力し、この終了信号ＤＣＥＮＤをパターン発生器２に送り込む。
【００２７】
パターン発生器２はこの終了信号ＤＣＥＮＤを受け取ると、ホールドモード制御手段２Ｂはホールドモードを解除し、次のステップに進む。次のステップでパターン発生器２は被試験メモリ４に与えるパターン信号のアドレスとパターンを更新し、次のアドレスにパターン信号を与える。次のアドレスに新たなパターンが与えられ、そのアドレスにパターンの書き込みと読み出しを実行する。読み出しモードに入ると、ホールドモード制御手段２Ｂがパターン発生器２のパターン更新動作をホールドし、ホールドモードに入る。
【００２８】
ホールドモードに入るのと同時に直流テスト開始指令発生手段２Ｃが直流テスト開始指令ＰＧＳを出力するから、この直流テスト開始指令ＰＧＳが直流テストユニット３に送られ直流テストが実行される。
このように、請求項２で提案したメモリ試験装置によれば直流テストユニット３に直流テストの終了を検出する終了検出手段３Ｃを設け、直流テストが終了した時点を検出し、この検出により終了信号発生器３Ｄから終了信号ＤＣＥＮＤを発生させて、パターン発生器２のホールドモードを解除させ、ホールド時間が経過する前のタイミングで次のステップに制御を進めるから各アドレス毎に行なわれる直流テストの時間を短くすることができる。よって請求項１で提案したメモリ試験装置より更に高速化を達することができる利点が得られる。
【００２９】
【発明の効果】
以上説明したように、この発明によればパターン発生器２と直流テストユニット３の動作を、制御器１の制御動作を介することなく直接信号の授受を行なわせて動作させたから、制御器１が介在する時間がなくなるため、各アドレス毎の直流テストに要する時間を短縮することができる。この結果全てのアドレスに対して直流テストを実施しても、従来のテスト時間より短くできる利点が得られ、その効果は実用に供して頗る大である。尚、上述の実施例では動作モード選択手段２Ｆにおいて、２種類の動作モードを選択する場合について説明したが、モード選択の数は２に限られるものでないことは容易に理解できよう。
【図面の簡単な説明】
【図１】この発明の請求項１で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図３】従来の技術を説明するためのブロック図。
【符号の説明】
１ 制御器
２ パターン発生器
２Ａ ホールド時間設定手段
２Ｂ ホールドモード制御手段
２Ｃ 直流テスト開始指令発生手段
２Ｄ パターン終了検出手段
２Ｅ 終了信号発生手段
２Ｆ 動作モード選択手段
３ 直流テストユニット
３Ａ 判定手段
３Ｂ 不良解析メモリ
３Ｃ 終了検出手段
３Ｄ 終了信号発生手段
４ 被試験メモリ
Claims (2)
- 被試験メモリに試験パターンを与えるパターン発生器と、
被試験メモリの端子に発生する電圧および電流を測定する直流テストユニットと、
これらのパターン発生器と直流テストユニットの動作を制御する制御器とを具備して構成されるメモリ試験装置において、
上記直流テストユニットに測定結果が一方の電圧値で不良であるか、他方の電圧値で不良であるかを判定する判定手段を設け、上記パターン発生器には上記判定手段の判定結果に対応して上記パターン発生器で処理する動作モードを選択して実行する動作モード選択手段と、
上記パターン発生器に試験パターンの発生をホールドさせるためのホールド時間を設定するホールド時間設定手段と、
このホールド時間設定手段に設定した時間、上記パターン発生器に試験パターンの発生を停止させ、ホールドモードに制御するホールドモード制御手段と、
このホールドモード制御手段が上記パターン発生器をホールドモードに設定した状態で上記直流テストユニットに直流テスト開始指令を与える直流テスト開始指令発生手段と、
を設けた構成としたことを特徴とするメモリ試験装置。 - 被試験メモリに試験パターンを与えるパターン発生器と、
被試験メモリの端子に発生する電圧および電流を測定する直流テストユニットと、
これらのパターン発生器と直流テストユニットの動作を制御する制御器とを具備して構成されるメモリ試験装置において、
上記直流テストユニットに測定結果が一方の電圧値で不良であるか、他方の電圧値で不良であるかを判定する判定手段と、
各アドレス毎に実行される直流テストの終了を検出する終了検出手段と、
この終了検出手段が直流テストの終了を検出する毎に終了信号を出力する終了信号発生手段とを設け、
上記パターン発生器には上記判定手段の判定結果に対応して上記パターン発生器で処理する動作モードを選択して実行する動作モード選択手段と、
上記パターン発生器に試験パターンの発生をホールドさせるためのホールド時間を設定するホールド時間設定手段と、
このホールド時間設定手段に設定した時間、上記パターン発生器に試験パターンの発生を停止させる制御と、上記ホールド時間設定手段に設定した時間の経過前に上記終了信号発生手段から終了信号が供給されると上記パターン発生器のホールド状態を解除する制御を行うホールドモード制御手段と、
このホールドモード制御手段が上記パターン発生器をホールドモードに設定した状態で上記直流テストユニットに直流テスト開始指令を与える直流テスト開始指令発生手段と、
を設けたことを特徴とするメモリ試験装置。
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| JP16106797A JP3558250B2 (ja) | 1997-06-18 | 1997-06-18 | メモリ試験装置 |
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-
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| JPH117796A (ja) | 1999-01-12 |
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