JPH117796A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 各アドレス毎に与えられた試験パターンに従
って、或る特定した端子の電圧、電流を測定し、測定し
た電圧値・電流値が基準値の範囲に入っているか否かを
比較し、直流テストを実行すると共に、その直流テスト
の結果に従って複数の処理モードの中から何れかを選択
して実行し、処理モードの実行後に直流テストを再度実
行するメモリ試験装置において、直流テストに要する時
間を短縮する。 【解決手段】 パターン発生器と、直流テストユニット
と、これらを制御する制御器とを具備して構成されるメ
モリ試験装置において、パターン発生器にホールドモー
ド制御手段と、直流テスト開始指令発生器と、動作モー
ド選択手段とを設け、直流テストユニットには判定手段
を設け、これらのホールドモード制御手段と直流テスト
開始指令発生器、動作モード選択手段、判定手段が直接
信号を授受して制御動作を実行し、テスト時間を短縮し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えばフラッシュ
メモリのようなメモリを試験するメモリ試験装置に関す
る。

【０００２】

【従来の技術】従来より、メモリの試験には機能試験の
他に直流試験も課せられている。直流試験とは被試験Ｉ
Ｃの特定した端子に所定の電圧を印加した状態で、その
端子から所定の電流が取り出せるか否かとか、或は被試
験ＩＣの或る特定した端子から所定の電流を取り出して
いる状態でその端子の電圧が所定の電圧を維持すること
ができるか否か等を試験することを指す。前者を電圧印
加電流測定試験、後者を電流印加電圧測定試験と呼んで
いる。

【０００３】図３に直流試験に要するＩＣ試験装置の概
略の構成を示す。図中１は制御器を示す。この制御器１
は一般にコンピュータシステムによって構築され、ＩＣ
試験装置内の複数のユニットの動作を制御バスラインＢ
ＵＳを通じて制御する。図３に示す例では制御器１によ
って制御されるユニットとしてパターン発生器２と、直
流テストユニット３とを例示して示す。

【０００４】パターン発生器２は被試験メモリ４に試験
パターンを与え、直流テストユニット３は被試験メモリ
４の或る特定した端子の電圧又は電流を測定し、直流テ
ストを実行する。この直流テストは被試験メモリ４の各
端子毎に行なわれる。直流テストは以下の如くして実行
される。 直流テストの開始は制御器１から制御バスラインＢＵ
Ｓを通じてパターン発生器２にパターン発生指令ＰＧＳ
を与えることから開始される。

【０００５】パターン発生器２はパターン発生指令Ｐ
ＧＳを受け取ると、被試験メモリ４に初期化パターンを
与え被試験メモリ４の状態を初期化する。 初期化の後、パターン発生器２はパターンの更新動作
を停止し、ホールドモードに入り、制御器１にホールド
モードに入ったことを表わすパターンホールド信号ＰＧ
Ｈを返す。

【０００６】制御器１はパターンホールド信号ＰＧＨ
を受け取ると、直流テストユニット３に直流テスト開始
指令ＤＣＳを与え、直流テストユニット３を起動させ直
流テストを開始させる。 直流テストユニット３は被試験メモリ４の各端子の電
圧、電流を測定し、その測定結果を制御器１に送り出
す。

【０００７】制御器１は直流テストユニット３から送
り込まれた測定結果を基準値と照合し、良否の判定を行
ない基準値から外れている場合は不良と判定し、そのア
ドレスを記憶する。不良アドレスを記憶してそのアドレ
スの直流テストが終了する。 制御器１はパターン発生器２に次のステップに進む制
御指令ＰＧＣＯＮを与えパターン発生器２のホールドモ
ードを解除し、被試験メモリ４に与えるアドレス及び試
験パターンを更新して再びホールドモードに入る。

【０００８】以上〜の動作を各端子毎にメモリの全
てのアドレスに対して実行する。ところで、フラッシュ
メモリと呼ばれる不揮発性メモリ（電源が切られても記
憶が消えないメモリ）では、直流テストの結果によって
次に実行すべき処理を選択する場合がある。その一例と
して例えば端子の測定電圧が基準範囲のＨ側（高電位
側）に外れた場合はそのアドレスに対して書込を繰り返
し、所定回数以上書込を繰り返した後に再テストを実行
する。また、測定電圧が基準範囲のＬ側（低電位側）に
外れた場合はそのアドレスの書込を消去する操作を繰り
返し、その消去の回数が所定回数に達した時点で再テス
トを実行する等の方法が採られる。

【０００９】このため従来は制御器１に判定機能を持た
せ、測定した電圧又は電流が基準範囲からＨ側に外れた
状態で不良となったか、或はＬ側に外れた状態で不良と
なったかを直流テストユニット３から読み取り、その状
況に応じてパターン発生器２に次のステップで動作すべ
き制御信号を与えるように構成される。

【００１０】

【発明が解決しようとする課題】上述したように従来は
ステップを除く全てのステップ、、、、、
で制御器１が制御に介在し、この動作を特にフラッシ
ュメモリの場合は被試験メモリ４の全てのアドレスに対
して実行するから、制御器１の制御動作回数は膨大な数
となり、その制御に要する時間も累積すると長くなる。
またフラッシュメモリの場合、上述したように不良発生
時の状況によって次のステップでパターン発生器２に動
作させる条件を制御器１の判定動作により選択させるも
のであることから、制御器１の動作回数は益々多くな
る。この結果、直流テストに要する時間が長くなる欠点
を持つ。つまり、直流テストを短時間に済ませることが
できない不都合がある。

【００１１】この発明の目的は、フラッシュメモリのよ
うなメモリのメモリ試験を短時間に済ませることができ
るメモリ試験装置を提案するものである。

【００１２】

【課題を解決するための手段】この発明の請求項１で提
案するメモリ試験装置ではパターン発生器にホールド時
間設定手段、ホールドモード制御手段、直流テスト開始
指令発生手段と、動作モード選択手段を設けると共に、
直流テストユニットに測定した電圧値及び電流値が規定
の範囲に入っているか否かを判定する判定手段とを設け
た構成としたものである。

【００１３】この発明の請求項１の構成によれば制御器
はパターン発生器にパターン発生指令を与えるだけで、
それ以後の制御はパターン発生器に設けたホールド時間
設定手段、ホールドモード制御手段、直流テスト開始指
令発生手段、動作モード選択手段及び直流テストユニッ
トに設けた判定手段が独自に動作し、制御器は制御に介
在しない。従ってパターン発生指令からパターン発生器
が次のステップでどのモードで動作するかを選択し、そ
の選択したモードを実行し終るまでの時間を短時間に済
ませることができ全体のテスト時間を短縮できる利点が
得られる。

【００１４】この発明の請求項２で提案するメモリ試験
装置では請求項１で提案したメモリ試験装置の構成に加
えて直流テストユニットに直流テストの終了を検出する
終了検出手段と、この終了検出手段がテストの終了を検
出すると、テストの終了を表わす終了信号を出力する終
了信号発生手段とを設け、この終了信号発生手段が発生
した終了信号をパターン発生器に与え、ホールドモード
制御手段によってホールドモードに設定されている状態
を解除させる構成としたメモリ試験装置を提案するもの
である。

【００１５】上述した請求項１で提案したメモリ試験装
置ではホールド時間設定手段に設定する時間は余裕を見
て直流テストに要する時間より長目に設定するが、これ
に対して請求項２のメモリ試験装置では各アドレスにお
いて直流テストが終了すれば直ちにホールドモードを解
除し、次のステップに移る。従って各アドレス毎の直流
テストに要する時間を短くすることができる。この結
果、全体の直流テストの時間を短くできる利点が得られ
る。

【００１６】

【発明の実施の形態】図１にこの発明の請求項１で提案
するメモリ試験装置の一実施例を示す。図１において図
３と対応する部分には同一符号を付して示す。この発明
の請求項１で提案するメモリ試験装置ではパターン発生
器２にホールド時間設定手段２Ａと、ホールドモード制
御手段２Ｂと、直流テスト開始指令発生手段２Ｃと、パ
ターン終了検出手段２Ｄ、終了信号発生手段２Ｅ、動作
モード選択手段２Ｆとを設けた点に、パターン発生器２
から直流テストユニット３に直流テスト開始指令ＤＣＳ
を送り込む信号線路５を設けた点と、直流テストユニッ
ト３に判定手段３Ａを設けた構成とした点を特徴とする
ものである。

【００１７】この請求項１で提案するメモリ試験装置に
よれば制御器１は直流テストの開始時にパターン発生器
２にパターン発生指令ＰＧＳを与えればよい。パターン
発生器２はパターン発生指令ＰＧＳを受け取ると、初期
化パターン発生プログラムを実行し、初期化パターンを
発生させる。この初期化パターンが被試験メモリ４に与
えられ、被試験メモリ４を初期化する。初期化プログラ
ムにはホールド時間設定手段２Ａに設定したホールド時
間を読み込む動作が付加されている。ホールド時間設定
手段２Ａに設定する設定時間は例えばプログラム内に設
定時間を記載する部分を設け、この設定時間を読み込ん
でホールド時間の設定を終了する。ホールド時間が設定
されると、ホールドモード制御手段２Ｂが起動され、パ
ターン発生器２をホールドモードに制御する。

【００１８】パターン発生器２がホールドモードに入る
と、ホールドモードで被試験メモリ４は与えられている
試験パターンをそのときアクセスされているアドレスに
書き込み、読み出しを行なう。これと共に直流テスト開
始指令発生手段２Ｃが起動され、直流テスト開始指令Ｄ
ＣＳを、信号線路５を通じて直流テストユニット３に送
り込む。

【００１９】直流テストユニット３は直流テスト開始指
令ＤＣＳを取り込むと、直ちに直流テストを実行する。
直流テストモードでは直流テストユニット３は例えば読
み出し状態にある被試験メモリの出力端子の電圧或は電
流を測定する。この測定は出力端子毎に行なわれる。測
定により得られた各端子の電圧或は電流は直流テストユ
ニット３に設けた判定手段３Ａに取り込み、判定手段３
Ａで基準値と照合する。測定値が基準値の設定範囲に入
っていれば良、外れていれば不良と判定する。

【００２０】不良と判定された場合この発明では直流テ
ストユニット３はパターン発生器２に信号線路６を通じ
て不良検出データを送り込み、不良の発生状況に応じて
パターン発生器２の動作モードを制御する。つまり、判
定手段３Ａは不良と判定するとその不良発生データを信
号線路６を通じてパターン発生器２に送り込む。パター
ン発生器２では動作モード選択手段２Ｆにおいて、不良
発生の状況に応じて例えば測定した端子の電圧が基準範
囲からＨ側に外れた場合には動作モード選択手段２Ｆは
パターン発生器２の動作プログラム内において書込動作
プログラムにジャンプし、そのアドレスに予め設定した
回数分、同一の試験パターン又は異なる試験パターンを
書き込み、その書込回数が設定した回数に達すると、再
び直流テストユニット３に直流テスト開始指令ＤＣＳを
与え、直流テストを実行させる。

【００２１】一方、不良発生の状況が基準範囲のＬ側に
外れた場合には、動作モード選択手段２Ｆはパターン発
生器２の動作プログラム内において消去動作プログラム
にジャンプし、そのアドレスの内容を消去させる動作
（例えばオール「０」の試験パターンを書き込む動作で
実現できる）を予め設定した回数分実行する。この消去
モードの動作を所定回数繰り返した後、直流テストユニ
ット３に直流テスト開始指令を与え、直流テストを再度
実行する。

【００２２】この再テストで良と判定されればアドレス
を＋１し、次のステップに移る。再テストの結果、再び
不良と判定された場合は、動作モード選択手段２Ｆは再
び動作モードを選択し、書込モードを実行するか或は消
去モードを実行し、再々テストを実行するか、或は再テ
ストは１回だけとし、１回目の再テストで不良と判定さ
れた場合はそのアドレスを不良解析メモリ３Ｂに記憶さ
せ、次のアドレスに移る。

【００２３】パターン発生器２が各端子毎に全てのアド
レスについて試験パターンを与え各端子毎に全てのアド
レスの直流テストを実行すると、パターン終了検出手段
２Ｄは試験の終了を検出し、その検出により終了信号発
生手段２Ｅは制御器１にパターン終了信号ＰＧＥＮＤを
出力する。制御器１はこのパターン終了信号ＰＧＥＮＤ
の入力を知ってテストの終了を検出し、この時点で不良
解析メモリ３Ｂからデータバスライン７を通じて不良発
生アドレスを読み込み、不良発生アドレスの数を計数し
て不良救済が可能か否か等を判定する。

【００２４】以上説明したように、この発明の請求項１
で提案したメモリ試験装置によれば制御器１は直流試験
の開始に当ってパターン発生器２にパターン発生指令Ｐ
ＧＳを与えるだけで、それ以後、直流テストが終了する
まで直流テストに係わる制御に全く関与しない。つま
り、直流テストの制御動作はパターン発生器２に設けた
ホールドモード制御手段２Ｂ、直流テスト開始指令発生
手段２Ｃと、動作モード選択手段２Ｆ及び直流テストユ
ニット３に設けた判定手段３Ａと不良解析メモリ３Ｂが
直接連動して動作し、制御器１は制御に介在しない。従
って全体の動作速度を高速化することができ、直流テス
トの全体の時間を短縮できる利点が得られる。

【００２５】図２にこの発明の請求項２で提案するメモ
リ試験装置の実施例を示す。請求項２で提案するメモリ
試験装置は図１に示した構成に加えて、直流テストユニ
ット３に各アドレス毎の直流テストの終了を検出する終
了検出手段３Ｃと、この終了検出手段３Ｃが直流テスト
の終了を検出すると、直流テストの終了を表わす終了信
号を発生する終了信号発生手段３Ｄを設けた点と、この
終了信号発生手段３Ｄが発信する制御信号ＤＣＥＮＤを
パターン発生器２に送り込む線路８を付加した点を特徴
とするものである。

【００２６】この請求項２の構成によれば、直流テスト
ユニット３において、不良解析メモリ３Ｂに不良発生ア
ドレスを書き込む動作或は判定手段３Ａにおいて良と判
定した時点で、終了検出手段３Ｃは各アドレスにおける
直流テストの終了を検出する。この終了の検出により終
了信号発生手段３Ｄは線路８に終了を表わす終了信号Ｄ
ＣＥＮＤを出力し、この終了信号ＤＣＥＮＤをパターン
発生器２に送り込む。

【００２７】パターン発生器２はこの終了信号ＤＣＥＮ
Ｄを受け取ると、ホールドモード制御手段２Ｂはホール
ドモードを解除し、次のステップに進む。次のステップ
でパターン発生器２は被試験メモリ４に与えるパターン
信号のアドレスとパターンを更新し、次のアドレスにパ
ターン信号を与える。次のアドレスに新たなパターンが
与えられ、そのアドレスにパターンの書き込みと読み出
しを実行する。読み出しモードに入ると、ホールドモー
ド制御手段２Ｂがパターン発生器２のパターン更新動作
をホールドし、ホールドモードに入る。

【００２８】ホールドモードに入るのと同時に直流テス
ト開始指令発生手段２Ｃが直流テスト開始指令ＰＧＳを
出力するから、この直流テスト開始指令ＰＧＳが直流テ
ストユニット３に送られ直流テストが実行される。この
ように、請求項２で提案したメモリ試験装置によれば直
流テストユニット３に直流テストの終了を検出する終了
検出手段３Ｃを設け、直流テストが終了した時点を検出
し、この検出により終了信号発生器３Ｄから終了信号Ｄ
ＣＥＮＤを発生させて、パターン発生器２のホールドモ
ードを解除させ、ホールド時間が経過する前のタイミン
グで次のステップに制御を進めるから各アドレス毎に行
なわれる直流テストの時間を短くすることができる。よ
って請求項１で提案したメモリ試験装置より更に高速化
を達することができる利点が得られる。

【００２９】

【発明の効果】以上説明したように、この発明によれば
パターン発生器２と直流テストユニット３の動作を、制
御器１の制御動作を介することなく直接信号の授受を行
なわせて動作させたから、制御器１が介在する時間がな
くなるため、各アドレス毎の直流テストに要する時間を
短縮することができる。この結果全てのアドレスに対し
て直流テストを実施しても、従来のテスト時間より短く
できる利点が得られ、その効果は実用に供して頗る大で
ある。尚、上述の実施例では動作モード選択手段２Ｆに
おいて、２種類の動作モードを選択する場合について説
明したが、モード選択の数は２に限られるものでないこ
とは容易に理解できよう。

【図面の簡単な説明】

【図１】この発明の請求項１で提案したメモリ試験装置
の一実施例を説明するためのブロック図。

【図２】この発明の請求項２で提案したメモリ試験装置
の一実施例を説明するためのブロック図。

【図３】従来の技術を説明するためのブロック図。

【符号の説明】

１ 制御器 ２ パターン発生器 ２Ａ ホールド時間設定手段 ２Ｂ ホールドモード制御手段 ２Ｃ 直流テスト開始指令発生手段 ２Ｄ パターン終了検出手段 ２Ｅ 終了信号発生手段 ２Ｆ 動作モード選択手段 ３ 直流テストユニット ３Ａ 判定手段 ３Ｂ 不良解析メモリ ３Ｃ 終了検出手段 ３Ｄ 終了信号発生手段 ４ 被試験メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被試験メモリに試験パターンを与えるパ
   ターン発生器と、 被試験メモリの端子に発生する電圧および電流を測定す
   る直流テストユニットと、 これらのパターン発生器と直流テストユニットの動作を
   制御する制御器とを具備して構成されるメモリ試験装置
   において、 上記直流テストユニットに測定結果が一方の電圧値で不
   良であるか、他方の電圧値で不良であるかを判定する判
   定手段を設け、上記パターン発生器には上記判定手段の
   判定結果に対応して上記パターン発生器で処理する動作
   モードを選択して実行する動作モード選択手段を設けた
   ことを特徴とするメモリ試験装置。
2. 【請求項２】 請求項１記載のメモリ試験装置におい
   て、上記パターン発生器に試験パターンの発生をホール
   ドするためのホールド時間を設定するホールド時間設定
   手段と、このホールド時間設定手段に設定した時間上記
   試験パターンの発生をホールドモードに制御するホール
   ドモード制御手段と、このホールドモード制御手段が上
   記パターン発生器をホールドモードに設定した状態で上
   記直流テストユニットに直流テスト開始指令を与える直
   流テスト開始指令発生手段とを設けたことを特徴とする
   メモリ試験装置。
3. 【請求項３】 請求項１又は２記載のメモリ試験装置の
   何れかにおいて、上記直流テストユニットに各アドレス
   毎に実行される直流テストの終了を検出する終了検出手
   段と、この終了検出手段が直流テストの終了を検出する
   毎に終了信号を出力する終了信号発生手段とを設け、こ
   の終了信号発生手段が出力終了信号によってパターン発
   生器のホールドモードを解除し、次のステップに動作を
   進める構成としたことを特徴とするメモリ試験装置。