JP2001093296A - 半導体デバイス試験装置 - Google Patents
半導体デバイス試験装置Info
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- JP2001093296A JP2001093296A JP26712899A JP26712899A JP2001093296A JP 2001093296 A JP2001093296 A JP 2001093296A JP 26712899 A JP26712899 A JP 26712899A JP 26712899 A JP26712899 A JP 26712899A JP 2001093296 A JP2001093296 A JP 2001093296A
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- Japan
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- semiconductor device
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Abstract
(57)【要約】
【課題】 フラッシュメモリのトリミング動作を高速化
し、短時間に済ませることができる半導体デバイス試験
装置を提案する。 【解決手段】 直流試験ユニットと機能試験ユニットと
によってフラッシュメモリの直流特性をトリミングする
半導体デバイス試験装置において、直流試験ユニットに
設けられ直流試験結果を機能試験ユニットに転送する転
送手段と、機能試験ユニットに設けられ、転送手段から
送られてくる直流試験結果を解読して被試験半導体デバ
イスに与えるパターンを決定する不良解読手段と、パタ
ーン発生器がパターン信号を出力したことを検出して直
流試験ユニットへスタート信号を送るスタート信号生成
手段とを設けた構成とした。
し、短時間に済ませることができる半導体デバイス試験
装置を提案する。 【解決手段】 直流試験ユニットと機能試験ユニットと
によってフラッシュメモリの直流特性をトリミングする
半導体デバイス試験装置において、直流試験ユニットに
設けられ直流試験結果を機能試験ユニットに転送する転
送手段と、機能試験ユニットに設けられ、転送手段から
送られてくる直流試験結果を解読して被試験半導体デバ
イスに与えるパターンを決定する不良解読手段と、パタ
ーン発生器がパターン信号を出力したことを検出して直
流試験ユニットへスタート信号を送るスタート信号生成
手段とを設けた構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は例えばフラッシュ
メモリのように、端子に直流特性を具備した半導体デバ
イスを試験する半導体デバイス試験装置に関する。
メモリのように、端子に直流特性を具備した半導体デバ
イスを試験する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】フラッシュメモリは不揮発メモリとも呼
ばれ、メモリセルに帯電特性を有し、電源を遮断した状
態でも記憶を保持する機能を具備している。また、例え
ば入力端子には入力された電位をＬ論理と判定するか、
或いはＨ論理と判定するかを決定する閾値電圧が、例え
ば静電気の帯電状況等により与えられる。
ばれ、メモリセルに帯電特性を有し、電源を遮断した状
態でも記憶を保持する機能を具備している。また、例え
ば入力端子には入力された電位をＬ論理と判定するか、
或いはＨ論理と判定するかを決定する閾値電圧が、例え
ば静電気の帯電状況等により与えられる。
【０００３】従って、フラッシュメモリが予め定めた特
性に製造されたか否かを試験する場合には、メモリとし
て書込みと、読み出しが正常に行われるか否かを試験す
る前に、例えば入力端子に正規の閾値電圧の条件が与え
られているか否かを試験し、直流特性が正規の状況に達
していない場合は、その端子の直流特性を正規の状況に
修正する作業を必要としている。この作業を一般にトリ
ミングと呼んでいる。
性に製造されたか否かを試験する場合には、メモリとし
て書込みと、読み出しが正常に行われるか否かを試験す
る前に、例えば入力端子に正規の閾値電圧の条件が与え
られているか否かを試験し、直流特性が正規の状況に達
していない場合は、その端子の直流特性を正規の状況に
修正する作業を必要としている。この作業を一般にトリ
ミングと呼んでいる。
【０００４】図３を用いてトリミングを行う状況を説明
する。被試験半導体デバイスＤＵＴに対し直流試験ユニ
ットＤＣＵと機能試験ユニットＤＭＵとを用意する。直
流試験ユニットＤＣＵは通常のＩＣを試験する場合は、
各ＩＣの端子に所定の電圧を印加した状態で、目的とす
る電流が流れるか否かとか、或いは所定の電流を流して
いる状態で、目的とする電圧が発生する否か等を試験す
ることに用いられている。
する。被試験半導体デバイスＤＵＴに対し直流試験ユニ
ットＤＣＵと機能試験ユニットＤＭＵとを用意する。直
流試験ユニットＤＣＵは通常のＩＣを試験する場合は、
各ＩＣの端子に所定の電圧を印加した状態で、目的とす
る電流が流れるか否かとか、或いは所定の電流を流して
いる状態で、目的とする電圧が発生する否か等を試験す
ることに用いられている。
【０００５】従って、フラッシュメモリを試験する場合
は、この直流試験機能を利用して被試験半導体デバイス
ＤＵＴの各端子が、例えばＬ論理と判定する閾値電圧を
測定し、この閾値電圧が目標とする閾値電圧より高い
か、低いかを判定し、測定した閾値電圧が目標としてい
る閾値電圧より低ければ（Ｌ論理の場合）良と判定さ
せ、高ければ否と判定させる。またＨ論理と判定する閾
値電圧側では測定した閾値電圧が目標とする閾値電圧よ
り高ければ良と判定させ、低ければ否と判定させる。
は、この直流試験機能を利用して被試験半導体デバイス
ＤＵＴの各端子が、例えばＬ論理と判定する閾値電圧を
測定し、この閾値電圧が目標とする閾値電圧より高い
か、低いかを判定し、測定した閾値電圧が目標としてい
る閾値電圧より低ければ（Ｌ論理の場合）良と判定さ
せ、高ければ否と判定させる。またＨ論理と判定する閾
値電圧側では測定した閾値電圧が目標とする閾値電圧よ
り高ければ良と判定させ、低ければ否と判定させる。
【０００６】直流試験ユニットＤＣＵの試験結果はバス
ラインＢＵＳを通じて主制御器ＣＰＵに送られる。主制
御器ＣＰＵは直流試験ユニットＤＣＵの試験結果を解読
し、機能試験ユニットＤＭＵに設けられているパターン
発生器ＰＧに解読結果に対応したパターン信号を発生さ
せるためのパターン発生命令を与える。機能試験ユニッ
トＤＭＵは、通常のＩＣ試験ではパターン発生器ＰＧか
ら被試験ＩＣに試験パターン信号を印加し、その応答信
号が期待値と一致しているか否かを判定して、被試験Ｉ
Ｃが正常に動作しているか否かを判定する動作を実行す
る。
ラインＢＵＳを通じて主制御器ＣＰＵに送られる。主制
御器ＣＰＵは直流試験ユニットＤＣＵの試験結果を解読
し、機能試験ユニットＤＭＵに設けられているパターン
発生器ＰＧに解読結果に対応したパターン信号を発生さ
せるためのパターン発生命令を与える。機能試験ユニッ
トＤＭＵは、通常のＩＣ試験ではパターン発生器ＰＧか
ら被試験ＩＣに試験パターン信号を印加し、その応答信
号が期待値と一致しているか否かを判定して、被試験Ｉ
Ｃが正常に動作しているか否かを判定する動作を実行す
る。
【０００７】しかしながら、ここで言うトリミングを行
う場合には、直流試験ユニットＤＣＵの判定結果に対応
して被試験半導体デバイスＤＵＴに、その注目している
端子の直流特性を修正するためのパターン信号を印加す
る動作を実行する。つまり、入力端子のＬ論理を判定す
る閾値電圧が目標とする電圧より高かった場合は、その
端子の閾値電圧を下げる制御命令を持つパターン信号を
発生し、このパターン信号を被試験半導体デバイスＤＵ
Ｔに印加する。またＨ論理と判定する閾値電圧が目標と
する電圧より低かった場合は、その端子の閾値電圧を上
げる制御命令を持つパターン信号を発生し、このパター
ン信号を被試験半導体デバイスＤＵＴに印加する。
う場合には、直流試験ユニットＤＣＵの判定結果に対応
して被試験半導体デバイスＤＵＴに、その注目している
端子の直流特性を修正するためのパターン信号を印加す
る動作を実行する。つまり、入力端子のＬ論理を判定す
る閾値電圧が目標とする電圧より高かった場合は、その
端子の閾値電圧を下げる制御命令を持つパターン信号を
発生し、このパターン信号を被試験半導体デバイスＤＵ
Ｔに印加する。またＨ論理と判定する閾値電圧が目標と
する電圧より低かった場合は、その端子の閾値電圧を上
げる制御命令を持つパターン信号を発生し、このパター
ン信号を被試験半導体デバイスＤＵＴに印加する。
【０００８】このように機能試験ユニットＤＭＵは、主
制御器ＣＰＵから与えられたパターン発生命令に従って
パターン発生器ＰＧからパターン信号を発生し、被試験
半導体デバイスＤＵＴに印加する。このパターン信号の
印加により、被試験半導体デバイスＤＵＴの注目してい
る端子の直流特性が修正され、トリミングされる。な
お、注目している端子の例えばＬ論理値の閾値電圧を下
げる方向に修正するためのパターン信号、或いはＨ論理
側の閾値電圧を上げる方向に修正するためのパターン信
号及びこれらのパターン信号をどの端子に印加するか等
は、各半導体デバイス製造会社ごとに独自に決められた
仕様となっており、その詳細は公開されていない。従っ
て、ここではトリミングの概要を説明するだけに留める
ことにする。
制御器ＣＰＵから与えられたパターン発生命令に従って
パターン発生器ＰＧからパターン信号を発生し、被試験
半導体デバイスＤＵＴに印加する。このパターン信号の
印加により、被試験半導体デバイスＤＵＴの注目してい
る端子の直流特性が修正され、トリミングされる。な
お、注目している端子の例えばＬ論理値の閾値電圧を下
げる方向に修正するためのパターン信号、或いはＨ論理
側の閾値電圧を上げる方向に修正するためのパターン信
号及びこれらのパターン信号をどの端子に印加するか等
は、各半導体デバイス製造会社ごとに独自に決められた
仕様となっており、その詳細は公開されていない。従っ
て、ここではトリミングの概要を説明するだけに留める
ことにする。
【０００９】機能試験ユニットＤＭＵは被試験半導体デ
バイスＤＵＴにパターン信号を印加すると、そのパター
ン発生終了を主制御器ＣＰＵに返送する。主制御器ＣＰ
Ｕは機能試験ユニットＤＭＵからパターン発生終了を知
らされると、直流試験ユニットＤＣＵに試験の再開を指
示する。以上の動作を１サイクルとして何サイクルも掛
けて一つの入力端子のＬ論理側の閾値電圧とＨ論理側の
閾値電圧をトリミングし、直流試験ユニットＤＣＵの試
験結果が良と判定されるまで繰り返される。
バイスＤＵＴにパターン信号を印加すると、そのパター
ン発生終了を主制御器ＣＰＵに返送する。主制御器ＣＰ
Ｕは機能試験ユニットＤＭＵからパターン発生終了を知
らされると、直流試験ユニットＤＣＵに試験の再開を指
示する。以上の動作を１サイクルとして何サイクルも掛
けて一つの入力端子のＬ論理側の閾値電圧とＨ論理側の
閾値電圧をトリミングし、直流試験ユニットＤＣＵの試
験結果が良と判定されるまで繰り返される。
【００１０】
【発明が解決しようとする課題】上述したように、従来
は直流試験ユニットＤＣＵと機能試験ユニットＤＭＵを
主制御器ＣＰＵを介して接続し、主制御器ＣＰＵを介し
て制御命令を授受してトリミングを実行している。主制
御器ＣＰＵが介在することにより、直流試験ユニットＤ
ＣＵが試験結果を出力してから、機能試験ユニットＤＭ
Ｕから試験パターン信号が出力されるまでの時間が数ミ
リ秒程度かゝり、また機能試験ユニットＤＭＵがパター
ン発生終了信号を出力してから直流試験ユニットＤＣＵ
が直流試験を開始するまでの時間も数ミリ秒程度かゝ
る。
は直流試験ユニットＤＣＵと機能試験ユニットＤＭＵを
主制御器ＣＰＵを介して接続し、主制御器ＣＰＵを介し
て制御命令を授受してトリミングを実行している。主制
御器ＣＰＵが介在することにより、直流試験ユニットＤ
ＣＵが試験結果を出力してから、機能試験ユニットＤＭ
Ｕから試験パターン信号が出力されるまでの時間が数ミ
リ秒程度かゝり、また機能試験ユニットＤＭＵがパター
ン発生終了信号を出力してから直流試験ユニットＤＣＵ
が直流試験を開始するまでの時間も数ミリ秒程度かゝ
る。
【００１１】トリミングは上述したように、直流試験と
パターン発生とを交互に繰り返し、その繰り返し回数は
多大な数となる。従って、従来はトリミングに時間がか
ゝる欠点があった。この発明の目的は、フラッシュメモ
リに施すトリミングを高速で実行し、短時間に済ませる
ことができる半導体デバイス試験装置を提供しようとす
るものである。
パターン発生とを交互に繰り返し、その繰り返し回数は
多大な数となる。従って、従来はトリミングに時間がか
ゝる欠点があった。この発明の目的は、フラッシュメモ
リに施すトリミングを高速で実行し、短時間に済ませる
ことができる半導体デバイス試験装置を提供しようとす
るものである。
【００１２】
【課題を解決するための手段】この発明の請求項１で
は、直流試験ユニットの直流試験の結果に応じて、パタ
ーン発生器を内蔵した機能試験ユニットから所望のパタ
ーン信号を被試験半導体デバイスに印加し、被試験半導
体デバイスの直流特性を修正し、再び被試験半導体デバ
イスの直流特性を直流試験ユニットによって試験するこ
とを繰り返す半導体デバイス試験装置において、直流試
験ユニットに設けられ、直流試験結果を機能試験ユニッ
トに直接転送する転送手段と、機能試験ユニットに設け
られ、転送手段から送られてくる直流試験結果を解読し
て、パターン発生器から被試験半導体デバイスに与える
パターンを決定する不良解読手段と、パターン発生器が
パターン信号を出力したことを検出して、直流試験ユニ
ットへスタート信号を送るスタート信号生成手段と、に
よって構成した半導体デバイス試験装置を提案する。
は、直流試験ユニットの直流試験の結果に応じて、パタ
ーン発生器を内蔵した機能試験ユニットから所望のパタ
ーン信号を被試験半導体デバイスに印加し、被試験半導
体デバイスの直流特性を修正し、再び被試験半導体デバ
イスの直流特性を直流試験ユニットによって試験するこ
とを繰り返す半導体デバイス試験装置において、直流試
験ユニットに設けられ、直流試験結果を機能試験ユニッ
トに直接転送する転送手段と、機能試験ユニットに設け
られ、転送手段から送られてくる直流試験結果を解読し
て、パターン発生器から被試験半導体デバイスに与える
パターンを決定する不良解読手段と、パターン発生器が
パターン信号を出力したことを検出して、直流試験ユニ
ットへスタート信号を送るスタート信号生成手段と、に
よって構成した半導体デバイス試験装置を提案する。
【００１３】この発明の請求項２では、請求項１記載の
半導体デバイス試験装置において、被試験半導体デバイ
スはフラッシュメモリであり、このフラッシュメモリの
端子の直流特性を直流試験ユニットによって試験し、そ
の試験の結果に応じて端子の直流特性の修正を機能試験
ユニットから与えるパターン信号によって実行する半導
体デバイス試験装置を提案する。
半導体デバイス試験装置において、被試験半導体デバイ
スはフラッシュメモリであり、このフラッシュメモリの
端子の直流特性を直流試験ユニットによって試験し、そ
の試験の結果に応じて端子の直流特性の修正を機能試験
ユニットから与えるパターン信号によって実行する半導
体デバイス試験装置を提案する。
【００１４】この発明の請求項３では、請求項１記載の
半導体デバイス試験装置において、直流試験ユニットは
被試験半導体デバイスの端子の特性が予め定めた特性に
達しているか、否かを判定し、その判定結果を直流試験
の結果として機能試験ユニットに転送する構成とした半
導体デバイス試験装置を提案する。この発明の請求項４
では、請求項３記載の半導体デバイス試験装置におい
て、不良解読手段は直流試験ユニットから送られてくる
良否判定結果と、パターン発生器が出力する期待値とを
比較し、その比較結果に対応してパターン発生器に発生
すべきパターンを指示する構成とした半導体デバイス試
験装置を提案する。
半導体デバイス試験装置において、直流試験ユニットは
被試験半導体デバイスの端子の特性が予め定めた特性に
達しているか、否かを判定し、その判定結果を直流試験
の結果として機能試験ユニットに転送する構成とした半
導体デバイス試験装置を提案する。この発明の請求項４
では、請求項３記載の半導体デバイス試験装置におい
て、不良解読手段は直流試験ユニットから送られてくる
良否判定結果と、パターン発生器が出力する期待値とを
比較し、その比較結果に対応してパターン発生器に発生
すべきパターンを指示する構成とした半導体デバイス試
験装置を提案する。
【００１５】
【作 用】この発明による半導体デバイス試験装置によ
れば、直流試験ユニットと機能試験ユニットは主制御器
ＣＰＵを介することなく直接試験結果を機能試験ユニッ
トに転送し、またパターン発生終了信号を直流試験ユニ
ットに送り込む構成としたから、直流試験ユニットの試
験終了から機能試験ユニットがパターン信号を発生する
までの時間、及びパターン信号の発生終了から直流試験
ユニットが直流試験を開始するまでの時間を短縮するこ
とができ、トリミングに要する時間を大幅に短縮できる
利点が得られる。
れば、直流試験ユニットと機能試験ユニットは主制御器
ＣＰＵを介することなく直接試験結果を機能試験ユニッ
トに転送し、またパターン発生終了信号を直流試験ユニ
ットに送り込む構成としたから、直流試験ユニットの試
験終了から機能試験ユニットがパターン信号を発生する
までの時間、及びパターン信号の発生終了から直流試験
ユニットが直流試験を開始するまでの時間を短縮するこ
とができ、トリミングに要する時間を大幅に短縮できる
利点が得られる。
【００１６】
【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の実施例を示す。図３と対応する部分には
同一符号を付して示す。この発明では、直流試験ユニッ
トＤＣＵに直流試験の結果をパターン発生器ＰＧを内蔵
した機能試験ユニットＤＭＵに直接転送する転送手段１
１を設けると共に、機能試験ユニットＤＭＵには直流試
験ユニットから送られてくる直流試験結果を解読して、
パターン発生器ＰＧから被試験半導体デバイスに与える
パターン信号を決定する不良解読手段１２と、パターン
発生器がパターン信号を出力したことを検出して直流試
験ユニットＤＣＵにスタート信号を送り込むスタート信
号生成手段１３とを設けた構成とした半導体デバイス試
験装置を提案したものである。
イス試験装置の実施例を示す。図３と対応する部分には
同一符号を付して示す。この発明では、直流試験ユニッ
トＤＣＵに直流試験の結果をパターン発生器ＰＧを内蔵
した機能試験ユニットＤＭＵに直接転送する転送手段１
１を設けると共に、機能試験ユニットＤＭＵには直流試
験ユニットから送られてくる直流試験結果を解読して、
パターン発生器ＰＧから被試験半導体デバイスに与える
パターン信号を決定する不良解読手段１２と、パターン
発生器がパターン信号を出力したことを検出して直流試
験ユニットＤＣＵにスタート信号を送り込むスタート信
号生成手段１３とを設けた構成とした半導体デバイス試
験装置を提案したものである。
【００１７】直流試験ユニットＤＣＵと機能試験ユニッ
トＤＭＵには予め主制御器ＣＰＵに入力された試験プロ
グラム（ユザーが作成したプログラム）が転送されて記
憶される。従って、直流試験ユニットＤＣＵと機能試験
ユニットＤＭＵは被試験半導体デバイスのどの端子から
試験を開始し、更に、例えばＬ論理側とＨ論理側の順に
閾値電圧の良否を試験する等の試験の手順が記憶され
る。
トＤＭＵには予め主制御器ＣＰＵに入力された試験プロ
グラム（ユザーが作成したプログラム）が転送されて記
憶される。従って、直流試験ユニットＤＣＵと機能試験
ユニットＤＭＵは被試験半導体デバイスのどの端子から
試験を開始し、更に、例えばＬ論理側とＨ論理側の順に
閾値電圧の良否を試験する等の試験の手順が記憶され
る。
【００１８】スタート信号生成手段１３から直流試験ユ
ニットＤＣＵにスタート信号が送り込まれると、直流試
験ユニットＤＣＵは試験順序の１番目から試験を開始す
る。１番目の試験が開始されると、パターン発生器ＰＧ
はその試験の期待値を出力し、不良解読手段１２に期待
値を入力する。ここで言う期待値とは、Ｌ論理側の閾値
電圧をトリミングしているか、Ｈ論理側の閾値電圧をト
リミングしているかを表す符号を示す。従って、ここで
はＬ論理かＨ論理の２値の符号で足りる。
ニットＤＣＵにスタート信号が送り込まれると、直流試
験ユニットＤＣＵは試験順序の１番目から試験を開始す
る。１番目の試験が開始されると、パターン発生器ＰＧ
はその試験の期待値を出力し、不良解読手段１２に期待
値を入力する。ここで言う期待値とは、Ｌ論理側の閾値
電圧をトリミングしているか、Ｈ論理側の閾値電圧をト
リミングしているかを表す符号を示す。従って、ここで
はＬ論理かＨ論理の２値の符号で足りる。
【００１９】直流試験ユニットＤＣＵは１番目に指定さ
れた直流試験を実行する。この直流試験が例えば入力端
子のＬ論理と判定すべき閾値電圧が規定値より高い場合
は直流試験ユニットＤＣＵは試験結果を不良とし、この
不良を表す例えばＨ論理の不良信号を転送手段１１から
機能試験ユニットＤＭＵの不良解読手段１２に転送す
る。
れた直流試験を実行する。この直流試験が例えば入力端
子のＬ論理と判定すべき閾値電圧が規定値より高い場合
は直流試験ユニットＤＣＵは試験結果を不良とし、この
不良を表す例えばＨ論理の不良信号を転送手段１１から
機能試験ユニットＤＭＵの不良解読手段１２に転送す
る。
【００２０】不良解読手段１２では直流試験ユニットＤ
ＣＵから送られて来た不良信号とパターン発生器ＰＧか
ら与えられた期待値とから、例えばＬ論理側の閾値電圧
が不良であるか、或いはＨ論理側の閾値電圧が不良であ
るかを解読する。不良解読手段１２の解読結果により、
パターン発生器ＰＧは例えば被試験半導体デバイスＤＵ
Ｔの注目している端子の閾値電圧を低くするためのパタ
ーン信号を発生し、このパターン信号を被試験半導体デ
バイスＤＵＴに印加する。
ＣＵから送られて来た不良信号とパターン発生器ＰＧか
ら与えられた期待値とから、例えばＬ論理側の閾値電圧
が不良であるか、或いはＨ論理側の閾値電圧が不良であ
るかを解読する。不良解読手段１２の解読結果により、
パターン発生器ＰＧは例えば被試験半導体デバイスＤＵ
Ｔの注目している端子の閾値電圧を低くするためのパタ
ーン信号を発生し、このパターン信号を被試験半導体デ
バイスＤＵＴに印加する。
【００２１】パターン信号の発生が終了すると、スター
ト信号生成手段１３がスタート信号を生成し、このスタ
ート信号を直流試験ユニットＤＣＵに送り、直流試験ユ
ニットＤＣＵを動作させる。この直流試験の結果が再び
不良解読手段１２に転送され、直流試験の結果が良であ
れば不良解読手段１２は次のトリミングに移動する命令
を機能試験ユニットＤＭＵに与える。スタート信号生成
手段１３は次のトリミングを開始するスタート信号を直
流試験ユニットＤＣＵに与える。
ト信号生成手段１３がスタート信号を生成し、このスタ
ート信号を直流試験ユニットＤＣＵに送り、直流試験ユ
ニットＤＣＵを動作させる。この直流試験の結果が再び
不良解読手段１２に転送され、直流試験の結果が良であ
れば不良解読手段１２は次のトリミングに移動する命令
を機能試験ユニットＤＭＵに与える。スタート信号生成
手段１３は次のトリミングを開始するスタート信号を直
流試験ユニットＤＣＵに与える。
【００２２】従って、直流試験ユニットＤＣＵは次の条
件の試験、例えばＨ論理側の閾値電圧のトリミング動作
に入るか、或いは次に指定されている端子のトリミング
動作に移る。なお、或る条件のトリミング動作におい
て、当初から直流試験結果が良である場合は、その条件
（Ｌ論理またはＨ論理の閾値電圧）のトリミングは完了
したものとして、次のトリミングに移動する。
件の試験、例えばＨ論理側の閾値電圧のトリミング動作
に入るか、或いは次に指定されている端子のトリミング
動作に移る。なお、或る条件のトリミング動作におい
て、当初から直流試験結果が良である場合は、その条件
（Ｌ論理またはＨ論理の閾値電圧）のトリミングは完了
したものとして、次のトリミングに移動する。
【００２３】図２に上述したトリミングを実行するため
のプログラムの概要を説明するためのフローチャートを
示す。ステップＳＰ１で直流試験ユニットＤＣＵが直流
試験を実行する。ステップＳＰ２で転送手段１１がその
試験結果を機能試験ユニットＤＭＵに転送する。
のプログラムの概要を説明するためのフローチャートを
示す。ステップＳＰ１で直流試験ユニットＤＣＵが直流
試験を実行する。ステップＳＰ２で転送手段１１がその
試験結果を機能試験ユニットＤＭＵに転送する。
【００２４】ステップＳＰ３で不良解読手段１２が直流
試験の結果が良であったか、不良であったかを解読す
る。直流試験の結果が良であればステップＳＰ４で次の
トリミングに移る処理を実行してステップＳＰ１に戻
る。直流試験の結果が否であった場合は、不良解読手段
１２は更に期待値と比較し、期待値がＬ論理であればス
テップＳＰ６に分岐する。期待値がＨ論理であった場合
はステップＳＰ７に分岐する。
試験の結果が良であったか、不良であったかを解読す
る。直流試験の結果が良であればステップＳＰ４で次の
トリミングに移る処理を実行してステップＳＰ１に戻
る。直流試験の結果が否であった場合は、不良解読手段
１２は更に期待値と比較し、期待値がＬ論理であればス
テップＳＰ６に分岐する。期待値がＨ論理であった場合
はステップＳＰ７に分岐する。
【００２５】ステップＳＰ６では注目している端子の閾
値電圧を下げるパターンを選択し、パターン発生器ＰＧ
にそのパターン発生命令を供給する。ステップＳＰ７で
は注目している端子の閾値電圧を上げるパターンを選択
し、そのパターン発生命令をパターン発生器ＰＧに入力
する。ステップＳＰ８ではパターン発生器ＰＧは不良解
読手段１２で選択されたパターン発生命令に従ってパタ
ーンを発生する。
値電圧を下げるパターンを選択し、パターン発生器ＰＧ
にそのパターン発生命令を供給する。ステップＳＰ７で
は注目している端子の閾値電圧を上げるパターンを選択
し、そのパターン発生命令をパターン発生器ＰＧに入力
する。ステップＳＰ８ではパターン発生器ＰＧは不良解
読手段１２で選択されたパターン発生命令に従ってパタ
ーンを発生する。
【００２６】ステップＳＰ９ではパターンの発生が終了
したことを検出する。ステップＳＰ１０ではパターンの
発生が終了したことを検出して、スタート信号生成手段
１３がスタート信号を生成し、このスタート信号を直流
試験ユニットＤＣＵに与え、再び直流試験を実行する。
したことを検出する。ステップＳＰ１０ではパターンの
発生が終了したことを検出して、スタート信号生成手段
１３がスタート信号を生成し、このスタート信号を直流
試験ユニットＤＣＵに与え、再び直流試験を実行する。
【００２７】
【発明の効果】以上説明したように、この発明によれば
トリミング動作中は直流試験ユニットＤＣＵと機能試験
ユニットＤＭＵとが直接制御命令を授受して動作するか
ら、その応答は高速化され、トリミングを短時間に処理
することができる。よって、フラッシュメモリの試験
（機能試験も含む）時間を短縮することができ、その効
果は実用に供して頗る大である。
トリミング動作中は直流試験ユニットＤＣＵと機能試験
ユニットＤＭＵとが直接制御命令を授受して動作するか
ら、その応答は高速化され、トリミングを短時間に処理
することができる。よって、フラッシュメモリの試験
（機能試験も含む）時間を短縮することができ、その効
果は実用に供して頗る大である。
【図１】この発明による半導体デバイス試験装置の一実
施例を示すブロック図。
施例を示すブロック図。
【図２】この発明の動作の一例を説明するためのフロー
チャート。
チャート。
【図３】従来の技術を説明するためのブロック図。
ＣＰＵ 主制御器 ＤＣＵ 直流試験ユニット ＤＭＵ 機能試験ユニット ＰＧ パターン発生器 ＤＵＴ 被試験半導体デバイス １１ 転送手段 １２ 不良解読手段 １３ スタート信号生成手段
Claims (4)
- 【請求項１】 Ａ．被試験半導体デバイスの直流特性を
トリミングする半導体デバイス試験装置において、 Ｂ．上記直流試験ユニットに設けられ、上記直流試験結
果を上記機能試験ユニットに直接転送する転送手段と、 Ｃ．上記機能試験ユニットに設けられ、上記転送手段か
ら送られてくる直流試験結果を解読して、被試験半導体
デバイスに与えるパターンを決定する不良解読手段と、 Ｄ．上記パターン発生器がパターン信号を出力したこと
を検出して、上記直流試験ユニットへスタート信号を送
るスタート信号生成手段と、によって構成したことを特
徴とする半導体デバイス試験装置。 - 【請求項２】 請求項１記載の半導体デバイス試験装置
において、上記被試験半導体デバイスはフラッシュメモ
リであり、このフラッシュメモリの端子の直流特性を上
記直流試験ユニットによって試験し、その試験の結果に
応じて端子の直流特性の修正を上記機能試験ユニットか
ら与えるパターン信号によって実行することを特徴とす
る半導体デバイス試験装置。 - 【請求項３】 請求項１記載の半導体デバイス試験装置
において、上記直流試験ユニットは被試験半導体デバイ
スの端子の特性が予め定めた特性に達しているか、否か
を判定し、その判定結果を上記直流試験の結果として上
記機能試験ユニットに転送することを特徴とする半導体
デバイス試験装置。 - 【請求項４】 請求項３記載の半導体デバイス試験装置
において、上記不良解読手段は上記直流試験ユニットか
ら送られてくる良否判定結果と、上記パターン発生器が
出力する期待値とを比較し、その比較結果に対応して上
記パターン発生器に発生すべきパターンを指示する構成
としたことを特徴とする半導体デバイス試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26712899A JP2001093296A (ja) | 1999-09-21 | 1999-09-21 | 半導体デバイス試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26712899A JP2001093296A (ja) | 1999-09-21 | 1999-09-21 | 半導体デバイス試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093296A true JP2001093296A (ja) | 2001-04-06 |
Family
ID=17440471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26712899A Pending JP2001093296A (ja) | 1999-09-21 | 1999-09-21 | 半導体デバイス試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352230B2 (en) | 2004-09-22 | 2008-04-01 | Hynix Semiconductor, Inc. | Internal voltage trimming circuit for use in semiconductor memory device and method thereof |
| US7719340B2 (en) | 2004-12-20 | 2010-05-18 | Hynix Semiconductor Inc. | Internal voltage trimming circuit for use in a semiconductor memory device and method thereof |
| US7765449B2 (en) | 2004-08-20 | 2010-07-27 | Advantest Corporation | Test apparatus that tests a plurality of devices under test having plural memory cells and test method therefor |
-
1999
- 1999-09-21 JP JP26712899A patent/JP2001093296A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765449B2 (en) | 2004-08-20 | 2010-07-27 | Advantest Corporation | Test apparatus that tests a plurality of devices under test having plural memory cells and test method therefor |
| US7352230B2 (en) | 2004-09-22 | 2008-04-01 | Hynix Semiconductor, Inc. | Internal voltage trimming circuit for use in semiconductor memory device and method thereof |
| US7719340B2 (en) | 2004-12-20 | 2010-05-18 | Hynix Semiconductor Inc. | Internal voltage trimming circuit for use in a semiconductor memory device and method thereof |
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