CN1870178B - 半导体器件 - Google Patents

Abstract

本发明提供一种含有测试电路的半导体器件，可抑制电路面积的增加，同时有效执行解救信息的传送。进行冗余存储器(11)、(12)的解救处理的解救处理部(21)、(22)具有多个故障解救部(211)～(21y)、(221)～(22x)，该故障解救部具有成为解救信息存储部的移位寄存器电路(Ln1)～(Lny)、(L11)～(L1x)。移位寄存器电路(Ln1)、...串行连接以可依次传送数据。测试电路(30)对冗余存储器(11)、(12)进行检测，串行输出用于解救故障单元的解救信息(S3)。解救处理部(21)、(22)使用其数据传送动作将该解救信息(S3)存储在移动寄存器(Ln1)、...中。

Description

半导体器件

技术领域

本发明涉及半导体器件中的冗余存储器的解救(relief)方式，尤其涉及在通过嵌入在芯片内的测试电路动作生成用于解救故障单元的信息的系统中，有效传送解救信息的技术。

背景技术

以往提出了当存储器内存在故障时，通过嵌入芯片内的测试电路动作，抽取用于避开该故障部分的信息，使用该信息熔断熔丝元件等的方法。(例如，参照专利文献1)

专利文献1：日本特开平6-84393号公报

发明内容

近来，系统LSI逐渐大规模化，芯片内所安装的存储器的容量、数量也有增加的趋势。因此，可以设想伴随着芯片内所安装的冗余存储器的数量的逐渐增加，用于测试冗余存储器的测试电路的面积也会随之增加。

为了抑制测试电路的面积的增加，抑制安装的测试电路的数量、增加1个测试电路所检测的冗余存储器的数量将是有效的方法。在1个测试电路以多个冗余存储器为检测对象的情况下，需要有效地传送用于解救故障单元的信息即解救信息。

但是，在现有技术中，并未具体地公开过传送解救信息的方法。例如在上述专利文献1中，表示实施例的图2中，只不过是示出以并行的方式传送解救任意的冗余存储器所需要的用于切断熔丝的信息的结构。在以并行的方式传送解救信息的情况下，需要设置多个测试电路的输出，而且，需要配置多个形成解救信息的传送路径的布线。因此，存在电路面积徒增的问题。

鉴于上述问题，本发明的课题是，在包含测试电路的半导体器件中，抑制电路面积增加的同时，可有效地执行解救信息的传送。

为了解决上述的课题，本发明提供一种半导体器件，包括：多个冗余存储器，具有多个存储单元，且具有用于在上述多个存储单元的一部分发生故障时，解救发生故障的上述存储单元的功能；测试电路，具有进行上述冗余存储器的检测的检测部和、当判断为存在故障单元时，输出用于解救该故障单元的解救信息的输出部；以及多个解救处理部，其构成为能存储上述解救信息，具有串行连接的多个解救信息存储部和、多个故障解救部，该多个故障解救部分别与上述多个解救信息存储部的任一个构成对，进行上述冗余存储器的解救处理，其中，上述多个解救处理部串行连接，上述多个冗余存储器和上述多个解救处理部构成对，上述多个故障解救部，相对于冗余存储器，不通过上述多个解救信息存储部而连接，所述冗余存储器和包含该故障解救部的解救处理部构成对，从上述测试电路串行输出的上述解救信息，用传送动作，存储在上述多个解救信息存储部，被存储的上述解救信息从上述多个解救信息存储部被并行传送至构成对的各故障解救部，通过预定的处理被固定在各故障解救部。

根据本发明，在进行冗余存储器的解救处理的解救处理部中，多个故障解救部分别具有的解救信息存储部串行连接，使得可依次传送数据。并且，在解救信息的存储动作中，从测试电路串行输出的解救信息，在解救处理部中用其数据传送动作存储在解救信息存储部。因此，能够有效地将解救信息传送到解救处理部，且不需要配置多个形成解救信息的传送路径的布线，能够抑制电路面积的增加。

而且，优选的是，上述本发明的半导体器件，可根据所施加的取入控制信号控制是否将从测试电路输出的解救信息存储在解救处理部中。由此，即使在从测试电路输出的解救信息含有冗余解救所需要的信息以外的信息的情况下，也可以只将需要的信息有选择地存储在解救处理部。

另外，优选的是，上述本发明的半导体器件中的多个故障解救部，分别在该半导体器件的电源断开的情况下保持解救信息。

另外，优选的是，上述本发明的半导体器件，按照第1时钟执行冗余存储器的动作、和测试电路进行的冗余存储器的检测，按照不同于第1时钟的第2时钟执行解救信息的存储动作。由此，可划分这样的动作，例如，作为第1时钟使用高速时钟高速进行冗余存储器的检测；另一方面，作为第2时钟使用低速时钟传送解救信息。

另外，优选的是，上述本发明的半导体器件，多个解救处理部各自的串行连接的多个解救信息存储部串行连接，使得可依次传送数据。由此，即使在测试电路将多个冗余存储器作为检测对象的情况下，也可有效地执行解救信息的传送。

另外，优选的是，上述本发明的半导体器件，还包括用于从该半导体器件的外部输入解救信息的解救信息外部输入端子和、选择器，选择从测试电路输出的解救信息和输入到解救信息外部输入端子的解救信息中的任一者，并传送至解救处理部。

另外，优选的是，上述本发明的半导体器件，具有解救信息外部输出端子，用于将传送至解救处理部的解救信息输出到该半导体器件的外部。

根据本发明，在含有测试电路的半导体器件中，能够不伴随电路面积的增加而实现高效的解救信息的传送。

附图说明

图1是本发明的一实施方式的半导体器件的框图。

图2是表示使用了图1的半导体器件的检测流程的时序图。

图3是表示解救信息的存储动作的时序图。

具体实施方式

以下，对于本发明的实施方式，参照附图进行说明。

图1是表示本发明的一实施方式的半导体器件结构的框图。在图1中，11、12是具有多个存储单元、且具有用于解救发生故障的存储单元(故障单元)的功能的冗余存储器，21、22是进行冗余存储器11、12的解救处理的解救处理部。解救处理部21与冗余存储器11构成一对，解救处理部22与冗余存储器12构成一对。此外还设置有冗余存储器与解救处理部的对，但为了简化省略图示。

解救处理部21具有多个故障解救部211、212、...、21y.各故障解救部211、212、...、21y具有作为解救信息存储部的移位寄存器电路Ln1、Ln2、...、Lny和电熔丝元件Fn1、Fn2、...、Fny.存储在移位寄存器电路Ln1、Ln2、...、Lny中的解救信息，分别用作电熔丝元件Fn1、Fn2、...、Fny的程序信息.同样，解救处理部22具有多个故障解救部221、222、...、22x.各替故障代部221、222、...、22x具有作为解救信息存储部的移位寄存器电路L11、L12、...、L1x和电熔丝元件F 11、F 12、...、F1x。存储在移位寄存器电路L11、L12、...、L1x中的解救信息，分别用作电熔丝元件F11、F12、...、F1x的程序信息。

在解救处理部21中，移位寄存器电路Ln1、Ln2、...、Lny串行地连接，使得可以依次传送数据。另外，在解救处理部22中，移位寄存器电路L11、L12、...、L1x串行地连接，使得可以依次传送数据。进而，解救处理部21中串行连接的移位寄存器电路Ln1、Ln2、...、Lny和解救处理部22中串行连接的移位寄存器电路L11、L12、...、L1x串行地连接，使得可以依次传送数据。

解救处理部21中的各故障解救部211、212、...、21y和解救处理部22中的各故障解救部221、222、...、22x这样构成：通过分别设置电熔丝元件，即使在半导体器件的电源断开的情况下，也保持解救信息。也可以代替电熔丝元件，而设置根据存储在移位寄存器电路中的解救信息来设定存储数据的非易失性存储元件。

另外，在图1中，故障解救部中的解救信息存储部由移位寄存器电路构成，但只要是为了可依次传送数据而可串行连接的存储机构，怎样的结构都可以。

测试电路30具有对冗余存储器11、12进行检测的检测部31、和输出用于解救故障单元的解救信息S3的输出部32。检测部31接收检测外部信号组TE，通过测试器控制(tester control)，使用由地址信号、数据输入输出信号以及控制信号等构成的检测内部信号组S1，对冗余存储器11、12执行所希望的检测。并且，检测合格或不合格，在检测结果为不合格的情况下，对是否可冗余解救进行判断，输出检测结果信息S2。输出部32接收检测结果信息S2，串行地输出解救信息S3。

检测部31也可以不将全部的检测结果信息S2输出至输出部32中。另外，输出部32例如在不能冗余解救的情况下，也可以输出实际上不用于解救的信息。另外，也可以输出合格/不合格的判断结果等的信息。

42是用于从半导体器件的外部输入取入控制信号CN的外部输入端子，43是用于从半导体器件的外部输入解救信息EXIN的解救信息外部输入端子，44是用于将传送至解救处理部21、22的解救信息S3输出到半导体器件的外部的解救信息外部输出端子。

选择器5选择从输出部32输出的解救信息S3和输入到解救信息外部输入端子43的解救信息EXIN中的任一个，并输出。从选择器5输出的解救信息S3或解救信息EXIN，被传送至解救处理部21中串行连接的移位寄存器电路Ln1、Ln2、...、Lny的第一级(first-stage)的移位寄存器电路Lny的D输入。

将第1时钟CK1施加给检测部31和冗余存储器11、12。即，冗余存储器11、12的动作和测试电路30进行的冗余存储器11、12的检测，按照第1时钟CK1执行。

将第2时钟CK2施加给输出部32，并且经由反相器40和与门41，作为时钟S5施加给解救处理部21、22。时钟S 5被施加给解救处理部21中串行连接的移位寄存器电路Ln1、Ln2、...、Lny和解救处理部22中串行连接的移位寄存器电路L11、L12、...、L1x的E输入。即，从输出部32串行输出的解救信息S3的存储动作按照第2时钟CK2执行。

在此，通过分别设置第1时钟CK1和第2时钟CK2，可以多样灵活使用。例如，优选的是将第1时钟CK1作为高速时钟，将第2时钟CK2作为低速时钟。由此，能够高速执行对冗余存储器的检测。另一方面，通过低速执行与系统性能无关的解救信息的传送动作，能够抑制无谓的电路面积的增加。第1时钟CK1和第2时钟CK2也可以是同一时钟。

作为时钟控制部的与门41，将从反相器40输出的第2时钟CK2的反相时钟NCK2和施加给外部端子42的取入控制信号CN作为输入，输出时钟S5。时钟S5，当取入控制信号CN为“H”时，形成与反相时钟NCK2相同的时钟；当取入控制信号CN为“L”时，固定为“L”电平。即，根据取入控制信号CN，控制施加给解救处理部21、22的时钟的有效/无效。

以下，对于图1的半导体器件的检测时的动作，按检测的各阶段进行说明。图2是表示使用了图1的半导体器件的检测流程的时序图。

<1.检测阶段>

在图2中，检测外部信号组TE由复位信号、检测模式信号、检测结束信号以及检测结果判断信号构成。首先，通过复位信号对检测部31和冗余存储器11、12进行初始化。并且，设定检测模式后(检测模式信号为“H”)，与第1时钟CK1同步地，开始进行冗余存储器11、12的检测。当检测执行过程中发现故障单元时，检测结果判断信号由“L”转变到“H”(Fail)。并且，当所希望的检测结束时，检测结束信号在预定期间为“H”。

<2.解救信息传送阶段>

图3是表示解救信息的存储动作的时序图。在此，输出部32与第2时钟CK2同步地串行输出解救信息S3，选择器5选择从输出部32输出的解救信息S3，并传送至解救处理部21。另外，在解救处理部21中，y＝5，即串行连接的移位寄存器电路的数量为5个。即，作为选择器5的输出的解救信息S3，首先被传送至移位寄存器电路Ln5的D输入，之后，按照时钟S5，以移位寄存器电路Ln4、Ln3、Ln2、Ln1的顺序进行传送。

与第2时钟CK2的上升沿同步地，从输出部32输出解救信息S3。另外，当解救信息S3为真正需要的数据时，取入控制信号CN为“H”，使得进行取入。即，即使在解救信息S3含有冗余解救所不需要的数据的情况下，也可以通过使用取入控制信号CN的控制，只将真正需要的解救信息有选择地存储到解救处理部21、22中。

解救信息S3经过预定的信号传输延迟时间td后，到达移位寄存器电路Ln5的端子D。在此，第2时钟CK2的“H”期间tCH，通过电路保证tCH＞td。因此，基于第2时钟CK2的反相时钟NCK2得到的时钟S5，在解救信息S3可靠地到达移位寄存器电路Lny的端子D以后，将变成上升的波形。即，通过使用第2时钟CK2的反相时钟NCK2生成施加给解救处理部21、22的时钟S5，得到容易设计用于将解救信息S3可靠地取入到移位寄存器电路的时序这样的效果。

作为取入控制信号CN，优选使用检测模式信息。解救信息S3中，有时含有冗余解救所需要的信息之外的信息，需要控制使得不取入那样的不需要的信息。通常，在逻辑验证阶段，用于进行解救信息取入控制的波形的可靠性(certainty)，可用模拟结果波形进行确认。即，将模拟结果波形转换成能在预定的测试器上使用的格式后的、逻辑上得到保证的检测模式，作为取入控制信号CN施加给外部输入端子42，从而能够进行逻辑上得到保证的安全的控制。

现在，输出部32作为解救信息S3，将数据“d1”～“d8”串行依次输出.并且，在所输出的数据中，将添加了阴影的“d2”“d3”“d4”“d6”“d7”作为真正需要的解救信息，存储在移位寄存器电路Ln1～Ln5中.取入控制信号CN仅在输出数据“d2”“d3”“d4”“d6”“d7”期间为“H”.

首先，在作为解救信息S3输出数据“d2”的周期中(周期A)，在由取入控制信号CN所控制的时钟S5的上升时刻，将数据“d2”存储在移位寄存器电路Ln5内。接着，在作为解救信息S3输出数据“d3”的周期中(周期B)，在时钟S5的上升时刻将数据“d3”存储在移位寄存器电路Ln5内，并且，移位寄存器电路Ln5的存储数据“d2”传送至下级的移位寄存器电路Ln4中。

进而，在作为解救信息S3输出数据“d4”的周期中(周期C)，在时钟S5的上升时刻将数据“d4”存储在移位寄存器电路Ln5内，并且，将移位寄存器电路Ln5的存储数据“d3”传送至下级的移位寄存器电路Ln4中，进一步，将移位寄存器电路Ln4的存储数据“d2”传送至下级的移位寄存器电路Ln3中。

在输出下一个数据“d5”的周期中(周期D)，取入控制信号CN为“L”，因此时钟S 5保持为“L”。因此，数据“d5”不存储在移位寄存器电路Ln5中，也不进行下级以后的移位寄存器电路间的数据传送，而是仍然保持所存储的数据。

以下相同，按照取入控制信号CN，控制解救信息S3的取入和移位寄存器电路间的数据传送动作。并且，在数据“d8”输出的周期(周期E)结束之后，在移位寄存器电路Ln1～Ln5中，分别成为存储有数据“d2”“d3”“d4”“d6”“d7”的状态。

<3.程序阶段>

对于程序阶段，仅说明理解检测流程所需要的一般内容，而省略详细说明。本发明的技术思想不会因程序方式而受到制约。

在图1中，将预定的解救信息存储在解救处理部21、22所具有的移位寄存器电路Ln1～Lny、L11～L1x中。另外，图中未示出，但在解救处理部21、22中设有程序控制电路，该程序控制电路用于将移位寄存器电路Ln1～Lny、L11～L1x中存储的解救信息编入电熔丝元件Fn1～Fny、F11～F1x。

程序控制电路接收如图2所示的程序控制信号，并执行程序，将移位寄存器电路Ln1～Lny、L11～L1x中存储的解救信息分别编入电熔丝元件Fn1～Fny、F11～F1x。并且，当所希望的程序动作结束时，程序控制电路输出程序结束信号。

<4.再检测阶段>

对于再检测阶段，仅说明理解检测流程所需要的一般内容，而省略详细说明。本发明的技术思想不会因再检测的方法而受到制约。

在图1中，冗余存储器11、12，在存在故障单元的情况下，也可通过上述的程序动作(熔丝切断行为)避开对故障单元的访问，使备用的存储单元被访问。由此，冗余存储器11、12可正常动作。

在图2中，通过复位信号的置位，被编入电熔丝元件Fn1～Fny、F11～F1x中的解救处理信息S4变为有效。并且，进行与<1.检测阶段>中说明的相同的检测，但是，通过实施冗余解救，检测结果判断信号仍为“L”。并且，当再检测结束时，检测结束信号仅在预定期间成为“H”。

<5.分析>

如上所述，可将从外部输入至解救信息外部输入端子43的解救信息EXIN，经由选择器5传送至解救处理部21、22。另外，也可将从输出部32输出的解救信息S3，经由解救信息外部输出端子44，作为数据EXOUT输出到外部。通过使用这样的外部输入输出，即使在半导体器件中的冗余解救没能正常进行等情况下，也能够分析是否可以使用从外部另行传输来的解救信息进行解救，或将半导体器件内生成的解救信息输出到外部来分析内容。

如上所述，根据本实施方式，作为解救信息存储部的移位寄存器电路Ln1～Lny、L11～L1x串行连接，使得可依次传送数据。并且，在解救信息的存储动作中，从测试电路30串行输出的解救信息S3，在解救处理部21、22中用其数据传送动作存储在移位寄存器电路Ln1～Lny、L11～L1x中。因此，能够有效地将解救信息传送至解救处理部，且不需要配置多个成为解救信息的传送路径的布线，能够抑制电路面积的增加。

另外，在本实施方式中，通过利用与门41根据取入控制信号CN来控制时钟S5的有效/无效，实现了对是否存储解救信息S3的控制。通过这样的方法，能够可靠地控制是否存储解救信息。当然，时钟S5的有效/无效的控制，通过与门以外的结构也可实现。

另外，为了控制是否存储解救信息，除控制施加给解救处理部的时钟的有效/无效之外，也考虑了其他的方法。例如，在图1的结构中，由具有时钟输入和使能输入的寄存器电路构成各解救信息存储部。并且，将第2时钟CK2(或其反相时钟NCK2)施加给时钟输入，一并将取入控制信号CN施加给使能输入。这样的结构，也可对是否存储解救信息进行控制。

另外，在本实施方式中，设置了多个冗余存储器和解救处理部的对，即使仅设置一组冗余存储器和解救处理部的对，本发明也是有效的。另外，当有多个冗余存储器和解救处理部的对时，对于各对，也可以是分别设置测试电路。

本发明，在含有生成用于解救故障单元的解救信息的测试电路的半导体器件中，不会导致电路面积的增加，能够有效实现解救信息的传送，因此，对于例如具有多个存储器的半导体器件的电路面积削减是有用的。

Claims (12)

1.一种半导体器件，其特征在于，包括：

多个冗余存储器，每个冗余存储器都具有多个存储单元，且具有用于在上述多个存储单元的一部分发生故障时，解救发生故障的上述存储单元的功能；

测试电路，具有进行上述冗余存储器的检测的检测部和、当判断为存在故障单元时，输出用于解救该故障单元的解救信息的输出部；以及

多个解救处理部，每个解救处理部都构成为能存储上述解救信息，且具有多个解救信息存储部和多个故障解救部，所述多个解救信息存储部串行连接，所述多个故障解救部中的每一个都与上述多个解救信息存储部中的相应的一个构成对，进行上述冗余存储器的解救处理，

其中，上述多个解救处理部串行连接，

上述多个冗余存储器中的每一个都与上述多个解救处理部中的相应一个构成对，

上述多个故障解救部不通过上述多个解救信息存储部而与冗余存储器相连接，所述冗余存储器和包含该故障解救部的解救处理部构成对，

从上述测试电路串行输出的上述解救信息，用传送动作，存储在上述多个解救信息存储部，

被存储的上述解救信息从上述多个解救信息存储部被并行传送至构成对的各故障解救部，通过预定的处理被固定在各故障解救部。

2.根据权利要求1所述的半导体器件，其特征在于，

可根据所施加的取入控制信号，控制是否将从上述测试电路输出的解救信息存储在上述解救处理部。

3.根据权利要求2所述的半导体器件，其特征在于，

还包括外部输入端子，用于将上述取入控制信号从该半导体器件的外部输入。

4.根据权利要求2所述的半导体器件，其特征在于，

上述解救信息存储部的数据传送动作，按照所施加的时钟信号执行，

还具有根据上述取入控制信号来控制上述时钟信号的有效/无效的时钟控制部。

5.根据权利要求1所述的半导体器件，其特征在于，

上述多个故障解救部分别这样构成：在该半导体器件的电源断开的情况下也保持上述解救信息。

6.根据权利要求5所述的半导体器件，其特征在于，

上述多个故障解救部，分别具有根据上述解救信息存储部所存储的解救信息被编程的电熔丝元件。

7.根据权利要求5所述的半导体器件，其特征在于，

上述多个故障解救部，分别具有根据上述解救信息存储部所存储的解救信息设定存储数据的非易失性存储器元件。

8.根据权利要求1所述的半导体器件，其特征在于，

上述冗余存储器的动作和上述测试电路进行的上述冗余存储器的检测，按照第1时钟执行。

上述解救信息的存储动作，按照不同于上述第1时钟的第2时钟执行。

9.根据权利要求8所述的半导体器件，其特征在于，

在上述解救信息的存储动作中，将上述第2时钟施加给上述测试电路，另一方面，将上述第2时钟的反相时钟施加给上述解救处理部。

10.根据权利要求1所述的半导体器件，其特征在于，

上述多个解救处理部各自的串行连接的多个解救信息存储部，被串行连接，使得可依次传送数据。

11.根据权利要求1所述的半导体器件，其特征在于，还包括：

用于从该半导体器件的外部输入解救信息的解救信息外部输入端子，和

选择器，选择从上述测试回路输出的解救信息、和输入到上述解救信息外部输入端子的解救信息中的任一个，传送至上述解救处理部。

12.根据权利要求1所述的半导体器件，其特征在于，

还包括解救信息外部输出端子，用于将传送至上述解救处理部的解救信息输出至该半导体器件的外部。

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