KR970029076A

KR970029076A - 내장 기록기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터

Info

Publication number: KR970029076A
Application number: KR1019960054761A
Authority: KR
Inventors: 신이찌로 아키야마; 사다히로 야스다; 유이찌 이이즈카; 히로아키 니시모토; 유우이찌 오사다
Original assignee: 가네코 히사시; 닛폰 덴키 가부시키가이샤
Priority date: 1995-11-10
Filing date: 1996-11-11
Publication date: 1997-06-26
Also published as: DE69621403D1; JP3693721B2; JPH09134339A; KR100217215B1; US5872994A; EP0775956B1; DE69621403T2; EP0775956A1

Abstract

본 발명은 내부 버스(AB,DB); 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2); 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5); 기록 프로그램을 저장하기 위한 ROM(6); 입력/출력부(1b); 시리얼 통신 인터페이스로부터 프로그램을 판독하고 기록 프로그램에 따라 상기 입력/출력부로부터 상기 플래시 메모리에 그 프로그램을 기록하기 위한 CPU(7); 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성화되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 마이크로컴퓨터에 관한 것이다.

Description

내장 기록기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제5도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제1실시예를 설명하는 블록 회로도,

제6도는 제5도의 마이크로컴퓨터의 작동을 보여주는 블록 회로도,

제7도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제2실시예를 설명하는 블록 회로도,

제8도는 제7도의 마이크로컴퓨터의 작동을 보여주는 블록 회로도.

Claims

내부 버스(AB,DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4)와; 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAN(5)과; 기록 프로그램을 저장하기 위한 ROM(6)과; 입력/출력부(1b); 시리얼 통신 인터페이스로부터 프로그램을 판독하고 기록 프로그램에 따라 상기 입력/출력부로부터 상기 플래시 메모리에 그 프로그램을 기록하기 위한 CPU(7)과; 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성화되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 입력/출력부를 통한 기록 확인 프로그램, 플래시 소거 프로그램 및 소거 확인 프로그램에 따라 상기 플래시 메모리 상에서 상기 CPU가 기록 확인 동작, 플래시 소거 동작, 및 소거 확인 동작을 수행하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 CPU는 플래시 메모리에 기록하기 전에 RAM에 프로그램을 일시적으로 저장하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 CPU는 플래시 메모리에 기록하기 전에 CPU의 버퍼 (7a)에 프로그램을 일시적으로 저장하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호 (WE1,WE2,ER1,ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 신호 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클럭 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클럭 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기의 값이 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위해 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제5항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클럭신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된, 주파수 검출회로(476)를 더 포함하고, 상기 클럭 신호의 주파수에 상응하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
제6항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477,479,480,481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제6항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
내부 버스(AB,DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2); 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 기록 프로그램을 저장하기 위한 ROM(6); 입력/출력부(1b); CPU(7); 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성화되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 마이크로컴퓨터의 시험방법에 있어서, 기록 프로그램을 저장하기 위한, 상기 ROM과 동일한 어드레스 공간을 갖는 에뮬레이션 메모리(21)를 상기 입/출력부에 접속하는 단계와; 프로그램을 저장하기 위한 에뮬레이션 시험 데이터 소스(22)를 상기 시리얼 통신 인터페이스에 접속하는 단계; 및 상기 에뮬레이션 시험 데이터 소스로부터 상기 프로그램을 판독하고, 상기 CPU에 의해 에뮬레이션 메모리에 저장된 기록 프로그램에 따라 플래시 메모리에 프로그램을 기록하는 단계를 포함하는 것을 특징으로 하는 시험방법.
제9항에 있어서, 상기 CPU에 의해 에뮬레이션 메모리에 저장된 기록 확인 프로그램, 플래시 소자 프로그램 및 소거 확인 프로그램에 따라 상기 플래시 메모리 상에서 기록 확인 동작, 플래시 소거 동작, 및 소거 확인 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 시험방법.
내부 버스(AB,DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4)와; 기록 프로그램을 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 상기 시리얼 통신 인터페이스로부터 프로그램을 판독하고 상기 KAM에 저장된 기록 프로그램에 따라 상기 플래시 메모리로 상기 프로그램을 기록하기 위한 CPU(7)과; 상기 마이크로컴퓨터에서 내장 기록 모드를 설정하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, 입/출력부 및 CPU에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 미이크로컴퓨터.
제11항에 있어서, 상기 기록 프로그램을 저장하기 위한 RAM의 영역(5a)는 각각 두 저항과 두 교차-결합 트랜지스터를 갖는 플립-플롭타입 셀을 포함하고, 상기 저항의 하나는 다른 하나와 상이한 것읕 특징으로 하는 마이크로컴퓨터.
제11항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호 (WE1,WE2,ER1,ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 신호 중의 하나를 발생하기 위한 상기 회로 중의 한 장치는, 클럭 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클럭 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기의 값이 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위해 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제13항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클럭신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된 주파수 검출회로(476)를 더 포함하고, 상기 클럭 신호의 주파수에 상응하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
제14항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477,479,480,481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제14항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스이 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
내부 버스(AB,DB)와; 여러종류의 시리얼 통신 인터페이스 장치(201,202,203) 다수개와, 시리얼 통신 인터페이스 장치 중의 하나를 선택하기 위한 선택기 수단(204,205)을 포함하는, 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 기록 프로그램을 저장하기 위한 ROM(6)과; 입력/출력부(1b)와; CPU(7); 및 마이크로컴퓨터 내에서 작동 모드와 시험모드를 설정하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제17항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호 (WE1,WE2,ER1,ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 신호 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클럭 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클럭 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기가 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위해 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제18항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클럭신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된, 주파수 검출회로(476)를 더 포함하고, 상기 클럭 신호의 주파수에 상응하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
제19항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477,479,480,481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제19항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
내부 버스(AB,DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4)와; 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 기록 프로그램을 저장하기 위한 ROM(6)과; 입력/출력부(1a,1b); 시간 간격이 특정치보다 적으면, 플래시 메모리에 기록하기 전에 CPU의 버퍼 및 RAM 중의 하나에 프로그램을 일시적으로 저장하고, 시간간격이 특정치보다 적지않으면 플래시 메모리에 프로그램을 직접 기록하는 CPU(7); 상기 마이크로컴퓨터에서 내장 기록 동작을 셋팅하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3); 및 상기 내부 버스를 전달하기 위한 프로그램들 사이에서 시간간격(T)를 계수하기 위한, 내부 버스와 CPU에 접속된 데이타 수신 시간 검출기(9)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제22항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호 (WE1,WE2,ER1,ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 신호 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클럭 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클럭 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와;기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기의 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위해 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제23항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클럭신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된, 주파수 검출회로(476)를 더 포함하고, 상기 클럭 신호의 주파수에 상응하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
제24항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477,479,480,481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
제24항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클럭 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.