JPH0619804A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0619804A JPH0619804A JP4176318A JP17631892A JPH0619804A JP H0619804 A JPH0619804 A JP H0619804A JP 4176318 A JP4176318 A JP 4176318A JP 17631892 A JP17631892 A JP 17631892A JP H0619804 A JPH0619804 A JP H0619804A
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Abstract
(57)【要約】
【目的】メモリ内蔵の半導体集積回路の秘匿性を高める
ことを目的としている。 【構成】メモリ１１に接続されるデータバスを制御する
バッファ１４とデータを比較する比較回路１２と比較結
果を保持するＥＥＰＲＯＭ回路１３と外部に接続される
信号を制御する双方向バッファ１９，２０，２１，２
２，２３，２４および２５で構成されている。
ことを目的としている。 【構成】メモリ１１に接続されるデータバスを制御する
バッファ１４とデータを比較する比較回路１２と比較結
果を保持するＥＥＰＲＯＭ回路１３と外部に接続される
信号を制御する双方向バッファ１９，２０，２１，２
２，２３，２４および２５で構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に書き替え可能なメモリを有しており、外部からメモ
リのデータの書き込み、読み出しを行う半導体集積回路
に関する。
特に書き替え可能なメモリを有しており、外部からメモ
リのデータの書き込み、読み出しを行う半導体集積回路
に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図５
に示すように３が書き替え可能なメモリを有する半導体
集積回路（以下、メモリ内蔵ＩＣと称す）、１１はメモ
リ内蔵ＩＣ３内のメモリ（以下、単にメモリと称す）、
１６は出力回路、１７はアドレスバス、２８はデータバ
スである。
に示すように３が書き替え可能なメモリを有する半導体
集積回路（以下、メモリ内蔵ＩＣと称す）、１１はメモ
リ内蔵ＩＣ３内のメモリ（以下、単にメモリと称す）、
１６は出力回路、１７はアドレスバス、２８はデータバ
スである。
【０００３】ＣＬＫはクロック信号、ＷＲはメモリにデ
ータを書き込むためのアクティブＬＯＷの信号（以下、
ライト信号と称す）ＲＤはメモリからのデータを読み出
すためのアクティブＬＯＷの信号（以下リード信号と称
す）、ＣＳはメモリを選択するためのアクティブＬＯＷ
の信号（以下、セルクト信号と称す）、Ａ０〜Ａ１５は
アドレス、Ｄ０〜Ｄ７はデータである。
ータを書き込むためのアクティブＬＯＷの信号（以下、
ライト信号と称す）ＲＤはメモリからのデータを読み出
すためのアクティブＬＯＷの信号（以下リード信号と称
す）、ＣＳはメモリを選択するためのアクティブＬＯＷ
の信号（以下、セルクト信号と称す）、Ａ０〜Ａ１５は
アドレス、Ｄ０〜Ｄ７はデータである。
【０００４】また、図６にタイミングチャートを示す。
【０００５】今、アドレスは１６ビット長、データは８
ビット長と仮定する。
ビット長と仮定する。
【０００６】最初にメモリ内蔵ＩＣ３の外部からメモリ
１１にデータを書き込むときについて考える。書き込む
アドレスＡ０〜Ａ１５をアドレスバス１７を介して設定
し、書き込みデータＤ０〜Ｄ７をデータバス２８を介し
て入力してメモリ１１にメモリ内蔵ＩＣ３の外部からラ
イト信号を入力することによりメモリ１１にデータが書
き込まれる（タイミングチャートを示す図６のライトサ
イクル参照）。
１１にデータを書き込むときについて考える。書き込む
アドレスＡ０〜Ａ１５をアドレスバス１７を介して設定
し、書き込みデータＤ０〜Ｄ７をデータバス２８を介し
て入力してメモリ１１にメモリ内蔵ＩＣ３の外部からラ
イト信号を入力することによりメモリ１１にデータが書
き込まれる（タイミングチャートを示す図６のライトサ
イクル参照）。
【０００７】次にメモリ内蔵ＩＣ３の外部からメモリ１
１のデータを読み出すときについて考える。読み出すア
ドレスＡ０〜Ａ１５をアドレスバス１７を介して設定
し、メモリ１１にメモリ内蔵ＩＣ３の外部からリード信
号を入力することによりデータＤ０〜Ｄ７をデータバス
２８を介して読み出す（ダイミングチャートを示す図６
のリードサイクル参照）。
１のデータを読み出すときについて考える。読み出すア
ドレスＡ０〜Ａ１５をアドレスバス１７を介して設定
し、メモリ１１にメモリ内蔵ＩＣ３の外部からリード信
号を入力することによりデータＤ０〜Ｄ７をデータバス
２８を介して読み出す（ダイミングチャートを示す図６
のリードサイクル参照）。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、メモリへのデータの書き込み、メモリから
のデータの読み出しが可能であるためにメモリのデータ
の秘匿性が保てないという欠点がある。
集積回路は、メモリへのデータの書き込み、メモリから
のデータの読み出しが可能であるためにメモリのデータ
の秘匿性が保てないという欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体集積回路の内部に書き替え可能なメモリのデ
ータが前記半導体集積回路の外部に出力されないように
前記書き替え可能なメモリに接続されるデータバスを電
気的にオン／オフする回路と、外部入力データおよび前
記書き替え可能なメモリの前記データを比較する回路の
比較判定結果を前記半導体集積回路の外部に出力する回
路と、前記比較判定結果によって前記半導体集積回路の
外部に接続される信号の方向を制御する回路とを有して
いる。
は、半導体集積回路の内部に書き替え可能なメモリのデ
ータが前記半導体集積回路の外部に出力されないように
前記書き替え可能なメモリに接続されるデータバスを電
気的にオン／オフする回路と、外部入力データおよび前
記書き替え可能なメモリの前記データを比較する回路の
比較判定結果を前記半導体集積回路の外部に出力する回
路と、前記比較判定結果によって前記半導体集積回路の
外部に接続される信号の方向を制御する回路とを有して
いる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の第１の実施例の半導体集
積回路のブロック図である。１は書き替え可能なメモリ
を有する集積回路（以下、メモリ内蔵ＩＣと称す）、１
１はメモリ内蔵ＩＣ１内の書き替え可能なメモリ（以
下、メモリと称す）、１２は外部データバスのデータＥ
Ｄ０〜ＥＤ７とデータＩＤ０〜ＩＤ７を比較判定し、か
つ、ＥＥＰＲＯＭ回路１３から出力されたエラー信号に
よって比較動作を停止する比較回路（以下、比較回路と
称す）、１３は比較回路１２で比較判定した結果を保持
するＥＥＰＲＯＭ回路（以下、ＥＥＰＲＯＭ回路と称
す）、１４はメモリが選択されたとき、外部データバス
と内部データバスを電気的に切り放すトライステートバ
ッファ（以下、バッファと称す）、１６はアドレスＡ０
〜Ａ１５の１６ビットアドレスバス（以下、アドレスバ
スと称す）、１７はデータＥＤ０〜ＥＤ７の８ビットデ
ータバス（以下、外部データバスと称す）、１８はデー
タＩＤ０〜ＩＤ７の８ビットデータバス（以下、内部デ
ータバスと称す）、１９はエラーと判定されたときメモ
リ内蔵ＩＣ１外部のアドレスを出力する方向に制御する
双方向バッファ（以下、双方向バッファと称す）、２０
はエラーと判定されたときメモリ内蔵ＩＣ１外部の外部
データを出力方向に制御する双方向バッファ（以下、双
方向バッファと称す）、２１はエラーと判定されたとき
メモリ内蔵ＩＣ１外部のリセット信号を出力方向に制御
する双方向バッファ（以下、双方向バッファと称す）、
２２はエラーと判定されたときメモリ内蔵ＩＣ１外部の
ライト信号を出力方向に制御する双方向バッファ（以
下、双方向バッファと称す）、２３はエラーと判定され
たときメモリ内蔵ＩＣ１外部のリード信号を出力方向に
制御する双方向バッファ（以下、双方向バッファと称
す）、２４はエラーと判定されたときメモリ内蔵ＩＣ１
外部のセレクト信号を出力方向に制御する双方向バッフ
ァ（以下、双方向バッファと称す）、２５はエラーと判
定されたときメモリ内蔵ＩＣ１外部のクロック信号を出
力方向に制御する双方向バッファ（以下、双方向バッフ
ァと称す）、２７はセレクト信号とライト信号がアクテ
ィブのときに外部データバスと内部データバスを電気的
に接続するゲート制御回路（以下、ゲート制御回路と称
す）である。
積回路のブロック図である。１は書き替え可能なメモリ
を有する集積回路（以下、メモリ内蔵ＩＣと称す）、１
１はメモリ内蔵ＩＣ１内の書き替え可能なメモリ（以
下、メモリと称す）、１２は外部データバスのデータＥ
Ｄ０〜ＥＤ７とデータＩＤ０〜ＩＤ７を比較判定し、か
つ、ＥＥＰＲＯＭ回路１３から出力されたエラー信号に
よって比較動作を停止する比較回路（以下、比較回路と
称す）、１３は比較回路１２で比較判定した結果を保持
するＥＥＰＲＯＭ回路（以下、ＥＥＰＲＯＭ回路と称
す）、１４はメモリが選択されたとき、外部データバス
と内部データバスを電気的に切り放すトライステートバ
ッファ（以下、バッファと称す）、１６はアドレスＡ０
〜Ａ１５の１６ビットアドレスバス（以下、アドレスバ
スと称す）、１７はデータＥＤ０〜ＥＤ７の８ビットデ
ータバス（以下、外部データバスと称す）、１８はデー
タＩＤ０〜ＩＤ７の８ビットデータバス（以下、内部デ
ータバスと称す）、１９はエラーと判定されたときメモ
リ内蔵ＩＣ１外部のアドレスを出力する方向に制御する
双方向バッファ（以下、双方向バッファと称す）、２０
はエラーと判定されたときメモリ内蔵ＩＣ１外部の外部
データを出力方向に制御する双方向バッファ（以下、双
方向バッファと称す）、２１はエラーと判定されたとき
メモリ内蔵ＩＣ１外部のリセット信号を出力方向に制御
する双方向バッファ（以下、双方向バッファと称す）、
２２はエラーと判定されたときメモリ内蔵ＩＣ１外部の
ライト信号を出力方向に制御する双方向バッファ（以
下、双方向バッファと称す）、２３はエラーと判定され
たときメモリ内蔵ＩＣ１外部のリード信号を出力方向に
制御する双方向バッファ（以下、双方向バッファと称
す）、２４はエラーと判定されたときメモリ内蔵ＩＣ１
外部のセレクト信号を出力方向に制御する双方向バッフ
ァ（以下、双方向バッファと称す）、２５はエラーと判
定されたときメモリ内蔵ＩＣ１外部のクロック信号を出
力方向に制御する双方向バッファ（以下、双方向バッフ
ァと称す）、２７はセレクト信号とライト信号がアクテ
ィブのときに外部データバスと内部データバスを電気的
に接続するゲート制御回路（以下、ゲート制御回路と称
す）である。
【００１２】Ａ０〜Ａ１５はアドレス、ＥＤ０〜ＥＤ７
は外部データ、ＩＤ０〜ＩＤ７は内部データ、ＲＥＳＥ
Ｔはリセット信号、ＷＲはメモリ１１にデータを書き込
むための信号（以下、ライト信号と称す）、ＲＤはメモ
リ１１からデータを読み出すための信号（以下、リード
信号と称す）、ＣＳはメモリを選択するためのアクティ
ブＬＯＷの信号（以下、セレクト信号と称す）、ＣＬＫ
はクロック信号、ＥＲＲＯＲは比較判定結果信号（以
下、エラー信号と称す）である。
は外部データ、ＩＤ０〜ＩＤ７は内部データ、ＲＥＳＥ
Ｔはリセット信号、ＷＲはメモリ１１にデータを書き込
むための信号（以下、ライト信号と称す）、ＲＤはメモ
リ１１からデータを読み出すための信号（以下、リード
信号と称す）、ＣＳはメモリを選択するためのアクティ
ブＬＯＷの信号（以下、セレクト信号と称す）、ＣＬＫ
はクロック信号、ＥＲＲＯＲは比較判定結果信号（以
下、エラー信号と称す）である。
【００１３】説明を簡潔にするためにメモリ１１のアド
ルスＢ０ｈ番地のみを考え、メモリのＢ０ｈ番地の正し
いデータは７Ｆｈであると仮定する（実動作では、Ｂ０
ｈ、Ｂ１ｈ、Ｂ２ｈ…と連続するが原理は同じであ
る）。ただし説明の便宜上、アドレスバス１６は１６ビ
ット、外部データバス１７は８ビット、内部データバス
１８も８ビットと仮定している。
ルスＢ０ｈ番地のみを考え、メモリのＢ０ｈ番地の正し
いデータは７Ｆｈであると仮定する（実動作では、Ｂ０
ｈ、Ｂ１ｈ、Ｂ２ｈ…と連続するが原理は同じであ
る）。ただし説明の便宜上、アドレスバス１６は１６ビ
ット、外部データバス１７は８ビット、内部データバス
１８も８ビットと仮定している。
【００１４】バッファ１４、比較回路１２も８ビットの
データを処理するものとしている。
データを処理するものとしている。
【００１５】次に、本発明の第１の実施例の半導体集積
回路のメモリ１１のＢ０ｈ番地にデータ７Ｆｈを書き込
むときの動作について説明する。
回路のメモリ１１のＢ０ｈ番地にデータ７Ｆｈを書き込
むときの動作について説明する。
【００１６】双方向バッファ２２はメモリ内蔵ＩＣ１外
部からのライト信号を入力方向にし、バッファ２３はメ
モリ内蔵ＩＣ１外部からのリード信号を入力方向にし、
バッファ２４はメモリ内蔵ＩＣ１外部からのセレクト信
号を入力方向している。また、バッファ１４はゲート制
御回路２７により外部データバス１７と内部データバス
１８が電気的に接続された状態になる。この状態でアド
レスＢ０ｈ番地をアドレスバス１６、データ７Ｆｈを外
部データバス１７から内部データバス１８を介して指定
し、ライト信号によりメモリ１１のＢ０ｈ番地にデータ
７Ｆｈを書き込むことになる。
部からのライト信号を入力方向にし、バッファ２３はメ
モリ内蔵ＩＣ１外部からのリード信号を入力方向にし、
バッファ２４はメモリ内蔵ＩＣ１外部からのセレクト信
号を入力方向している。また、バッファ１４はゲート制
御回路２７により外部データバス１７と内部データバス
１８が電気的に接続された状態になる。この状態でアド
レスＢ０ｈ番地をアドレスバス１６、データ７Ｆｈを外
部データバス１７から内部データバス１８を介して指定
し、ライト信号によりメモリ１１のＢ０ｈ番地にデータ
７Ｆｈを書き込むことになる。
【００１７】続いて、正しくデータが書き込まれたか確
認するためのテスト動作について説明する。
認するためのテスト動作について説明する。
【００１８】バッファ１４はゲート制御回路２７により
外部データバス１７と内部データバス１８が電気的に切
り放された状態になる。この状態でデストを開始する。
外部データバス１７と内部データバス１８が電気的に切
り放された状態になる。この状態でデストを開始する。
【００１９】最初にメモリ１１のＢ０ｈ番地からデータ
を読み出すため、アドレスバス１６を介してＢ０ｈ番地
を指定し、リード信号を入力する。メモリ１１のＢ０ｈ
番地にはデータ７Ｆｈが書き込み済みであるので内部デ
ータバス１８を介してデータ７Ｆｈが比較回路１２に入
力される。
を読み出すため、アドレスバス１６を介してＢ０ｈ番地
を指定し、リード信号を入力する。メモリ１１のＢ０ｈ
番地にはデータ７Ｆｈが書き込み済みであるので内部デ
ータバス１８を介してデータ７Ｆｈが比較回路１２に入
力される。
【００２０】このとき、メモリ１１に書き込んだデータ
と異なるデータ５５ｈを外部データバス１７を介して比
較回路１２に入力する。内部データバス１８を介したデ
ータ７Ｆｈと外部データバス１７を介したデータ５５ｈ
が比較回路１２によって比較判定される（本例の比較回
路１２は比較結果が不一致のときにＨＩＧＨが出力され
るものと仮定しておく）。比較判定結果は不一致である
ためリード信号の立ち上がりエッジによってＥＥＰＲＯ
Ｍ回路１３に書き込まれる。
と異なるデータ５５ｈを外部データバス１７を介して比
較回路１２に入力する。内部データバス１８を介したデ
ータ７Ｆｈと外部データバス１７を介したデータ５５ｈ
が比較回路１２によって比較判定される（本例の比較回
路１２は比較結果が不一致のときにＨＩＧＨが出力され
るものと仮定しておく）。比較判定結果は不一致である
ためリード信号の立ち上がりエッジによってＥＥＰＲＯ
Ｍ回路１３に書き込まれる。
【００２１】ＥＥＰＲＯＭ回路１３がエラー信号（アク
ティブＨＩＧＨ）をＨＩＧＨにするとエラー信号は比較
回路１２の動作を停止し、双方向バッファ１９、双方向
バッファ２０、双方向バッファ２１、双方向バッファ２
２、双方向バッファ２３、双方向バッファ２４、双方向
バッファ２５を出力方向に制御する。
ティブＨＩＧＨ）をＨＩＧＨにするとエラー信号は比較
回路１２の動作を停止し、双方向バッファ１９、双方向
バッファ２０、双方向バッファ２１、双方向バッファ２
２、双方向バッファ２３、双方向バッファ２４、双方向
バッファ２５を出力方向に制御する。
【００２２】よって、すべての入力信号は出力方向（本
例ではハイインピーダンスになるものと仮定する）に制
御され、メモリ内蔵ＩＣ１は正常に機能しなくなる。
例ではハイインピーダンスになるものと仮定する）に制
御され、メモリ内蔵ＩＣ１は正常に機能しなくなる。
【００２３】この動作のタイミングチャートを示す図２
を参照すると、データ７Ｆｈが書き込まれた場合には、
比較回路１２の比較判定結果は一致であるためリード信
号の立ち上がりエッジによってＥＥＰＲＯＭ回路１３が
ＬＯＷが書き込まれる。
を参照すると、データ７Ｆｈが書き込まれた場合には、
比較回路１２の比較判定結果は一致であるためリード信
号の立ち上がりエッジによってＥＥＰＲＯＭ回路１３が
ＬＯＷが書き込まれる。
【００２４】ＥＥＰＲＯＭ回路１３はエラー信号（アク
ティブＨＩＧＨ）をＬＯＷのままにし、比較回路１２は
比較動作を実行し、双方向バッファ１９、双方向バッフ
ァ２０、双方向バッファ２１、双方向バッファ２２、双
方向バッファ２３、双方向バッファ２４、双方向バッフ
ァ２５を入力方向に制御する。
ティブＨＩＧＨ）をＬＯＷのままにし、比較回路１２は
比較動作を実行し、双方向バッファ１９、双方向バッフ
ァ２０、双方向バッファ２１、双方向バッファ２２、双
方向バッファ２３、双方向バッファ２４、双方向バッフ
ァ２５を入力方向に制御する。
【００２５】よって、すべての入力信号は入力方向に制
御され、メモリ内蔵ＩＣ１は正常に機能する。
御され、メモリ内蔵ＩＣ１は正常に機能する。
【００２６】次に、本発明の第２の実施例の半導体集積
回路について説明する。
回路について説明する。
【００２７】図３は、本発明の第２の実施例の半導体集
積回路のブロック図である。
積回路のブロック図である。
【００２８】２はメモリ内蔵ＩＣ、１１はメモリ、１２
は比較回路、１３はＥＥＰＲＯＭ回路、１４はバッフ
ァ、１５は出力信号を出力する出力回路（以下、出力回
路と称す）、１６はアドレスバッファ、１７は外部デー
タバス、１８は内部データバス、２６はエラーと判定さ
れたときメモリ内蔵ＩＣ１外部の出力信号を入力方向に
制御する双方向バッファ（以下、双方向バッファと称
す）、２７はゲート制御回路である。
は比較回路、１３はＥＥＰＲＯＭ回路、１４はバッフ
ァ、１５は出力信号を出力する出力回路（以下、出力回
路と称す）、１６はアドレスバッファ、１７は外部デー
タバス、１８は内部データバス、２６はエラーと判定さ
れたときメモリ内蔵ＩＣ１外部の出力信号を入力方向に
制御する双方向バッファ（以下、双方向バッファと称
す）、２７はゲート制御回路である。
【００２９】Ａ０〜Ａ１５はアドレス、ＥＤ０〜ＥＤ７
は外部データ、ＩＤ０〜ＩＤ７は内部データ、ＲＥＳＥ
Ｔはリセット信号、ＷＲはライト信号、ＲＤはリード信
号、ＣＳはセレクト信号、ＣＬＫはクロック信号、ＥＲ
ＲＯＲはエラー信号、ＯＵＴＰＵＴは出力信号である。
は外部データ、ＩＤ０〜ＩＤ７は内部データ、ＲＥＳＥ
Ｔはリセット信号、ＷＲはライト信号、ＲＤはリード信
号、ＣＳはセレクト信号、ＣＬＫはクロック信号、ＥＲ
ＲＯＲはエラー信号、ＯＵＴＰＵＴは出力信号である。
【００３０】説明を簡潔にするためにメモリ１１のアド
レスＢ０ｈ番地のみを考え、メモリのＢ０ｈ番地の正し
いデータは７Ｆｈであると仮定する（実動作では、Ｂ０
ｈ、Ｂ１ｈ、Ｂ２ｈ…と連続するが原理は同じであ
る）。まだし説明の便宜上、アドレスバス１６は１６ビ
ット、外部データバス１７を８ビット、内部データバス
１８も８ビットと仮定している。
レスＢ０ｈ番地のみを考え、メモリのＢ０ｈ番地の正し
いデータは７Ｆｈであると仮定する（実動作では、Ｂ０
ｈ、Ｂ１ｈ、Ｂ２ｈ…と連続するが原理は同じであ
る）。まだし説明の便宜上、アドレスバス１６は１６ビ
ット、外部データバス１７を８ビット、内部データバス
１８も８ビットと仮定している。
【００３１】バッファ１４、比較回路１２も８ビットの
データを処理するものとしている。
データを処理するものとしている。
【００３２】次に、本実施例のメモリ１１のＢ０ｈ番地
にデータ７Ｆｈを書き込むときの動作について説明す
る。
にデータ７Ｆｈを書き込むときの動作について説明す
る。
【００３３】双方向バッファ２２はメモリ内蔵ＩＣ２外
部からのライト信号を入力方向にし、双方向バッファ２
３はメモリ内蔵ＩＣ２外部からのリード信号を入力方向
にし、双方向バッファ２４はメモリ内蔵ＩＣ２外部から
のセレクト信号を入力方向にしている。また、バッファ
１４はゲート制御回路２７により外部データバス１７と
内部データバス１８が電気的に接続された状態になる。
この状態でアドレスＢ０ｈ番地をアドレスバス１６、デ
ータ７Ｆｈを外部データバス１７から内部データバス１
８を介して指定し、ライト信号によりメモリ１１のＢ０
ｈ番地にデータ７Ｆｈを書き込むことになる。
部からのライト信号を入力方向にし、双方向バッファ２
３はメモリ内蔵ＩＣ２外部からのリード信号を入力方向
にし、双方向バッファ２４はメモリ内蔵ＩＣ２外部から
のセレクト信号を入力方向にしている。また、バッファ
１４はゲート制御回路２７により外部データバス１７と
内部データバス１８が電気的に接続された状態になる。
この状態でアドレスＢ０ｈ番地をアドレスバス１６、デ
ータ７Ｆｈを外部データバス１７から内部データバス１
８を介して指定し、ライト信号によりメモリ１１のＢ０
ｈ番地にデータ７Ｆｈを書き込むことになる。
【００３４】続いて、正しくデータが書き込まれたか確
認するためのテスト動作について説明する。
認するためのテスト動作について説明する。
【００３５】バッファ１４はゲート制御回路２７により
外部データバス１７と内部データバス１８が電気的に切
り離された状態になる。この状態でテストを開始する。
外部データバス１７と内部データバス１８が電気的に切
り離された状態になる。この状態でテストを開始する。
【００３６】最初にメモリ１１のＢ０ｈ番地からデータ
を読み出すため、アドレスバス１６を介してＢ０ｈ番地
を指定し、リード信号を入力する。メモリ１１のＢ０ｈ
番地にはデータ７Ｆｈが書き込み済みであるので、内部
データバス１８を介してデータ７Ｆｈが比較回路１２に
入力される。
を読み出すため、アドレスバス１６を介してＢ０ｈ番地
を指定し、リード信号を入力する。メモリ１１のＢ０ｈ
番地にはデータ７Ｆｈが書き込み済みであるので、内部
データバス１８を介してデータ７Ｆｈが比較回路１２に
入力される。
【００３７】このとき、メモリ１１に書き込んだデータ
と異なる５５ｈを外部データバス１７を介して比較回路
１２にする。内部データバス１８を介したデータ７Ｆｈ
と外部データバス１７を介したデータ５５ｈが比較回路
１２によって比較判定される（本例の比較回路１２は比
較結果が不一致のときにＨＩＧＨが出力されるものと仮
定しておく）。比較判定結果は不一致であるためリード
信号の立ち上がりエッジによってＥＥＰＲＯＭ回路１３
に書き込まれる。
と異なる５５ｈを外部データバス１７を介して比較回路
１２にする。内部データバス１８を介したデータ７Ｆｈ
と外部データバス１７を介したデータ５５ｈが比較回路
１２によって比較判定される（本例の比較回路１２は比
較結果が不一致のときにＨＩＧＨが出力されるものと仮
定しておく）。比較判定結果は不一致であるためリード
信号の立ち上がりエッジによってＥＥＰＲＯＭ回路１３
に書き込まれる。
【００３８】ＥＥＰＲＯＭ回路１３がエラー信号（アク
ティブＨＩＧＨ）をＨＩＧＨにするとエラー信号は比較
回路１２の動作を停止し、双方向バッファ２６を入力方
向に制御する。
ティブＨＩＧＨ）をＨＩＧＨにするとエラー信号は比較
回路１２の動作を停止し、双方向バッファ２６を入力方
向に制御する。
【００３９】よって、すべての出力信号は入力方向に制
御され、メモリ内蔵ＩＣ２は正常に機能しなくなる。
御され、メモリ内蔵ＩＣ２は正常に機能しなくなる。
【００４０】図４にこの動作のタイミングチャートを示
す。
す。
【００４１】ただし、このときは入力信号が正常に機能
しているため、リセット信号を入力することによい復帰
する。
しているため、リセット信号を入力することによい復帰
する。
【００４２】データ７Ｆｈが書き込まれた場合には、比
較回路１２の比較判定結果は一致であるためリード信号
の立ち上がりエッジによってＥＥＰＲＯＭ回路１３にＬ
ＯＷが書き込まれる。
較回路１２の比較判定結果は一致であるためリード信号
の立ち上がりエッジによってＥＥＰＲＯＭ回路１３にＬ
ＯＷが書き込まれる。
【００４３】ＥＥＰＲＯＭ回路１３はエラー信号（アク
ティブＨＩＧＨ）をＬＯＷのままにし、比較回路１２は
比較動作を実行し、双方向バッファ２６を入力方向に制
御する。
ティブＨＩＧＨ）をＬＯＷのままにし、比較回路１２は
比較動作を実行し、双方向バッファ２６を入力方向に制
御する。
【００４４】よって、すべての出力信号は入力信号方向
に制御され、メモリ内蔵ＩＣ２は正常に機能する。
に制御され、メモリ内蔵ＩＣ２は正常に機能する。
【００４５】
【発明の効果】以上、説明したように本発明はメモリに
接続されるバスを制御する回路とメモリに接続される制
御信号を制御する回路と半導体集積回路外部に接続され
る信号を制御する回路を有することにより、メモリのデ
ータが半導体集積回路の外部に出力されず、メモリに書
き込んだデータが不明であるばメモリの検査が行えず
（不正なデータで検査すれば、半導体集積回路外部に接
続される信号をすべて出力端子（入力端子）のみにして
しまう）、メモリに書き込んだデータが判明していれば
メモリの検査を行えるので秘匿性を保ちながらメモリの
検査ができるという効果がある。
接続されるバスを制御する回路とメモリに接続される制
御信号を制御する回路と半導体集積回路外部に接続され
る信号を制御する回路を有することにより、メモリのデ
ータが半導体集積回路の外部に出力されず、メモリに書
き込んだデータが不明であるばメモリの検査が行えず
（不正なデータで検査すれば、半導体集積回路外部に接
続される信号をすべて出力端子（入力端子）のみにして
しまう）、メモリに書き込んだデータが判明していれば
メモリの検査を行えるので秘匿性を保ちながらメモリの
検査ができるという効果がある。
【図１】本発明の第１の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図２】図１に示す第１の実施例の半導体集積回路のタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第２の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図４】図３に示す第２の実施例の半導体集積回路のタ
イミングチャートである。
イミングチャートである。
【図５】従来技術の半導体集積回路のブロック図であ
る。
る。
【図６】図５に示す従来技術の半導体集積回路のタイミ
ングチャートである。
ングチャートである。
１ 半導体集積回路 １１ メモリ １２ 比較回路 １３ ＥＥＰＲＯＭ回路 １４ バッファ １５ 出力回路 １６ アドレスバス １７ 外部データバス １８ 内部データバス １９ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２０ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２１ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２２ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２３ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２４ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２５ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２６ 双方向バッファ（エラー信号がＨＩＧＨのと
き、入力） ２７ ゲート制御回路 ２８ データバス Ａ０〜Ａ１５ アドレス ＥＤ０〜ＥＤ７ 外部データ ＩＤ０〜ＩＤ７ 内部データ ＲＥＳＥＴ リセット信号 ＷＲ ライト信号 ＲＤ リード信号 ＣＳ セレクト信号 ＣＬＫ クロック信号 ＥＲＲＯＲ エラー信号 ＯＵＴＰＵＴ 出力信号
き、出力） ２０ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２１ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２２ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２３ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２４ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２５ 双方向バッファ（エラー信号がＨＩＧＨのと
き、出力） ２６ 双方向バッファ（エラー信号がＨＩＧＨのと
き、入力） ２７ ゲート制御回路 ２８ データバス Ａ０〜Ａ１５ アドレス ＥＤ０〜ＥＤ７ 外部データ ＩＤ０〜ＩＤ７ 内部データ ＲＥＳＥＴ リセット信号 ＷＲ ライト信号 ＲＤ リード信号 ＣＳ セレクト信号 ＣＬＫ クロック信号 ＥＲＲＯＲ エラー信号 ＯＵＴＰＵＴ 出力信号
Claims (1)
- 【請求項１】 半導体集積回路の内部に書き替え可能な
メモリのデータが前記半導体集積回路の外部に出力され
ないように前記書き替え可能なメモリに接続されるデー
タバスを電気的にオン／オフする回路と、外部入力デー
タおよび前記書き替え可能なメモリの前記データを比較
する回路の比較判定結果を前記半導体集積回路の外部に
出力する回路と、前記比較判定結果によって前記半導体
集積回路の外部に接続される信号の方向を制御する回路
とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176318A JPH0619804A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176318A JPH0619804A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619804A true JPH0619804A (ja) | 1994-01-28 |
Family
ID=16011493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176318A Withdrawn JPH0619804A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619804A (ja) |
-
1992
- 1992-07-03 JP JP4176318A patent/JPH0619804A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |