JPH0378846A

JPH0378846A - メモリーの誤書込み防止回路

Info

Publication number: JPH0378846A
Application number: JP1215842A
Authority: JP
Inventors: Hiroshi Matsunaga; 博松永; Hideyuki Mihashi; 三橋　英幸; Hirofumi Shimizu; 弘文清水
Original assignee: Fujitsu Dai Ichi Communications Software Ltd; Fujitsu Ltd
Current assignee: Fujitsu Dai Ichi Communications Software Ltd; Fujitsu Ltd
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1991-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕データ書込み済のメモリーの誤書込み防止回路に関し、メモリーへの書込み可信号にノイズ等の予期せぬ信号が
入力しても書込み済のデータを保護することを目的とし
、ＣＰＵのプログラムによりメモリーを制御してデータの
書込み読取りを行う回路において、特定番地のアドレス
を取出す論理積回路と、該論理積回路の出力により特定
番地のデータを読出すバッファと、該バッファにより読
出された特定番地のデータと予め設定された特定番地用
データとを比較する比較回路と、該特定番地用データと
の比較結果を取込み、書込み可信号を制御する論理和回
路とを備え、特定番地のアドレスにより読出されたデータが予め設定
された特定番地用データと合致した時のみ、ＣＰＵより
の書込み可信号をメモリーに送出するように構成する。

〔産業上の利用分野〕

本発明は、ＣＰＵのプログラムによりメモリーを制御し
てデータの書込み読取りを行う回路における、データ書
込み済のメモリーの誤書込み防止回路に関する。

メモリー（ＥＥＰＲＯＭ）は電気的に書替え可能である
ので、ライトイネーブル（ＷＥ）端子にノイズ等の予期
せぬ信号が入力されると、誤書込みの原因となるため、
それを保護する回路が必要である。

〔従来の技術〕

従来のＥＥＰＲＯＭとＣＰＵとの接続構成図を第４図に
示す。図において、１１はＣＰＵ、１２はＥＥＰＲＯＭ
、１３はアドレスバス、１４はデータバス、１５はチッ
プイネーブルバス、１６はアウトプットイネーブルバス
、１７はライトイネーブルバス、１８は人出力信号バス
を示す。

アドレスバス１３は１３ビツトのアドレスを＾０〜Ａ１
２端子間で転送し、データバス１４は８ビツトのデータ
をＤＯ〜Ｄ７端子間で転送する。チップイネーブルバス
１５は入出力制御信号を面端子間で転送し、アウトプッ
トイネーブルバス１６は出力可信号を■端子間で転送し
、ライトイネーブルバス１７は書込み可信号を■端子間
で転送する。また入出力信号バス１８は８ピンの入出力
端子により入出力装置と接続されている。

従来のデータの入出力はアウトプットイネーブル（ＯＥ
）信号とライトネーブル（ｎ）信号により制御されてい
る。この（酵）信号と（註）信号のそれぞれの入力タイ
ミングは素子により多少異なったタイミングになってい
る。

第５図に従来例のタイミングチャートを示す。

図において、（イ）は「リードモード」、（ロ）は「ラ
イトモード」を示し、ＡＯ〜八１へはアドレス酊はチッ
プイネーブル、面はアウトプットイネーブル、畦はライ
トイネーブル、ＤＯ〜Ｄ７はデータを示す。

（イ）の「リードモード」の場合は、データ読取り時ラ
イトイネーブル面は“Ｈ”になり、（ロ）の「ライトモ
ード」の場合は、データ書込み時ライトイネーブル罷は
“Ｌ”になる。上記モード状態における端子信号及び入
出力状態は次の表のようになる。

場合、「ライトモード」と同じ状態になり、既存のデー
タに対して意図しない新たなデータが書込まれてしまう
。

本発明では、このようにデータ書込み済のＥＥＰＲＯＭ
の畦信号がノイズ等で“Ｌ”レベルになった時でも意図
しないデータが書込まれないように誤書込みを防止する
と共に、誤書込みを検出してデータを保護することを目
的とする。

素子の動作モードとして１＝面＝“Ｌ”、ＯＢ＝“Ｈ”
にすることにより「ライトモード」になる。また６＝面
＝“Ｌ”、ＷＥ＝“Ｈ”にすることにより「リードモー
ド」となる。なおａ＝“Ｈ”の場合は「スタンバイ」状
態になり、ｎと■が“Ｈ”でも“Ｌ”でも出力はハイイ
ンピーダンスとなる。

〔発明が解決しようとする課題］従来の回路で、「ライトモード」において書込み後読取
り前には、Ｑ＝“Ｌ”１面＝“■”、■＝“■”の状態
であるが、ノイズ等によりＷＥ＝″し”になった〔課題
を解決するための手段〕本発明の原理構成図を第１図に示す。図において、１は
ＣＰＵ、２はＣＰｔＪのプログラムにより制御されるメ
モリー、３は誤書込み防止回路、４は特定番地のアドレ
スを取出す論理積回路、５は該論理積回路の出力により
特定番地のデータを読出すバッファ、６は該バッファに
より読出された特定番地のデータと予め設定された特定
番地用データとを比較する比較回路、７は該特定番地用
データとの比較結果を取込み、書込み可信号を制御する
論理和回路を示す。

論理積回路４によりＣＰＵＩから特定番地のアドレスを
取出し、論理積回路４の出力をバッファ５に入力し、バ
ッファ５により読出されたデータと予め設定された特定
番地用データとを比較回路６で比較し、特定番地用デー
タと合致した時は論理和回路７により書込み可信号を取
込み、メモリー２に送出し、特定番地用データと合致し
ない時は論理和回路７により書込み可信号を阻止してメ
モリー２に送出せず、メモリー２にはデータを書込まな
い。

誤書込みの防止及び検出が可能となる。

いま予め設定された特定番地Ｏ番地用データを“ＡＡ”
とすれば、比較器６でメモリー２から読出されたデータ
と設定されたデータ“ＡＡ”とを比較し、合致すれば書
込み可信号の状態に応じてデータを入出力することがで
き、合致しなければ書込み可信号が“Ｈ”になり、メモ
リー２にデータを書込むことが出来ない。即ち〔作用〕本発明では、メモリー２から読出した特定番地のデータ
と、予め設定されている特定番地用データとを比較し、
合致していれば書込み可信号が有効となり、データの書
込みが可能になり、データ書込み時も入力データの合致
が必要条件となる。

予め設定されている特定番地用データと合致しない場合
は、書込み可信号を“Ｈ”としてメモリー２に送り、デ
ータ書込みを不可とする。これにより〔実施例〕本発明の誤書込み防止回路の実施例の回路構成図を第２
図に示す。図において、２１はＣＰＵ、２２はＢＥＰＲ
ＯＭ、２３は誤書込み防止回路、２４はアンド、２５は
スリーステートバッファ、２６は比較回路、２７．２８
はフリップフロップ、２９はインバータ、３０はオア、
３１はバッファを示す。

ＣＰ　Ｕ２１とＥＥＰＲＯＭ２２とは、アドレスバス＾
Ｏ〜＾１２、データバスＤＯ〜Ｄ７、アウトプットイネ
ーブルＯＥにより接続され、ライトイネーブル−Ｅはオ
ア３０を経由して接続されている。

比較回路２６は予め特定番地用データが設定されており
、本実施例では“１０１０１０１０”が設定されており
、スリーステートバッファ２５から“１０１０１０１０
”が入力されれば、比較回路２６のアンドからは“Ｈ”
が出力され、“１０１０１０１０”以外が入力されれば
比較回路２６のアンドからは“Ｌ”が出力される。した
がって比較回路２６で特定番地のデータを設定されてい
るデータと比較して、合致していれば“Ｈ“を、合致し
ていなければ“Ｌ“を送出する。この“１１”または“
Ｌ”の比較信号をフリップフロップ２７と２８とインバ
ータ２９とを経由してオア３０に入力することにより、
ＣＰ　Ｕ２１からの罷信号を制御してメモリーに入力す
る。

本実施例のタイミングチャートを第３図に示す。

図において、（ａ）はアドレス特定番地のデータが設定
されたデータと合致する場合、（ｂ）は合致しない場合
の動作状態を示す。

第３図（ａ）のアドレス０番地で設定されているデータ
“ＡＡ”と合致している場合、比較回路２６の出力は“
Ｈ′の状態であるので、リードサイクルのときＣＬＫの
立上がりによりフリップフロップ２７の入力ＤＩは“Ｈ
”で、フリップフロップ２７の出力口１は“■”になり
、面の立上がり信号によるクロックをうけてフリップフ
ロップ２８の出力Ｑ２は“Ｈ”になり、インバータ２９
で“Ｌ”に変換された信号でオア３０の入力を制御し、
罷の書込み可信号は“Ｌ”となってメモリー２２に入力
される。したがってＯＥが“■”で鼾が“Ｌ”のためラ
イトサイクルのデータはメモリー２２に入力されて書込
まれる。

第３図（ｂ）のアドレスＯ番地で設定されているデータ
“静”と合致していない場合、比較回路２６の出力はＬ
”の状態であるので、リードサイクルのときＣＬＫの立
上がりによりフリップフロップ２７の入力Ｄ１は“Ｌ”
で、フリップフロップ２７の出力Ｑ１は“Ｌ”になり、
■の立上がり信号によるクロックをうけてフリップフロ
ップ２８の出力口２は“Ｌ′″になリ、インバータ２９
で“■”に変換された信号でオア３０の入力を制御し、
面の書込み可信号は“Ｈ”となってメモリー２２に入力
される。したがって面が“■”で註が“Ｈ”のためライ
トサイクルのデータはメモリー２２に書込まれない。即
ちアドレス０番地でデータ“ＡＡ“と比較して合致して
いなければ、同人力信号を“Ｈ”に制御して誤書込みを
防止する。

〔発明の効果〕

本発明によれば、アドレスＯ番地のデータ“ＡＡ”がキ
ーポイントになっており、もし雑音その他の原因でｎが
“Ｌ”になった場合は、特定番地のあらかじめ決められ
たデータが書替わっており、誤書込みが行われたことを
検出することが出来る。また「書込みモード」以外は同
信号を強制的に“Ｈ”レベルにしているため、誤書き込
みを常に防止することが出来る。

即ち、既存のデータで酊が制御されることにより意図し
ないデータの書変えを防ぐことができ、ＲＯＭデータの
信頼性が向上する。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例の回路構
成図、第３図は実施例のタイミングチャート、第４図は
従来例の接続構成図、第５図は従来例のタイミングチャ
ートを示す。図において、１．１１．２１はＣＰＵ、２，１２．２２
はメそり−　３．＋３は誤書込み防止回路、４．２４は
論理積回路、５．２５はスリーステートバッファ、６゜
２６は比較回路、７，３０は論理和回路、１３はアドレ
スバス、１４はデータバス、１５はチップイネーブルバ
ス、１６はアウトプットイネーブルバス、１７はライト
イネーブルバス、２７．２８はフリップフロップ、２９
はインバータ、３１はバッファを示す。第１１１１１第２図第４図（イ）「リードモード」（ロ）「ライトモード」従来例のタイミングチャート第５図

Claims

【特許請求の範囲】ＣＰＵ（１）のプログラムによりメモリー（２）を制御
してデータの書込み読取りを行う回路において、特定番地のアドレスを取出す論理積回路（４）と、該論
理積回路の出力により特定番地のデータを読出すバッフ
ァ（５）と、該バッファにより読出された特定番地のデ
ータと予め設定された特定番地用データとを比較する比
較回路（６）と、該特定番地用データとの比較結果を取
込み、書込み可信号を制御する論理和回路（７）とを備
え、特定番地のアドレスにより読出されたデータが予め設定
された特定番地用データと合致した時のみ、ＣＰＵ（１
）よりの書込み可信号をメモリー（２）に送出すること
を特徴とする誤書込み防止回路。