JP3957008B2 - 半導体メモリデバイスの区別方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリデバイスの区別方法に関する。
【0002】
【従来の技術】
コンピュータシステムにおける半導体メモリデバイスは、印刷基板上に半導体メモリデバイスを多数接合して一つの単位として用いるのが一般的であり、これをメモリモジュール(Module)という。メモリモジュールは、システム内部の多数のスロットに差し込んで使用する。
【0003】
図1は、従来のDRAMモジュール40とこれを制御する周辺回路のブロック図であり、システム内部から発生する信号によりメモリデバイスを制御する書込バッファ10と、DRAM制御器20と、バッファ30とが示されている。
【0004】
以下、図1に基づいて従来のモジュール構成を説明する。
【0005】
モジュールが接続できるスロットA〜Dには、全て同じ動作モードを有するDRAMモジュールを使用しなければならない。もし、異なる動作モードを有するDRAMモジュールを取り付けた場合、DRAM制御器20はこれが区別できず、各モジュールに同じ動作信号を印加し、動作しないか、或いは動作した場合でも、それぞれのモジュールを構成するデバイスの最適の動作信号を一種にすることができなければ、システム全体の最適化が難しくなる。DRAM制御器20がそれぞれのスロットに接続されたモジュールに対して確認可能なのは、それぞれのモジュールを選択してアドレスを変化させながらデータ出力の有無を判断(DRAMの場合には、データ出力のタイミングからデータ出力の電圧レベルを感知して出力の有無を判断する)し、データからモジュール容量を確認する程度である。
【0006】
【発明が解決しようとする課題】
本発明の目的は、異なる動作モードを有するモジュールを感知して、それに相応する信号を印加し得るDRAMメモリデバイスの区別方法を提供することにある。
【0007】
【課題を解決するための手段】
以上のような課題を解決する本発明のメモリデバイスの区別方法は、複数のDRAMのモジュールと複数の不揮発性メモリのモジュールを有するシステムのメモリデバイスの区別方法において、前記不揮発性メモリに、前記システム内部で発生される入力信号間のタイミングが所定のタイミングであるのを検出する検出手段を設けると共に、該検出手段が前記所定のタイミングを検出したときに出力信号が無効となるように制御し、前記所定のタイミングの入力信号を各モジュールに印加し、各メモリデバイスの出力信号の状態から、メモリデバイスがDRAMであるのか不揮発性メモリであるのかを区別することを特徴とする。
【0009】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面を参照しつつ詳細に説明する。
【0010】
本発明は、DRAMとインタフェースされるフラッシュメモリ(以下、“DIF”)に関するもので、DIFデバイスから構成されたメモリモジュールをシステムで使用する時、このDIFモジュールをどのようにDRAMモジュールと区別するかを提示することにより、各モジュールに最適の信号タイミングを設定してシステムの性能を向上させるものである。まず、DIFデバイスの特性は、1995年4月26日付韓国特許出願第9972号に出願された“DRAMバスに直接接続可能な不揮発性半導体メモリ装置”に記載されているので、詳細な説明は省略し、本発明の説明のためにDIFデバイスの特徴を説明する。
【0011】
第1に、DIFデバイスにおけるデータ処理時、一般的に用いられるDRAMデバイスと互換性を有する。即ち、DRAMモジュールの代わりにDIFモジュールを装着した場合でも別の制御器を用いずにデータ処理が行える。第2に、DIFデバイスとDRAMとの差異は、リフレッシュ動作の必要性である。即ち、DIFデバイスは、不揮発性メモリセルを使用したフラッシュメモリデバイスなのでリフレッシュする必要がない。第3に、DIFデバイスの場合、データ書込時にDRAMにない動作モードが存在する。即ち、フラッシュデバイスには、ページ消去、ブロック消去、チップ消去及びプログラムモードが存在する。
【0012】
DRAMとDIFは、データ読出しを同じ制御信号により実行できる。しかし、システムでDIFモジュールが装着された場合には、DRAMに必要なリフレッシュが不要になる。さらに、DIFは、データを修正及び記憶する際、ページ消去、ブロック消去、チップ消去のような動作モードが必要になる。従って、システム側からみれば、モジュールの種類を検出することによって不要な動作を省略でき、データ処理時間もそれぞれのデバイスに合うように最適化できるので、システム効率を最大にすることができる。
【0013】
従来のDRAMから構成されたモジュールのうち、FP(Fast Page) モードのデバイスからなるモジュール(以下、“F/Pモジュール”)と、EDO(Extended Data Output)モードのデバイスからなるモジュール(以下、“EDOモジュール”)との区別方法を図2を参照して説明する。
【0014】
図2は、データ処理の制御信号によるF/PモジュールとEDOモジュールのデータ出力タイミング図である。
【0015】
従来のDRAMで用いる用語(ローアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、アドレス信号ADDRESS、出力イネーブル信号OE、書込みイネーブル信号W等)の説明は省略し、時間Toff及び時間TDOHを説明する。
【0016】
時間Toffは、F/PモードでCASが論理“ハイ”レベルに遷移した後、データ出力がハイインピーダンス状態になるまでの時間である。時間TDOHは、EDOモードでCASが論理“ロウ”レベルに遷移した後、次のデータ出力に変わるまでの時間である。DRAMにおけるF/PモードとEDOモードとの最も大きい差異は、CAS信号が論理“ハイ”レベルに遷移する時、データ出力がハイインピーダンス状態になるかデータ出力をそのまま保持しているかということにある。
【0017】
EDOモードは、次の周期によるデータが出力されるまで前のデータを保持しているので、CAS信号によるプリチャージ時間が不要である。よって、EDOモードDRAMがF/PモードDRAMよりCASプリチャージ時間だけサイクル時間を速められる。なお、メモリスロットに装着されたモジュールが同じDRAMモジュールであるとしても、システムの立場からメモリを使用する前にEDOモジュールか或いはF/Pモジュールかを予め知っていれば、選択されたモジュールに最適のタイミングで印加することにより、最大のデータ処理速度が確保できるので、システム効率を最大化できる。
【0018】
具体的な動作は以下のようになる。
【0019】
まず、RAS、CASに同期したローアドレスとカラムアドレスをデコードして、ローアドレス及びカラムアドレスに該当するメモリセルのデータをデータ出力バスに出力した後CASを論理“ハイ”レベルに遷移させ、時間Toff以後にデータ出力バスの出力電圧レベルを調べると、EDOモジュールの場合は論理“ハイ”レベルまたは論理“ロウ”レベルの電圧値であり、F/Pの場合にはハイインピーダンス状態であるので、2つのデバイスが区別できる。
【0020】
次に、同様な方法によってDRAMとインタフェースされるDIFモジュールとDRAMのEDO及びF/Pモジュールとを区別する方法について説明する。
【0021】
DRAMとDIFデバイスの最も大きい差異は、リフレッシュ動作が必要かということにある。従って、デバイスにDRAMにおけるリフレッシュタイミングを印加して、そのデータ出力を調べることによりDIFモジュールとDRAMモジュールとが区別できる。DRAMデバイスでリフレッシュ動作のために用いられるタイミングとしては、RAS Only Refresh Timing、CAS−Before−RAS Refresh Timing(以下、“CBR”)、CAS−Before−RAS Self Refresh Timing, Hidden Refreshなどがある。
【0022】
図3を参照して、DRAMのリフレッシュ動作時にデータが出力されるCBRリフレッシュ(読出し)カウンタテストタイミングにより、DRAMモジュールとDIFモジュールを区別する方法について説明する。
【0023】
DIFデバイスは不揮発性メモリセルから構成されているので、セルのリフレッシュが不要である。よって、DRAMモジュールとDIFモジュールが一つのシステム内で同じ制御信号により動作する場合、制御器がCBRカウンタテストタイミングをDIFデバイスに印加すると、DIFデバイスがリフレッシュ動作を認識して動作するので、消費電流が正常な読出動作時より減少する。さらに図3に示すように、データも出力されないようにすることにより、時間Trac以後にCASが論理“ハイ”レベルに遷移した後、時間Toff以内にそれぞれのデバイス出力の電圧レベルを調べると、CBRカウンタテストタイミングの入力時にDRAMとDIFデバイスが区別できる。
【0024】
CBRカウンタテストタイミングの入力時のDRAM動作は公知の技術なので詳細な説明は省略し、ただ、DIFデバイスでCBRカウンタテストタイミングが印加される時に内部的にデータ出力をどのように制御するかについて説明する。
【0025】
図4は、本発明の実施形態に係るブロック図を示す。このブロック図は、外部制御信号のRAS信号、CAS信号及びW信号の印加を受けるクロック制御部50と、CBRモード発生部60と、読出データ経路70と、データ出力制御部80と、CBRモード感知部90、データ出力バッファ100とから構成されている。
【0026】
DIFデバイス内の入力信号中、RAS信号よりCAS信号が先に論理“ロウ”レベルへ遷移するタイミングを感知できるCBR感知部90を備えることにより、CBR感知部90の出力を制御してDIFデバイスからデータが出力されないようにできる。
【0027】
図5はCBR感知部90とデータ出力バッファ100の具体的な回路を示し、図6は、図5に示した回路で用いられる制御信号のタイミング図である。
【0028】
図5Aに示す論理ゲートG1〜G16からなるCBR感知部90は、図6に示すように、RAS信号によって発生するPIR信号とCAS信号によって発生するPIC信号の時間間隔を感知して、PIR信号がPIC信号より先に遷移する正常動作モードか、或いはPIC信号がPIR信号より先に遷移するCBRモードかを判断する。CBRモードの場合、時間T2区間でCBR感知出力φCBRの位相が変わり、論理“ロウ”になると、論理ゲートG19〜G25、トランジスタT1及びT2、抵抗R1、及びキャパシタC1から構成された図5Bのデータ出力制御部80のデータ出力DOUTがハイインピーダンス状態になる。
【0029】
このようにして、DIFデバイスは、DRAMからリフレッシュ用のCBRカウンタテストタイミングが入力されると、これを感知してDIFデバイスの出力をハイインピーダンス状態にする。これにより、同じシステム内にDRAMモジュールとDIFモジュールが混在している時、データ出力制御部80へCBRカウンタテストタイミングを印加してデバイスの出力を感知することにより、モジュールに装着されたデバイスを容易に区別できる。また、このようなモジュールデバイスの区別方法を用いて、DRAMデバイスにはDRAMデバイスに最も適切なタイミングを、DIFデバイスにはDIRデバイスに最も適合なタイミングを印加してシステムの性能を最大にできる。
【0030】
図7は、本発明の他の実施形態のDRAM及びDIFデバイスの区別のためのタイミング図である。
【0031】
DRAMデバイスとDIFデバイスを区別するために、DRAMデバイス及びDIFデバイスの特定アドレスにデータを書き込み、一定時間経過後に書き込んだデータを読み出すもので、これは、DRAMデバイスとDIFデバイスの書込み時間が異なることを利用したものである。
【0032】
DIFデバイスのような不揮発性メモリセルを有するフラッシュメモリデバイスは、ホットキャリアまたはF−Nトンネリング(Fowler Nordheim Tunneling) 電流を用いたプログラム及び消去動作を行なわなければセルへのデータの書込みが行えないので、DRAMデバイスより書き込みにかかる時間が数十倍〜数百倍になる。
【0033】
従って、メモリセルにデータを書き込み(Din) 、一定時間後にTracで書き込んだデータDOUTを読出すと、DRAMデバイスの場合には書き込んだデータが出力されるので、システムではパスするが、DIFデバイスの場合にはR/Bが論理“ハイ”レベルになるまではデータの書込動作を行っているので、データの読出動作はフェイルになる。これはEDOモードのDRAMでも同じ結果が得られる。
【0034】
このような方法でメモリデバイスを区別して、システムの効率を最大化できるように各々のメモリデバイスに最適の信号タイミングが印加できるようにする。
【0035】
動作モード(Operation Mode)に応じて制御器から特定制御信号を印加することにより、各モジュールに装着されたDRAMの動作モードが区別できる。しかし、新たな動作モードのデバイスによるモジュールが開発されたとき、従来方法と異なる方法にて新開発のデバイスから構成されたモジュールを区別しなければならない。
【0036】
【発明の効果】
本発明により、同じシステム内で異なる動作モードを有するメモリモジュールを区別して、各々に相応する信号を印加してシステムの効率を極大化できる。
【図面の簡単な説明】
【図1】従来のモジュール及び制御回路のブロック図。
【図2】F/PモードとEDOモードのタイミング図。
【図3】CBRリフレッシュカウンタテスト入力タイミング図。
【図4】本発明のデバイス区別のブロック図。
【図5】分図Aは図4のCBR感知部の具体的回路図、分図Bは図4のデータ出力バッファの具体的回路図。
【図6】図5に示した回路から発生する信号のタイミング図。
【図7】本発明の他のDRAMとDIFデバイスの区別のためのタイミング図。
【符号の説明】
50 クロック制御部
60 CBRモード発生部
70 読出データ経路
80 データ出力制御部
90 CBRモード感知部
100 データ出力バッファ
Claims (3)
- 複数のDRAMのモジュールと複数の不揮発性メモリのモジュールを有するシステムの前記各モジュールのメモリデバイスの区別方法において、
前記不揮発性メモリよりなるモジュールに、前記システム内部で発生されるRAS信号とCAS信号間のタイミングがCBRリフレッシュタイミングであるのを検出する検出手段を設けると共に、該検出手段が前記CBRリフレッシュタイミングを検出したときに、該検出手段が前記CBRリフレッシュタイミングを再度検出するまで、出力信号をハイインピーダンス状態に維持する制御手段を設け、
CBRリフレッシュカウンタテストタイミング時、前記CBRリフレッシュタイミングを表す前記RAS信号とCAS信号を前記各モジュールに印加し、
前記CBRリフレッシュカウンタテストタイミング時における前記各モジュールの各メモリデバイスの出力信号の状態から、前記メモリデバイスがDRAMであるのか不揮発性メモリであるのかを区別することを特徴とするメモリデバイスの区別方法。 - 前記CBRリフレッシュタイミングは、前記RAS信号がイネーブルされる前に前記CAS信号がイネーブルされるタイミングである請求項1に記載のメモリデバイスの区別方法。
- 前記出力信号の状態が、論理“ハイ”レベルまたは論理“ロウ”レベルのデータ出力状態であるときに前記メモリデバイスをDRAM、前記出力信号の状態がハイインピーダンス状態であるときに前記メモリデバイスを不揮発性メモリ、と区別する請求項1に記載のメモリデバイスの区別方法。
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