JPH09282866A - 半導体メモリデバイスの区分方法 - Google Patents

半導体メモリデバイスの区分方法

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JPH09282866A
JPH09282866A JP8340704A JP34070496A JPH09282866A JP H09282866 A JPH09282866 A JP H09282866A JP 8340704 A JP8340704 A JP 8340704A JP 34070496 A JP34070496 A JP 34070496A JP H09282866 A JPH09282866 A JP H09282866A
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Abstract

(57)【要約】 【課題】 本発明は、同一システム内に相異な動作モー
ドを有するモジュールを感知して、それに相応する信号
が印加し得るＤＲＡＭメモリデバイスの区分方法を提供
する。 【解決手段】 本発明は、それぞれ異なる動作モードを
有する多数のメモリデバイスから構成された２つ以上の
モジュールを有するシステムのメモリデバイスの区分方
法において、前記システム内部から発生する信号のタイ
ミングを前記それぞれのモジュールに印加し、前記互い
に異なる２つ以上のモジュールに装着されたメモリデバ
イスの出力状態である前記信号のタイミング関係を感知
して区分する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリデバ
イスに関し、特に、半導体メモリデバイスの区分方法に
関する。
【０００２】
【従来の技術】通常なコンピュータシステムにおける半
導体メモリデバイスは、ばらで用いられるよりは主に印
刷基板上に半導体メモリデバイスを多数個接着させて一
つの単位として用いられるのが一般的であり、これをメ
モリモジュール(Module)という。前記メモリモジュール
は、システム内部の多数個のスロットに接続させて使用
する。
【０００３】図１は、従来技術に従うＤＲＡＭモジュー
ルとこれを制御するための周辺回路のブロック図を示
す。同図には、システム内部から発生する信号の印加を
受けてメモリデバイスを制御するための書込バッファ１
０と、ＤＲＡＭ制御器２０と、バッファ３０が示されて
いる。
【０００４】以下、図１に基づいて従来のモジュール構
成を説明する。従来のモジュールが接続できるスロット
Ａ〜Ｄが４つあると仮定する時、４つのスロットＡ〜Ｄ
には、全て同一の動作モードを有するＤＲＡＭから構成
されたモジュールを使用しなければならなく、もしも、
互いに異なる動作モードを有するＤＲＡＭモジュールが
互いに異なるスロットに接続される場合、ＤＲＡＭ制御
器２０はこれが区別できないので、前記４つのスロット
Ａ〜Ｄに連結されたモジュールに常時同一の動作信号を
印加することにより、異なる動作モードから構成された
モジュールは動作できなくなる。たとえ、動作モジュー
ルの相異なデバイスから構成されたモジュールが同じ制
御器の入力信号に応じて動作するとしても、それぞれの
モジュールを構成するデバイスの最適の動作信号を一種
にすることができなければ、システムの全体性能の最適
化が難しくなる。ただ、現在のＤＲＡＭ制御器２０がそ
れぞれのスロットに接続されたモジュールに対して確認
可能なのは、それぞれのモジュールを選択してアドレス
を増加させつつデータ出力の有無を判断（ＤＲＡＭの場
合を例として説明すると、データ出力が出てくるタイミ
ングからデータ出力の電圧レベルを感知して出力の有無
を判断する。）し、前記データからモジュール容量を確
認する程度である。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、同一なシステム内に互いに異なる動作モードを有す
るモジュールを感知して、それに相応する信号が印加し
得るＤＲＡＭメモリデバイスの区分方法を提供すること
にある。
【０００６】本発明の他の目的は、多様なモジュールが
装着されたシステムで制御器の入力信号に対するモジュ
ールにおける出力信号を感知し、どんなモジュールが装
着されたかが認識できるようにすることにより、それぞ
れのモジュール性能が極大化できるＤＲＡＭメモリデバ
イスの区分方法を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、それぞれ異なる動作モードを有す
る多数のメモリデバイスから構成された２つ以上のモジ
ュールを有するシステムのメモリデバイスの区分方法に
おいて、前記システム内部から発生する信号のタイミン
グを前記それぞれのモジュールに印加し、前記互いに異
なる２つ以上のモジュールに装着されたメモリデバイス
の出力状態である前記信号のタイミング関係を感知して
区分することを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施例を添
付図面を参照しつつ詳細に説明する。なお、図面中、同
一の構成要素及び部分には可能限り同一符号及び番号を
共通使用するものとする。
【０００９】本発明は、ＤＲＡＭとインタフェースされ
るフラッシュメモリ（以下、“ＤＩＦ”と称する。）に
関するもので、前記ＤＩＦデバイスから構成されたモジ
ュールメモリをシステムで使用する時、このＤＩＦモジ
ュールをどんな方法にてＤＲＡＭからなるモジュールと
区分するものかを提示することにより、それぞれのデバ
イスから構成されたモジュールに最適の信号タイミング
を設定してシステムの性能を向上させたものである。ま
ず、ＤＩＦデバイスの特性は、１９９５年４月２６日付
韓国特許出願第９５ー９９７２号に出願された“ＤＲＡ
Ｍバスに直接接続可能な不揮発性半導体メモリ装置”に
詳細に記載されているので、本発明では詳細な説明は省
略する。ただ、本発明の説明のためにＤＩＦデバイスの
特徴を簡略に説明する。
【００１０】第１に、前記ＤＩＦデバイスにおけるデー
タ処理時、一般的に用いられるＤＲＡＭデバイスと交換
性を有する。即ち、ＤＲＡＭからなるモジュールの代わ
りにＤＩＦからなるモジュールの装着時、新しい制御器
が無くてもデータ処理が行える。第２に、前記ＤＩＦデ
バイスとＤＲＡＭとの差異点は、ＤＩＦの場合にはリフ
レッシュ動作が不要であることにある。即ち、ＤＩＦデ
バイスは、不揮発性メモリセルを使用したフラッシュデ
バイスなので、一定時間ごとにセルをリフレッシュする
必要がない。 第３に、前記ＤＩＦデバイスの場合、デ
ータ書込時にＤＲＡＭにない動作モードが存在する。即
ち、フラッシュデバイスの特性上、ページ消去、ブロッ
ク消去、チップ消去及びプログラムモードが存在する。
【００１１】従って、ＤＲＡＭとＤＩＦは、データの読
出時同一の制御信号により遂行できる。しかし、システ
ムでＤＩＦモジュールが装着された場合には、ＤＲＡＭ
では必要なリフレッシュ過程が不要になる。尚、ＤＩＦ
特性上、データ内容を修正及び貯蔵するに際して、ペー
ジ消去、ブロック消去、チップ消去のような動作モード
が追加に必要になる。従って、システムの立場からみれ
ば、どんな種類のモジュールが装着されたかに従って不
要な動作が省略でき、データ処理時間もそれぞれのデバ
イスに合うように最適化できるので、システムの効率が
最大に高めることができる。
【００１２】ＤＩＦモジュールをどんな方法によってＤ
ＲＡＭモジュールと区分するものかについて、従来のＤ
ＲＡＭから構成されたモジュールのうち、ＦＰ(Fast Pa
ge)モードのデバイスからなるモジュール（以下、“Ｆ
／Ｐモジュール”と称する。）と、ＥＤＯ(Extended Da
ta Output)モードのデバイスからなるモジュール（以
下、“ＥＤＯモジュール”と称する。）との区分方法を
説明し、その説明に基づいて本発明を説明するものとす
る。
【００１３】まず、動作モードの相互異なるＤＲＡＭの
みから構成されたモジュールの中、Ｆ／Ｐモジュールと
ＥＤＯモジュールをシステムから区別するための方法を
図２を参照して説明する。
【００１４】図２は、データ処理時制御信号によるＦ／
ＰモジュールとＥＤＯモジュールのデータ出力タイミン
グ図である。便宜上、従来のＤＲＡＭで通用する用語
（即ち、ローアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、アドレス信号Ａｄｄｒｅ
ｓｓ、出力エネーブル信号ＯＥ、書込みエネーブル信号
Ｗ等）なので詳細な説明は省略し、時間Ｔｏｆｆ及び時
間Ｔｄｏｈを簡略に説明する。
【００１５】前記時間Ｔｏｆｆは、Ｆ／ＰモードでＣＡ
Ｓが論理“ハイ”レベルに遷移した後、既にＣＡＳが論
理ロウレベルに遷移した時に出力されたデータ出力がハ
イインピーダンス状態になるまでかかる時間である。
【００１６】前記時間Ｔｄｏｈは、ＥＤＯモードでＣＡ
Ｓが論理“ロウ”レベルに遷移する時、次のＣＡＳサイ
クルによるデータ出力が出力される前に、以前ＣＡＳサ
イクルによるデータ出力が残っている時間である。
【００１７】図２から分かるように、ＤＲＡＭにおける
Ｆ／ＰモードとＥＤＯモードとの一番大きい差異点は、
ＣＡＳ信号が論理“ハイ”レベルに遷移する時、データ
出力がハイインピーダンス状態になるかまたはデータ出
力をそのまま保持しているかということにある。
【００１８】従って、ＤＲＡＭにおけるＥＤＯモード
は、以前データ出力を次の周期によるデータ出力が出力
されるまで保持しているので、Ｆ／Ｐモードに比べてＣ
ＡＳ信号によるプリチャージ時間が不要である。よっ
て、ＥＤＯモードＤＲＡＭがＦ／ＰモードＤＲＡＭより
ＣＡＳプリチャージ時間だけサイクル時間が速められ
る。
【００１９】なお、システムでメモリスロットに装着さ
れたモジュールが同じＤＲＡＭモジュールであるとして
も、システムの立場からメモリを使用する前にＥＤＯモ
ジュールか或いはＦ／Ｐモジュールかに対する情報を予
め知ってあれば、選択されたモジュールに最適のタイミ
ングを印加することにより、最大のデータ処理速度が確
保できるので、システムの効率を極大化できる。
【００２０】Ｆ／ＰモジュールとＥＤＯモジュールとの
区分方法を図２を参照して説明する。 まず、ＲＡＳ、
ＣＡＳに同期したローアドレスとカラムアドレスをデコ
ードして、前記ローアドレス及びカラムアドレスに該当
するメモリセルのデータをデータ出力バスに出力した後
ＣＡＳを論理“ハイ”レベルに遷移させ、時間Ｔｏｆｆ
の以後にデータ出力バスの出力電圧レベルを感知して見
れば、ＥＤＯモジュールの場合は、データ出力バスが論
理“ハイ”レベルまたは論理“ロウ”レベルの電圧値を
保持し、Ｆ／Ｐの場合にはハイインピーダンス状態を保
持するので、前記２つのデバイスが区分できる。次に、
このような方法によってＤＲＡＭとインタフェースされ
るＤＩＦモジュールとＤＲＡＭのＥＤＯ及びＦ／Ｐモジ
ュールとの区分方法について説明する。
【００２１】デバイスの立場からみれば、ＤＲＡＭとＤ
ＩＦデバイスの一番大きい差異点は、ＤＩＦデバイスは
不揮発性メモリセルから構成されているので、ＤＲＡＭ
デバイスではリフレッシュ動作が不要であることにあ
る。従って、ＤＩＦデバイスにＤＲＡＭにおけるリフレ
ッシュタイミングを印加して、ＤＩＦデバイスからＤＲ
ＡＭとは異なるデータ出力が出力されれば、ＤＩＦモジ
ュールとＤＲＡＭモジュールが区分できる。ＤＲＡＭデ
バイスでリフレッシュ動作のために用いられるタイミン
グとしては、ＲＡＳ Only Refresh Timing、ＣＡＳ−Be
fore−ＲＡＳ Refresh Timing （以下、“ＣＢＲ”と称
する。）、ＣＡＳ−Before−ＲＡＳ SelfRefresh Timin
g, Hidden Refreshなどがある。
【００２２】次に、図３を参照して前記リフレッシュタ
イミングのうち、ＤＲＡＭのリフレッシュ動作時にデー
タ出力が出力されるＣＢＲリフレッシュ（読出し）カウ
ンタテストタイミングをもってＤＲＡＭモジュールとＤ
ＩＦモジュールを区分する方法について説明する。
【００２３】図３は、本発明の他の実施例に従うＤＲＡ
ＭモジュールとＤＩＦモジュールとの区分方法を説明す
るためのＣＢＲリフレッシュカウンタテストタイミング
図である。
【００２４】このように、ＤＩＦデバイスは不揮発性メ
モリセルから構成されているので、セルのリフレッシュ
が不要であり、よって、ＤＲＡＭモジュールとＤＩＦモ
ジュールが一つのシステム内で一つの制御信号により動
作する場合、制御器がＣＢＲカウンタテストタイミング
をＤＩＦデバイスに印加すると、ＤＩＦデバイスがＤＲ
ＡＭと異なってリフレッシュ動作を認識してＤＩＦデバ
イスの内部動作を抑制するので、電流消耗を正常的な読
出動作より相当量減少させることができ、のみならず、
図３のタイミング図から分かるように、データ出力も出
力されないようにすることにより、時間Ｔｒａｃの以後
からＣＡＳが論理“ハイ”レベルに遷移した後、時間Ｔ
ｏｆｆ以内にそれぞれのデバイス出力の電圧レベルを感
知すると、ＣＢＲカウンタテストタイミングの入力時に
ＤＲＡＭとＤＩＦデバイスが区別できる。
【００２５】このＣＢＲカウンタテストタイミングの入
力時のＤＲＡＭ動作は公知の技術なので詳細な説明は省
略し、ただ、ＤＩＦデバイスでＣＢＲカウンタテストタ
イミングが印加される時内部的にデータ出力をどのよう
に抑制するかについて説明する。
【００２６】図４は、本発明の実施例によるブロック図
を示す。同図は、外部制御信号のＲＡＳ信号、ＣＡＳ信
号及びＷの印加を受けるクロック制御部５０と、ＣＢＲ
モード発生部６０と、読出データ経路７０と、データ出
力制御部８０と、ＣＢＲモード感知部９０、データ出力
バッファ１００とから構成されている。
【００２７】前記ＤＩＦデバイス内の入力信号中、ＲＡ
Ｓ信号よりＣＡＳ信号が先に論理“ロウ”レベルへの遷
移が感知できるＣＢＲ感知部９０を備えることにより、
前記ＣＢＲ感知部９０の出力がデータ出力を制御してＤ
ＩＦデバイスからデータが出力されないようにできる。
【００２８】図５Ａ及び図５Ｂは図４に対する具体的な
回路を示し、図６は、図５に示した回路で用いられる多
様な制御信号のタイミング関係を示す。図５Ａを参照す
ると、論理ゲートＧ１〜Ｇ１６からなるＣＢＲモード発
生部６０は、図６に示すように、ＲＡＳ信号によって発
生するＰＩＲ信号とＣＡＳ信号によって発生するＰＩＣ
信号の時間間隔を感知して、前記ＰＩＲ信号がＰＩＣ信
号より先に遷移する正常的な動作モードか、それともＰ
ＩＣ信号がＰＩＲ信号より先にハイレベルに遷移するＣ
ＢＲモードかを判断し、もしＣＢＲモードであることが
感知されると、時間Ｔ２区間でＣＢＲ感知出力φＣＢＲ
の位相が変わり、前記位相が論理“ロウ”になると、論
理ゲートＧ１９〜Ｇ２５、トランジスタＴ１及びＴ２、
抵抗Ｒ１、及びキャパシタＣ１から構成されたデータ出
力制御部８０のデータ出力ＤＯＵＴがハイインピーダン
ス状態を保持する。
【００２９】このような方法にて、ＤＩＦデバイスは、
ＤＲＡＭからリフレッシュ用として必要なＣＢＲカウン
タテストタイミングが入力されると、これを感知してＤ
ＩＦデバイスの出力をハイインピーダンス状態に保持
し、これにより、同一なシステム内にＤＲＡＭモジュー
ルとＤＩＦモジュールが混在している時、前記データ出
力制御部８０へ前記ＣＢＲカウンタテストタイミングを
印加した後デバイスの出力を感知することにより、モジ
ュールに装着されたデバイスが容易に分別できる。ま
た、このようなモジュールデバイスの区分方法を用い
て、ＤＲＡＭデバイスならば、ＤＲＡＭデバイスに一番
適合なタイミングを、前記ＤＩＦデバイスならば、ＤＩ
Ｒデバイスに一番適合なタイミングを印加してシステム
の性能が極大化できる。
【００３０】図７は、本発明の他の実施例に従うＤＲＡ
Ｍ及びＤＩＦデバイスの区分のためのタイミング図であ
る。ＤＲＡＭデバイスとＤＩＦデバイスを区分するため
に、ＤＲＡＭデバイス及びＤＩＦデバイスの特定住所に
特定のデータを書き込み、一定時間後に書き込まれたデ
ータを読み出すもので、これは、ＤＲＡＭデバイスとＤ
ＩＦデバイスの書込みにかかる時間が相異であることを
利用したものである。通常、ＤＩＦデバイスのような不
揮発性メモリセルを有するフラッシュデバイスは、ホッ
トキャリアまたはＦ−Ｎトンネリング(Fowler Nordheim
Tunneling) 電流を用いたプログラム及び消去動作を行
なわなければセルへのデータの書込みが行えないので、
ＤＲＡＭデバイスより書き込みにかかる時間が数十倍〜
数百倍になる。
【００３１】従って、図７から分かるように、メモリセ
ルにデータを書き込み(Din) 、一定時間後にＴｒａｃで
書き込まれたデータＤＯＵＴを再び読み出すと、ＤＲＡ
Ｍデバイスの場合には書き込まれたデータが出力される
ので、システムの立場では“パス”とされるが、ＤＩＦ
デバイスの場合にはＲ／Ｂが論理“ハイ”レベルになる
まではデータの書込動作を遂行しているので、以前周期
で書き込んだデータの読出動作は“フェイル”になる。
前記ＤＲＡＭデバイスとＤＩＦデバイスとの比較時は、
Ｆ／ＰモードＤＲＡＭと比較したが、ＥＤＯモードのＤ
ＲＡＭでも同じ結果が得られる。
【００３２】結論的に、このような方法にてシステムの
効率が極大化できるように互いに異なる動作モードのデ
バイスにそれぞれ最適の信号タイミングが印加できるよ
うにするものである。
【００３３】システムへのＤＲＡＭモジュールの装着時
モジュールに用いられるＤＲＡＭの動作モード(Operati
on Mode)に応じて制御器から特定な制御信号を印加する
ことにより、各モジュールに装着されたＤＲＡＭの動作
モードが区分できる。しかし、新たな動作モードのデバ
イスによるモジュールが開発されたとき、従来方法と異
なる方法にて新開発のデバイスから構成されたモジュー
ルを区分しなければならない。
【００３４】本発明は、システム内のＤＲＡＭモジュー
ルとＤＩＦモジュールとの区分に対してのみそれぞれ実
施してきたが、同じ効果を得る範囲内では他のデバイス
でも実施可能である。
【００３５】以上のような本発明は、図面を中心として
例に挙げて説明してきたが、本発明における技術的な思
想を外れない範囲内では、多様な変化及び変形が可能で
あることは、該当分野における通常な知識を有する者な
らば明らかに分かるであろう。
【００３６】
【発明の効果】以上から述べてきたように、本発明によ
れば、同一なシステム内で相異な動作モードを有するモ
ジュールを感知した後、それに相応する信号を印加して
システムの効率が極大化できる。また、多様な種類のモ
ジュールが装着されたシステムで入力される多様な動作
モードを感知して、それに相応する信号が出力できる制
御回路を有することにより、それぞれのモジュール性能
が極大化できるという長所がある。
【図面の簡単な説明】
【図１】一般なシステムのモジュール構成を概略的に示
す図。
【図２】ＤＲＡＭにおけるＦＰモードとＥＤＯモードの
タイミング関係を示す図。
【図３】ＤＲＡＭとＤＩＦデバイスでのＣＢＲリフレッ
シュカウンタテスト入力タイミングにおける出力波形の
比較図。
【図４】本発明の実施例に従うデバイス間の区分のため
に構成されたブロック図。
【図５】図５Ａは、ＤＩＦデバイスへ入力されたＣＢＲ
モードのタイミング関係を感知する回路図、図５Ｂは、
ＤＩＦデバイスへ入力された信号がＣＢＲモードの場合
にハイインピーダンスを生成する回路図。
【図６】図５に示した回路から発生する多様な信号のタ
イミング関係を示すタイミング図。
【図７】本発明の他の実施例に従うＤＲＡＭとＤＩＦデ
バイスの区分のためのタイミング図。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ異なる動作モードを有する多数
    のメモリデバイスから構成された２つ以上のモジュール
    を有するシステムのメモリデバイスの区分方法におい
    て、 前記システム内部から発生する信号のタイミングを前記
    それぞれのモジュールに印加し、前記互いに異なる２つ
    以上のモジュールに装着されたメモリデバイスの出力状
    態である前記信号のタイミング関係を感知して区分する
    ことを特徴とするメモリデバイスの区分方法。
  2. 【請求項２】 前記２つ以上のモジュールは、ＤＲＡＭ
    と不揮発性メモリであることを特徴とする請求項１記載
    のメモリデバイスの区分方法。
  3. 【請求項３】 前記タイミング関係は、ローアドレス信
    号がエネーブルされる前にカラムアドレス信号がエネー
    ブルされるタイミング関係であることを特徴とする請求
    項１記載のメモリデバイスの区分方法。
  4. 【請求項４】 前記メモリデバイスの出力状態は、論理
    “ハイ”レベルまたは論理ロウレベルのデータ出力状態
    とハイインピーダンス状態であることを特徴とする請求
    項１記載のメモリデバイスの区分方法。
  5. 【請求項５】 ＤＲＡＭメモリデバイスから構成された
    ２つ以上のモジュールを有するシステムのＤＲＡＭメモ
    リデバイスの区分方法において、 前記システム内部から発生する信号のタイミングを前記
    それぞれのモジュールに印加し、前記互いに異なる２つ
    以上のモジュールに装着されたＤＲＡＭメモリデバイス
    の出力状態である前記信号のタイミング関係を感知して
    区分することを特徴とするＤＲＡＭメモリデバイスの区
    分方法。
  6. 【請求項６】 前記ＤＲＡＭメモリデバイスは、ファス
    トページモードのＤＲＡＭとデータ拡張出力モードのＤ
    ＲＡＭであることを特徴とする請求項５記載のＤＲＡＭ
    メモリデバイスの区分方法。
  7. 【請求項７】 前記タイミング関係は、ファストページ
    モードとデータ拡張出力モードであることを特徴とする
    請求項５記載のＤＲＡＭメモリデバイスの区分方法。
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