TW310391B - Semiconductor memory device discriminating method - Google Patents

Description

經濟部中央標準局員工消費合作社印11 S i C ^ 1 a7 B7 五、發明説明（1 ) 發明背景 1 .發明領域 本發明係關於半導體記憶裝置。尤指一種鑑別不同型 態之半導體記憶裝置的方法。 本發明係以韓國第52595/1995號申請案爲基礎’於此 合倂爲參考資料。 2 .相關習知技術描術 在共同型態（common-type)的電腦系統中，多半導 體記憶裝置不能單獨使用，但它們經常一起連接於一印刷 電路板上並被當做一單位使用此單位稱做記憶模組，此記 憶模組連接至電腦系統內的數個槽。 圖一係習知技術之動態隨機存取記憶體（D R A Μ )模組 以及控制：DRAM模組的週邊電路的方塊圖。 圖一表示一寫入緩衝器10，一 DRAM控制器20以及一 緩衝器30用以控制接收來自系統之電性輸出訊號的多重記 憶裝置。 習知模組結構將參照圖一而描述。 當有A，B，C,D四槽時，包含相同運作模式的DRAM模 組被用於四槽A，B,C，D »如果具有不同於標準操作模式的 DRAM模組被連接至該等槽，DRAM控制器20將不能鑑別 該等模組；總是傳送相同的操作訊號給連接至A，B，C，D槽 2 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） I---------装------ir------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 3iC3ai A7 B7 五、發明説明（2 ) 的模組。在此狀況下，不同操作模式的DRAM模組無法運 作。 即使具有不同運作模式之DRAM的模組可以回應 DRAM控制器所產生之相同的輸出訊號，當形成每一模組 的DRAM的控制訊號不相同時，所有系統的g能將無法達 到最佳。在這狀況下，所有的D R A Μ控制器2 0能夠做的是 ---- 截取每一模組，藉此決定是否輸出資料，（如，在DRAM的 情況中，控制器20在資料輸出時感測電壓準％並決定是否 輸出資料），並且基於輸出資料測量模組容量。 —_____________________—-------— ........... . .·' —-------------- 發明綜合說明 本發明係關於一種半導體記憶裝置鑑別方法，可以實 質上降低習知技術限制及缺失所造成的問題。 本發明之一目的在提供一種半導體記憶裝置鑑別方 +法，藉由該方法系統中不同操作模式的模組可以被偵測， 所以可以施加最佳操作訊號至每一模組。 本發明之另一目的在提供一種半導體記憶裝置鑑別方 法，藉由該方法不同的模組可以依據每一模組的訊號回應 來自控制器的訊號而被識別，所以可以使模組的性能最佳 化。 爲達成這些目的，本案提供一種半導體記憶裝置鑑別 方法，該記憶裝置位於一系統中，該系統具有至少二記憶 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ,抑衣 訂 务 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 310391 A7 _ _B7___ 五、發明説明（3) 模組，每一記憶模組具有不同運作模式，該方法包括下列 步驟：依據一預定時脈施加來自系統的輸出訊號至每一記 憶模組；以及偵測該等訊號與該記憶裝置輸出狀態之間的 相位關係。 圖式簡要說明 _ 圖一係習知系統的模組； 圖二係DRAM之輸出訊號在快速頁（fast page ; F/P) 及連續資料輸出（extended data output ; EDO)模式的 時序圖； 圖三係DRAM及DRAM介面快閃記憶體（DIFM)在輸 入C BR更新計數測試時脈時之輸出訊號的時序圖； 圖四係本發明半導體記憶裝置鑑別機制之方塊圖； 圖5A表示感測在DIFM中CBR模式的輸出訊號的相位 •關係的電路； 圖5B表示產生一輸出訊號的裝置，其中高阻抗狀態在 輸入至DIFM的訊號是/ RAS時脈之前的/ CAS(CBR模式） 的狀態下產生； 圖六係圖5A，5 B電路所產生的電子訊號的時脈圖； 圖七係本發明另一較佳實施例用以鑑別DRAM與 DIFM之時脈圖。 4 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） ---------批衣------ΐτ------0 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7_ 五、發明説明（4 ) 較佳實施例詳細說明 此處將參照較佳實施例之詳細說明而有參考標號，在 圖式中例示較佳實施例。在整份說明書中，相同的參考標 號指示相同的部份。 本發明較佳實施例是關於D R A Μ -介面快閃記憶體 (DIFM)，且包含DIFMs的模組被用於相同的系統，本發 明掲示一種鑑別DRAM與DIFM的方法，因此可以施加最 佳時脈訊號至每一模組以加強性能。D I F M s的特徵在韓國 « 名爲 ” Non-volatile memory device directly connected to DRAM bus'1的專利申請案中揭示，已先 提出申請，現在將簡要描述。 首先，DIFMs在資料處理過程中可以和DRAM相容》 在這些狀況下，當DIFM模組取代DRAM模組而被設置於 電腦系統時，可以在沒有第二控制裝置的情況J處理資 料。 DIFMs，與DRAM相反，不需要週期性地電性更新 DIFMs內的記憶單元，避免保持資料的失去，因爲它們是 非揮發性資料》 第三，當寫入DIFMs時，存在有如抹頁，區塊抹除， 晶片抹除及程式化模式等在DRAMs中沒有的操作模式。 在這種習知系統中，如上所述，DRAM及DIFM裝置 在資料讀取期間可以依據相同的控制訊號運作。當D I F Μ 5 本紙張尺度適用中國國家標华（CNS ) Μ規格（210X297公釐） I — 裝111 i I 訂— — 111 各 (請先閱讀背面之注意事項再填寫本頁) ZLQddl 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（5 ) 模組設置於系統中時，其記憶單元不會週期性地更新。因 此，依據其特性，它們需要如抹頁，區塊抹除，晶片抹除 等操作模式。因此，系統可以取消不需要的模式運作並依 據設置於系統的模組種類使處理時間最佳化，因此可以顯 著地加強系統效率。 以下將先描述鑑別具有快速頁模式（下稱F / P模組）的 DRAM模組與具有連續資料輸出模式（EDO模組）的方 法，而以此描述爲基礎來說明本案。 圖二表示在資料處理期間回應控制訊號之F/P模組及 EDO模組之輸出訊號的時脈圖。 圖二所表示的符號在本說明書中並未完全被描述因爲 它們共同此用於習知的DRAMs(即列位址閃控訊號 /RAS，行位址閃控訊號/CAS，位址訊號Address，輸出 致能訊號OE，寫入致能訊號/W等）。時間Toff及時間 Tdoh可以簡要描述如下： 時間Toff是需要的爲了允許於/ CAS在F/P模式中於 / C A S變成高狀態後成爲高阻抗狀態的低準位時產生資料》 在時間Tdoh期間，當/CAS在EDO模式中變成低狀態時， /CAS前一循環產生的輸出資料在資料於下一/ CAS週期輸 出之前維持原狀態。 如圖二所示，在F/P模式中的DRAM與EDO模式中的 DRA Μ的最大差別在於當/C AS變成高狀態時輸出資料維 持在高阻抗狀態或維持不動。因此，在DRAM的EDO模式 (請先閱该背面之注意事項再填寫本頁) .裝. -1¾ 線 6 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 、發明説明（6 ) 中，當前一輸出資料維持不變直到資料在下一/CAS週期中 輸出時，訊號/CAS所需的預充電時間與F/P模式相較之下 可以被節省》同時，EDO模式的DRAM更可以比F/P模式 之DRAM節省/CAS訊號預充電所需時間。 因此，即使連接至系統記憶槽的模組皆爲DRAM型 態’系統在運作模組之前決定是否每一模組爲EDO模組或 F / P模組。當模組的種類決定後，最佳時序訊號可以被施加 至對應的記憶體模組，藉此確保最佳資料處理速度並使系 統效率最大。 以下描述是參照圖二關於鑑別F/P模組與EDO模組的 方法。 首先，與訊號/RAS與/CAS同步的列位址訊號與行位 址訊號被解碼以便產生被定址的記憶體的資料給資料匯流 排。當時間T o ff之後在資料輸出匯流排偵測到電壓準位 時，同時當/CAS變成高準位時，在EDO模組中，資料輸 出匯流排達到高或低電壓値。同樣地，F/P模組的資料達到 高阻抗狀態所以F / P模組可以與E D 0模組鑑別。 鑑別與本發明DRAM形成介面的DIFM與EDO及F/P 模式的DRAM模組的方法將經由以上描述而說明。

如上所述，與DRAM相反，在DIFM中記憶單元不需 要週期性地被更新以避免保持資料的失去，因爲它們是非 揮發性記憶單元》因此，如果更新DRAM的訊號被施加至 DIFM，DIFM產生與DRAM裝置不同的資料，允許DIFM 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —訂 I I I線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 ~ _ . . ...... .. 五、發明説明（7 ) 模組被識別。有/RAS唯更新時脈，/RASg新時脈之前的 /CAS(下稱CBR模式），/RAS自我更新時脈之前的 -1 " ' · "U.. I __ /CAS，以及隱藏更新時脈做爲週期性更新DRAM記憶單 元的時脈模式。 以下描述是關於使用CBR更新（讀取）計數測試時脈模 式鑑別DIFM模組與DRAM模組，其中資料在更新時脈模 式中的DRAM更新模式期間輸出 圖三表示在CBR計數測試模式中產生的DRAMs與 DIFMs的輸出訊號的時脈圖。 如前所述，DIFM裝置具有非揮發性記憶單元，不需 要避免失去資料的更新。如果D R A Μ模組及D I F Μ模組被 系統中的控制訊號激勵，當系統控制器施加C B R，計數測 試時脈訊號，至DIFM時，DIFM回應與DRAM不同的更 新運作。這將抑制D I F Μ的內部g作，因此一般讀取模式 的功率消耗可以更降低。如圖三所示，在/ C A S於時間 Trac之後變成高準位時，藉由不產生資料，在時間Toff產 ' 生的每一裝置的輸出訊號的電壓準位被偵測以便在CBR計 數測試時脈期間鑑別D I F Μ與C B R ^ 既然在CBR計數測試時脈期間運作的DRAM爲本技藝 之人士所已知，其描述將予省略。以下描述是關於在 C B R，計數測試時脈訊號被施加至D I F Μ模組時防止 DIFM模組產生資料。 ^圖四表示本發明較佳實施例之方塊圖。 8 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） I- I I I I I I n I I I I 务 (請先閱讀背面之注意事項再填寫本頁) A7 B7 31GS31 五、發明説明（8 ) 圖四表示接收控制訊號/ CAS,/RAS及/ W的時脈控制 器50，一 CBR模式產生器60，一讀取資料路徑70，一資 料輸出控制器80，以及資料輸出緩衝器1〇〇。 如圖四所示，CBR偵測器90感測到訊號/RAS在/CAS 之前先變成低準位，然後CBR偵測器90的輸出控制DIFM ' 不要輸出資料。 圖5A及5B描述圖四電路圖六係圖5A，5B產生的電子 訊號的時脈圖》 參照圖5A，包含邏輯閘G1至G16的CBR模式產生器 60偵測/ RAS產生的訊號PIR與/ CAS產生的輸出訊號ΡΙΓ 之間的時間間隔，並決定運作模式。當在一般運作模式 ——- 一· ~ —、 時，訊號PIR在訊號PIC之前變成高準位，或在CBR模式 中，PIR在PIC之前變成高準位。如果CBR模式產生器60 偵測C B R模式已經建立，C B R偵測器的輸出，0 C B R，在 時間T 2期間被改變相位》如果輸出0 C B R變成低準位，來 自包括邏輯閘G19-G25，電晶體T1-T2,電阻R1及電容 C1的資料輸出控制器80的輸出資料DOOUT維持在高阻抗 狀態。 當更新DRAMs記憶單元的CBR訊號，計數測試時脈 被輸入DIFM模組時，DIFM模組藉維持其輸出在高阻抗狀 態而回應CBR計數測試時脈的輸入。因此，當DRAM及 DIFM同時存在於系統中時，DRAM模組及DIFM模組可 以依據CBR計數測試時脈被施加至資料輸出控制器80之後 9 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） I---------抑衣------1T------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印策 經濟部中央標準局員工消費合作社印裝 siGsai A7 _B7_ 五、發明説明（9 ) 所產生的輸出而輕易地相互鑑別。藉由使用此方法鑑別 DIFMs與DRAM具有適當時脈的訊號可以備施加至每一模 組，使系統性能最佳。 圖七係鑑別DIFMs與DRAM的方法，資料被寫入 DIFMs與DRAM的預定位址，然後資料於一預定時間週期 後從DIFMs與DRAM被讀取。此方法基於寫入資料至 D I F M s與D R A Μ所需的時間差異來識別二者具有非揮發性 記憶單元，如D I F Μ，的快閃記憶裝置係用以執行程式化 並使用熱載子或pouler no-dime tunneling電流的抹除 運作以寫入資料至其記憶單元。因爲此特性，寫入資料至 快閃記憶裝置所需的時間大於寫入資料至D R A M s的時間。 如圖七所示，在寫入資料（Din)至預定記憶單元內後 的預定時間週期（Trac)之後讀取資料（D OUT)時，DRAM 送回前次運作被寫入的相同資料，系統決定爲”通過”。 在記憶體爲DIFM型態時，資料寫入模式上升直到R/B變 成高狀態，而DIMF不輸出系統判定爲”失效"之前次運 作中的相同的資料。以此測試，F/P及EDO的測試有相同 回應。 總之，藉由使用上述方法，不同的記憶裝置可以相互 鑑別，允許最佳化的系統性能，然後可以提供每一記憶模 組理想的運作訊號及時脈。 當系統包括DRAM模組時，其控制器依據運作模式輸 出控制訊號。如果具有新運作模式的記憶模組產生，這些 10 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） II 裝 I 訂 I务 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（10 新運作模式的模組應該依據新方法鑑別目前存在的模組與 舊模組。當新的記憶模組產生新運作模式時，鑑別其型態 的方法將被發展。 本發明DRAM及DIF Μ裝置可以用其它等效的相同範 圍的記憶裝置取代。如上所述，依據相同系統中不同運作 模式的記憶模組的種類，合適的控制訊號被施加至每一記 憶模組以便加強系統性能。以記憶體模組型態及模式識 別，經由本發明的應用，可以與使用最佳時脈及控制時脈 的記憶模組形成介面。此效果將是最佳系統性能。此外， 依據每一輸入系統的運作模式，合適的控制訊號被施加至 預定模式的相對模組以便使模組效率最大。 本發明得由熟悉本技藝之人士任施匠思而爲諸般修 飾，然皆不脫如附申請專利範圍所欲保護者。 ^衣 ^ I I n 11 fe. (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 t 央 標 準 員 X. 消 費 合 作 社 印 裝 11 適用中國國家標準(CNS ) A4规格（210 ·〆297公釐）

Claims (1)

1. 經濟部中央標準局員工消費合作社印裝 SiOSyl A8 B8 C8 D8 六、+請專利範圍 1. 一種半導體記憶裝置鑑別方法，該記憶裝置位於一系統 中’該系統具有至少二記憶模組，每一記憶模組具有不同 運作模式，該方法包括下列步驟： 依據一預定時脈施加來自系統的輸出訊號至每一記憶 模組； 偵測該等訊號與該記憶裝置輸出.狀態之間的相位關 係。 2 .如申請專利範圍第1項之方法，該二記憶模組中之一是動 態隨機存取記憶體，另一是非揮發性記憶模組。 3 .如申請專利範圍第1項之方法，依據該相位關係，一行位 址訊號於一列位址訊號被致能前被致能。 4.如申請專利範圍第1項之方法，其中該記憶裝置之輸出狀 態是高或低輸出狀態或高阻抗狀態。 5 · —種半導體記憶裝置鑑別方法，該記憶裝置位於一系統 中’該系統具有至少一由動態隨機存取記憶體組成之模 組，該方法包括下列步驟： 依據一預定時脈施加來自系統的輸出訊號至每一記憶 模組； 偵測該等訊號與該記憶裝置輸出狀態之間的相位關 係。 6_如申請專利範圍第5項之方法，其中該動態隨機存取記憶 體係羞夏^式與連續資料輸出模式的結合 7.如申請專利範圍第5項之方法，其中該相位關係對應一快 速頁模式與一連續資料輸出模式。 ^ ""1 '.............. I ...........................—....... 12 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） ---------^------，玎------0 (請先閲讀背面之注意事項再填寫本頁)