JP2000112918A - フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JP2000112918A JP2000112918A JP10288212A JP28821298A JP2000112918A JP 2000112918 A JP2000112918 A JP 2000112918A JP 10288212 A JP10288212 A JP 10288212A JP 28821298 A JP28821298 A JP 28821298A JP 2000112918 A JP2000112918 A JP 2000112918A
- Authority
- JP
- Japan
- Prior art keywords
- communication mode
- signal
- input buffer
- mode
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
Landscapes
- Communication Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 フラッシュＥＥＰＲＯＭ内蔵マイクロコンピ
ュータにおいて、フラッシュプログラミングモード専用
の端子処理回路を不要にする。 【解決手段】 フラッシュモードプログラミングモード
信号がアクティブになると、通信モード選択信号６が示
す通信モードが通信モード自動判定回路７で判定され、
対応する通信モード信号が通信モード信号バス８に出力
される。該通信モード信号に対応する端子回路ではセレ
クタにより該通信モードが選択され、入力バッファ制御
信号により入力バッファがアクティブにされる。
ュータにおいて、フラッシュプログラミングモード専用
の端子処理回路を不要にする。 【解決手段】 フラッシュモードプログラミングモード
信号がアクティブになると、通信モード選択信号６が示
す通信モードが通信モード自動判定回路７で判定され、
対応する通信モード信号が通信モード信号バス８に出力
される。該通信モード信号に対応する端子回路ではセレ
クタにより該通信モードが選択され、入力バッファ制御
信号により入力バッファがアクティブにされる。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭ内蔵マイクロコンピュータに関する。
ＯＭ内蔵マイクロコンピュータに関する。
【０００２】
【従来の技術】従来、フラッシュプログラミングモード
時、プログラミングデータをやりとりするための通信モ
ードがいくつか用意されている。ユーザーは、その通信
モードから任意の一つを選択し、フラッシュプログラミ
ングを選択する。
時、プログラミングデータをやりとりするための通信モ
ードがいくつか用意されている。ユーザーは、その通信
モードから任意の一つを選択し、フラッシュプログラミ
ングを選択する。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、フラッシュプログラミングモード時
に使用しない端子については、マイクロコンピュータの
入力バッファの貫通電流を防ぐために、フラッシュプロ
グラミングモード専用の端子処理回路が必要であった。
ロコンピュータは、フラッシュプログラミングモード時
に使用しない端子については、マイクロコンピュータの
入力バッファの貫通電流を防ぐために、フラッシュプロ
グラミングモード専用の端子処理回路が必要であった。
【０００４】そのため、実装基板の部品点数が増え、価
格が高価になり、基板が大規模になるという問題があっ
た。その理由は、フラッシュプログラミングモード時、
ユーザーがどの通信モードを使用するか分からないた
め、使用しない端子を判定することができず、フラッシ
ュプログラミング時に使用する可能性がある端子の入力
バッファは、使用するしないにかかわらず常にオンさせ
なければならないことにある。
格が高価になり、基板が大規模になるという問題があっ
た。その理由は、フラッシュプログラミングモード時、
ユーザーがどの通信モードを使用するか分からないた
め、使用しない端子を判定することができず、フラッシ
ュプログラミング時に使用する可能性がある端子の入力
バッファは、使用するしないにかかわらず常にオンさせ
なければならないことにある。
【０００５】本発明の目的は、フラッシュプログラミン
グモード専用の端子処理回路が不要なフラッシュＥＥＰ
ＲＯＭ内蔵マイクロコンピュータを提供することにあ
る。
グモード専用の端子処理回路が不要なフラッシュＥＥＰ
ＲＯＭ内蔵マイクロコンピュータを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の第１のフラッシ
ュＥＥＰＲＯＭ内蔵マイクロコンピュータは、フラッシ
ュプログラミングモード時、通信モードを判定し、判定
した通信モードの通信モード信号をアクティブレベルに
する通信モード自動判定回路と、各入力端子に対して設
けられ、フラッシュプログラミングモード時、自入力端
子に対応する通信モードの通信モード信号がアクティブ
レベルであれば自入力端子に対応する入力バッファをア
クティブにする制御回路を有する。
ュＥＥＰＲＯＭ内蔵マイクロコンピュータは、フラッシ
ュプログラミングモード時、通信モードを判定し、判定
した通信モードの通信モード信号をアクティブレベルに
する通信モード自動判定回路と、各入力端子に対して設
けられ、フラッシュプログラミングモード時、自入力端
子に対応する通信モードの通信モード信号がアクティブ
レベルであれば自入力端子に対応する入力バッファをア
クティブにする制御回路を有する。
【０００７】フラッシュプログラミングモード時、通信
モード自動判定回路においてフラッシュプログラミング
に使用する通信モードを自動判定し、通信モード信号を
生成し、通信モード信号バスに出力する。
モード自動判定回路においてフラッシュプログラミング
に使用する通信モードを自動判定し、通信モード信号を
生成し、通信モード信号バスに出力する。
【０００８】フラッシュプログラミングには、プログラ
ミングデータのやりとりを行うためにいくつかの通信モ
ードが用意されている。例えば、３線式シリアルインタ
フェース（以下ＣＳＩ）とアシンクロナスシリアルイン
タフェース（以下ＵＡＲＴ）の二つの通信モードを用意
し、ユーザーがどちらか一方を選択してプログラミング
データの通信を行い、フラッシュプログラミングを行
う。
ミングデータのやりとりを行うためにいくつかの通信モ
ードが用意されている。例えば、３線式シリアルインタ
フェース（以下ＣＳＩ）とアシンクロナスシリアルイン
タフェース（以下ＵＡＲＴ）の二つの通信モードを用意
し、ユーザーがどちらか一方を選択してプログラミング
データの通信を行い、フラッシュプログラミングを行
う。
【０００９】ＣＳＩとＵＡＲＴの二つの通信モードから
選択できる場合は、ＣＳＩの端子を使用するかＵＡＲＴ
の端子を使用するかは、ユーザーが選択するため、あら
かじめ使用する／使用しないを判定することができな
い。
選択できる場合は、ＣＳＩの端子を使用するかＵＡＲＴ
の端子を使用するかは、ユーザーが選択するため、あら
かじめ使用する／使用しないを判定することができな
い。
【００１０】このように、通信モードに応じて使用する
か使用しないか分からない端子について、フラッシュプ
ログラミングモード時は、通信モード信号バスからの出
力（通信モード信号）を選択し、入力バッファ制御信号
として出力する。これにより、フラッシュプログラミン
グ時に使用しない端子の入力バッファをオフし、入力バ
ッファの貫通電流を防ぐ。
か使用しないか分からない端子について、フラッシュプ
ログラミングモード時は、通信モード信号バスからの出
力（通信モード信号）を選択し、入力バッファ制御信号
として出力する。これにより、フラッシュプログラミン
グ時に使用しない端子の入力バッファをオフし、入力バ
ッファの貫通電流を防ぐ。
【００１１】また、あらかじめ使用しないことが判明し
ている端子については、フラッシュプログラミングモー
ド時は、入力バッファインアクティブレベル信号を選択
し、入力バッファ制御信号として出力する。これによ
り、フラッシュプログラミング時に使用しない端子の入
力バッファをオフし、入力バッファの貫通電流を防ぐ。
ている端子については、フラッシュプログラミングモー
ド時は、入力バッファインアクティブレベル信号を選択
し、入力バッファ制御信号として出力する。これによ
り、フラッシュプログラミング時に使用しない端子の入
力バッファをオフし、入力バッファの貫通電流を防ぐ。
【００１２】本発明の第２のフラッシュＥＥＰＲＯＭ内
蔵マイクロコンピュータは、通信モード自動判定回路を
設ける代りに、通信モード毎に通信モード選択信号入力
端子を設け、フラッシュプログラミングモード時、自入
力端子に対応する通信モードの通信モード選択信号入力
端子からの通信モード信号がアクティブであれば、当該
入力端子の入力バッファをアクティブにする。
蔵マイクロコンピュータは、通信モード自動判定回路を
設ける代りに、通信モード毎に通信モード選択信号入力
端子を設け、フラッシュプログラミングモード時、自入
力端子に対応する通信モードの通信モード選択信号入力
端子からの通信モード信号がアクティブであれば、当該
入力端子の入力バッファをアクティブにする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】第１の実施形態 図１を参照すると、本発明の第１の実施形態のフラッシ
ュＥＥＰＲＯＭ内蔵マイクロコンピュータはシステムク
ロック入力端子１とフラッシュプログラミングモード信
号端子２と通信モード選択信号入力端子３と通信モード
自動判定回路７と通信モード記号バス８とデータバス９
と通常モード入力バッファ制御信号バス１０とフラッシ
ュＥＥＰＲＯＭ１１とＣＰＵ１２と端子回路２０−１〜
２０−ｎと端子回路３０−１〜３０−ｎで構成されてい
る。
ュＥＥＰＲＯＭ内蔵マイクロコンピュータはシステムク
ロック入力端子１とフラッシュプログラミングモード信
号端子２と通信モード選択信号入力端子３と通信モード
自動判定回路７と通信モード記号バス８とデータバス９
と通常モード入力バッファ制御信号バス１０とフラッシ
ュＥＥＰＲＯＭ１１とＣＰＵ１２と端子回路２０−１〜
２０−ｎと端子回路３０−１〜３０−ｎで構成されてい
る。
【００１５】システムクロック入力端子１からはシステ
ムクロック４が入力される。フラッシュプログラミング
モード信号入力端子２からは、フラッシュＥＥＰＲＯＭ
１１のデータを書き換えるためのモードであるフラッシ
ュプログラミングモード信号が入力される。通信モード
選択信号入力端子３からは各通信モードに対応したパル
ス数のパルス列からなる通信モード選択信号６が入力さ
れる。
ムクロック４が入力される。フラッシュプログラミング
モード信号入力端子２からは、フラッシュＥＥＰＲＯＭ
１１のデータを書き換えるためのモードであるフラッシ
ュプログラミングモード信号が入力される。通信モード
選択信号入力端子３からは各通信モードに対応したパル
ス数のパルス列からなる通信モード選択信号６が入力さ
れる。
【００１６】通信モード自動判定回路７は、フラッシュ
プログラミングモード信号入力端子２と通信モード選択
信号入力端子３に接続され、通信モードを判定し通信モ
ード信号を生成し、通信モードバス８に出力する。
プログラミングモード信号入力端子２と通信モード選択
信号入力端子３に接続され、通信モードを判定し通信モ
ード信号を生成し、通信モードバス８に出力する。
【００１７】端子回路２０−１〜ｎは、フラッシュプロ
グラミングモード時、通信モードに応じて使用するか使
用しないかあらかじめ判定できない端子２１−１〜ｎ
と、セレクタ２３−１〜ｎと、入力バッファ２２−１〜
２２−ｎを有している。セレクタ２３−１〜ｎは、通信
モード信号バス８からの出力とＣＰＵ１２からの通常モ
ード入力バッファ制御信号バス１０からの出力（入力バ
ッファ制御信号）を入力し、フラッシュプログラミング
モード信号５がアクティブレベルの時は、通信モード信
号を選択し、入力バッファ制御信号２４−１〜ｎとして
出力する。入力バッファ２２−１〜ｎは、入力端子２１
−１〜ｎの信号と入力バッファ制御信号２４−１〜ｎを
入力し、入力バッファ制御信号２４−１〜ｎがアクティ
ブレベルの時は、入力端子２１−１〜ｎの入力信号をデ
ータバス９に出力し、入力バッファ制御信号２４−１〜
ｎがインアクティブレベルの時は、入力バッファ２２−
１〜ｎをオフし、データバス９にハイインピーダンスを
出力する。
グラミングモード時、通信モードに応じて使用するか使
用しないかあらかじめ判定できない端子２１−１〜ｎ
と、セレクタ２３−１〜ｎと、入力バッファ２２−１〜
２２−ｎを有している。セレクタ２３−１〜ｎは、通信
モード信号バス８からの出力とＣＰＵ１２からの通常モ
ード入力バッファ制御信号バス１０からの出力（入力バ
ッファ制御信号）を入力し、フラッシュプログラミング
モード信号５がアクティブレベルの時は、通信モード信
号を選択し、入力バッファ制御信号２４−１〜ｎとして
出力する。入力バッファ２２−１〜ｎは、入力端子２１
−１〜ｎの信号と入力バッファ制御信号２４−１〜ｎを
入力し、入力バッファ制御信号２４−１〜ｎがアクティ
ブレベルの時は、入力端子２１−１〜ｎの入力信号をデ
ータバス９に出力し、入力バッファ制御信号２４−１〜
ｎがインアクティブレベルの時は、入力バッファ２２−
１〜ｎをオフし、データバス９にハイインピーダンスを
出力する。
【００１８】端子回路３０−１〜ｎは、フラッシュプロ
グラミングモード時、使用しないことがあらかじめ分か
っている端子３１−１〜ｎと、セレクタ３３−１〜ｎ
と、入力バッファ３２−１〜３２−ｎを有している。セ
レクタ３３−１〜ｎは、入力バッファインアクティブレ
ベル信号３５−１〜ｎとＣＰＵ１２からの通常モード入
力バッファ制御信号１０からの出力を入力し、フラッシ
ュプログラミングモード信号５がアクティブレベル時
は、入力バッファインアクティブレベル信号３５−１〜
ｎを選択し、入力バッファ制御信号３４−１〜ｎとして
出力する。入力バッファ３２−１〜ｎは、入力端子３１
−１〜ｎの信号と入力バッファ制御信号３４−１〜ｎを
入力し、入力バッファ制御信号３４−１〜ｎがアクティ
ブレベルの時は、入力端子３１−１〜ｎの入力信号をデ
ータバス９に出力し、入力バッファ制御信号３４−１〜
ｎがインアクティブレベルの時は、入力バッファ３２−
１〜ｎをオフし、データバスにハイインピーダンスを出
力する。
グラミングモード時、使用しないことがあらかじめ分か
っている端子３１−１〜ｎと、セレクタ３３−１〜ｎ
と、入力バッファ３２−１〜３２−ｎを有している。セ
レクタ３３−１〜ｎは、入力バッファインアクティブレ
ベル信号３５−１〜ｎとＣＰＵ１２からの通常モード入
力バッファ制御信号１０からの出力を入力し、フラッシ
ュプログラミングモード信号５がアクティブレベル時
は、入力バッファインアクティブレベル信号３５−１〜
ｎを選択し、入力バッファ制御信号３４−１〜ｎとして
出力する。入力バッファ３２−１〜ｎは、入力端子３１
−１〜ｎの信号と入力バッファ制御信号３４−１〜ｎを
入力し、入力バッファ制御信号３４−１〜ｎがアクティ
ブレベルの時は、入力端子３１−１〜ｎの入力信号をデ
ータバス９に出力し、入力バッファ制御信号３４−１〜
ｎがインアクティブレベルの時は、入力バッファ３２−
１〜ｎをオフし、データバスにハイインピーダンスを出
力する。
【００１９】次に、通信モード自動判定回路７の詳細な
構成について説明する。
構成について説明する。
【００２０】図２を参照すると、通信モード自動判定回
路７はカウンタ５０と時間測定回路４０と通信モード信
号生成回路６０と論理積回路７０を有する。
路７はカウンタ５０と時間測定回路４０と通信モード信
号生成回路６０と論理積回路７０を有する。
【００２１】論理積回路７０は、フラッシュプログラミ
ングモード信号５と通信モード選択信号６を入力し、こ
の二つの信号の論理積を出力する。
ングモード信号５と通信モード選択信号６を入力し、こ
の二つの信号の論理積を出力する。
【００２２】カウンタ５０は、論理積回路７０からのパ
ルス信号のパルス数を計測し、計数値を出力する。
ルス信号のパルス数を計測し、計数値を出力する。
【００２３】時間測定回路４０は比較器４２とカウンタ
４３から構成される。カウンタ４３は、システムクロッ
ク４のパルス数を計測しその値を出力し、論理積回路７
０から出力されるパルス信号のインアクティブレベルに
よりカウンタ値はリセットされ、一致信号４４によって
もリセットされる。比較器４２は、設定値４１とカウン
タ４３からの出力値を比較し、一致したら一致信号４４
を出力する。
４３から構成される。カウンタ４３は、システムクロッ
ク４のパルス数を計測しその値を出力し、論理積回路７
０から出力されるパルス信号のインアクティブレベルに
よりカウンタ値はリセットされ、一致信号４４によって
もリセットされる。比較器４２は、設定値４１とカウン
タ４３からの出力値を比較し、一致したら一致信号４４
を出力する。
【００２４】通信モード信号生成回路６０は、例えばｎ
個の通信モード信号生成回路６１−１〜ｎを有してお
り、ｎ個の通信モードを判定できる。通信モード信号１
生成回路６１−１から通信モード信号ｎ生成回路６１−
ｎは比較器６２−１〜ｎとフリップフロップ６５−１〜
ｎから構成される。比較器６２−１〜ｎは、カウンタ５
０の出力値と設定値６３−１〜ｎを比較し、一致したら
一致信号６４−１〜ｎを出力する。フリップフロップ６
５−１〜ｎは、フラッシュプログラミングモード信号５
がアクティブレベルになるとリセットが解除され、一致
信号６４−１〜ｎのデータを、一致信号４４がアクティ
ブレベルになったタイミングでラッチし、通信モード信
号６６−１〜ｎとして出力する。
個の通信モード信号生成回路６１−１〜ｎを有してお
り、ｎ個の通信モードを判定できる。通信モード信号１
生成回路６１−１から通信モード信号ｎ生成回路６１−
ｎは比較器６２−１〜ｎとフリップフロップ６５−１〜
ｎから構成される。比較器６２−１〜ｎは、カウンタ５
０の出力値と設定値６３−１〜ｎを比較し、一致したら
一致信号６４−１〜ｎを出力する。フリップフロップ６
５−１〜ｎは、フラッシュプログラミングモード信号５
がアクティブレベルになるとリセットが解除され、一致
信号６４−１〜ｎのデータを、一致信号４４がアクティ
ブレベルになったタイミングでラッチし、通信モード信
号６６−１〜ｎとして出力する。
【００２５】次に、図１の回路の動作について図３を参
照して説明する。
照して説明する。
【００２６】時刻Ｔ０において、フラッシュプログラミ
ングモード信号５がアクティブレベルになると、フラッ
シュＥＥＰＲＯＭ内蔵マイクロコンピュータ１３は、通
常モードからフラッシュプログラミングモードに切り替
わる。通常モードとは、ＣＰＵ１２がフラッシュＥＥＰ
ＲＯＭ１１から命令コードをフェッチし、命令コードに
従って動作するモードである。フラッシュプログラミン
グモードとは、フラッシュＥＥＰＲＯＭのデータを書き
換えるためのモードである。
ングモード信号５がアクティブレベルになると、フラッ
シュＥＥＰＲＯＭ内蔵マイクロコンピュータ１３は、通
常モードからフラッシュプログラミングモードに切り替
わる。通常モードとは、ＣＰＵ１２がフラッシュＥＥＰ
ＲＯＭ１１から命令コードをフェッチし、命令コードに
従って動作するモードである。フラッシュプログラミン
グモードとは、フラッシュＥＥＰＲＯＭのデータを書き
換えるためのモードである。
【００２７】本実施形態では、フラッシュプログラミン
グモード時、プログラミングデータのやりとりのための
通信方法を、通信モード１から通信モードｎのｎ個の通
信方法から選択できるとする。
グモード時、プログラミングデータのやりとりのための
通信方法を、通信モード１から通信モードｎのｎ個の通
信方法から選択できるとする。
【００２８】通信モード自動判定回路７は、フラッシュ
プログラミングモード信号５がアクティブレベルになる
と動作を開始し、時刻Ｔ０からＴ４の期間、通信モード
選択信号６からのパルス数を計測する。このパルス数か
ら通信モードを判定し、通信モード信号を生成し、通信
モード信号バス８に出力する。例えば通信モードｋを使
用する場合、通信モード自動判定回路７は、通信モード
選択信号６のｋ個のパルスを計測し、このパルス数から
通信モードを判定し、時刻Ｔ４からＴ５の期間、通信モ
ード信号６６−ｎをアクティブレベルとし、その他の通
信モード信号はインアクティブレベルとし、この通信モ
ード信号６６−１〜ｎを通信モード信号バス８に出力す
る。
プログラミングモード信号５がアクティブレベルになる
と動作を開始し、時刻Ｔ０からＴ４の期間、通信モード
選択信号６からのパルス数を計測する。このパルス数か
ら通信モードを判定し、通信モード信号を生成し、通信
モード信号バス８に出力する。例えば通信モードｋを使
用する場合、通信モード自動判定回路７は、通信モード
選択信号６のｋ個のパルスを計測し、このパルス数から
通信モードを判定し、時刻Ｔ４からＴ５の期間、通信モ
ード信号６６−ｎをアクティブレベルとし、その他の通
信モード信号はインアクティブレベルとし、この通信モ
ード信号６６−１〜ｎを通信モード信号バス８に出力す
る。
【００２９】端子回路２０−１〜ｎは、ＣＰＵ１２から
の通常モード入力バッファ制御信号バス１０からの信号
と通信モード信号バス８からの信号を入力しており、時
刻Ｔ０にフラッシュプログラミングモード信号５がアク
ティブになると、セレクタ２３−１〜ｎは、通信モード
信号バス８からの信号を選択し、入力バッファ制御信号
２４−１〜ｎとして出力する。例えば、通信モードｋを
選択時、端子回路２０−ｎのみを使用するとすると、時
刻Ｔ０にフラッシュプログラミングモードになってから
Ｔ４までの通信モードが設定されるまでの期間、端子回
路２０−１〜ｎの入力バッファ制御信号２４−１〜ｎは
インアクティブとなり、入力バッファ２２−１〜ｎはオ
フされるため、貫通電流を防ぐことができる。時刻Ｔ４
で通信モードが決定し、その後フラッシュプログラミン
グを行う時刻Ｔ４からＴ５の期間、フラッシュプログラ
ミングモードで使用する端子回路２０−ｎに、通信モー
ド信号バス８から通信モード信号６６−ｎが入力され、
セレクタ２３−ｎから入力バッファ制御信号２３−ｎと
して出力され、入力バッファ２３−ｎだけがオンする。
その他端子回路の入力バッファはオフされ、貫通電流を
防ぐことができる。
の通常モード入力バッファ制御信号バス１０からの信号
と通信モード信号バス８からの信号を入力しており、時
刻Ｔ０にフラッシュプログラミングモード信号５がアク
ティブになると、セレクタ２３−１〜ｎは、通信モード
信号バス８からの信号を選択し、入力バッファ制御信号
２４−１〜ｎとして出力する。例えば、通信モードｋを
選択時、端子回路２０−ｎのみを使用するとすると、時
刻Ｔ０にフラッシュプログラミングモードになってから
Ｔ４までの通信モードが設定されるまでの期間、端子回
路２０−１〜ｎの入力バッファ制御信号２４−１〜ｎは
インアクティブとなり、入力バッファ２２−１〜ｎはオ
フされるため、貫通電流を防ぐことができる。時刻Ｔ４
で通信モードが決定し、その後フラッシュプログラミン
グを行う時刻Ｔ４からＴ５の期間、フラッシュプログラ
ミングモードで使用する端子回路２０−ｎに、通信モー
ド信号バス８から通信モード信号６６−ｎが入力され、
セレクタ２３−ｎから入力バッファ制御信号２３−ｎと
して出力され、入力バッファ２３−ｎだけがオンする。
その他端子回路の入力バッファはオフされ、貫通電流を
防ぐことができる。
【００３０】フラッシュプログラミングモード時は使用
しないことがあらかじめ分かっている端子回路３０−１
〜ｎでは、時刻Ｔ０でフラッシュプログラミングモード
信号５がアクティブになると、セレクタ３３−１〜ｎ
は、入力バッファインアクティブレベル信号３５−１〜
ｎを選択し、入力バッファ制御信号３４−１〜ｎとして
インアクティブレベルを出力する。時刻Ｔ０からＴ５の
期間入力バッファ制御信号３４−１〜ｎはインアクティ
ブレベルとなり、入力バッファ３２−１〜ｎの貫通電流
を防ぐことができる。
しないことがあらかじめ分かっている端子回路３０−１
〜ｎでは、時刻Ｔ０でフラッシュプログラミングモード
信号５がアクティブになると、セレクタ３３−１〜ｎ
は、入力バッファインアクティブレベル信号３５−１〜
ｎを選択し、入力バッファ制御信号３４−１〜ｎとして
インアクティブレベルを出力する。時刻Ｔ０からＴ５の
期間入力バッファ制御信号３４−１〜ｎはインアクティ
ブレベルとなり、入力バッファ３２−１〜ｎの貫通電流
を防ぐことができる。
【００３１】次に図２の通信モード自動判定回路７につ
いて図を参照して詳細に説明する。
いて図を参照して詳細に説明する。
【００３２】図４を参照すると、論理積回路７０は、フ
ラッシュプログラミングモード信号５が時刻Ｔ０にアク
ティブレベルになってからフラッシュプログラミングモ
ード信号５がインアクティブレベルになる時刻Ｔ５まで
の期間、通信モード選択信号６のレベルを出力する。
ラッシュプログラミングモード信号５が時刻Ｔ０にアク
ティブレベルになってからフラッシュプログラミングモ
ード信号５がインアクティブレベルになる時刻Ｔ５まで
の期間、通信モード選択信号６のレベルを出力する。
【００３３】カウンタ５０は、論理積回路７０からの出
力信号の立ち下がりエッジを検出し、その数をカウント
する。時刻Ｔ１のタイミングで論理積回路７０の出力信
号が立ち下がると、その立ち下がりエッジを受けて、カ
ウンタ５０は１だけカウントアップし、その値が１とな
り、同様に、時刻Ｔ２のタイミングでカウンタ５０の値
は２になり、時刻Ｔ３のタイミングでｋ回目のパルスが
入力されたとすると、カウンタ５０の値はｋとなる。時
刻Ｔ５でフラッシュプログラミング信号５がインアクテ
ィブレベルになると、カウンタ５０は０にリセットされ
る。
力信号の立ち下がりエッジを検出し、その数をカウント
する。時刻Ｔ１のタイミングで論理積回路７０の出力信
号が立ち下がると、その立ち下がりエッジを受けて、カ
ウンタ５０は１だけカウントアップし、その値が１とな
り、同様に、時刻Ｔ２のタイミングでカウンタ５０の値
は２になり、時刻Ｔ３のタイミングでｋ回目のパルスが
入力されたとすると、カウンタ５０の値はｋとなる。時
刻Ｔ５でフラッシュプログラミング信号５がインアクテ
ィブレベルになると、カウンタ５０は０にリセットされ
る。
【００３４】時間計測回路４０の主な機能は、通信モー
ド設定期間の終了を検知するもので、通信モード選択信
号６のパルスが一定時間入力されなかったら通信モード
設定期間の終了と判定するものである。例えば、設定値
４１としてｉを設定する。システムクロック４の周期を
Ｔｓｙｓとすると、ｉＸＴｓｙｓの期間（Ｔ３後論理積
回路７０の出力信号が立ち上がってからＴ４までの期
間）、通信モード選択信号６にパルスが入力されなかっ
たならば通信モード選択終了となる。カウンタ４３は、
システムクロックをカウントクロックとして動作し、論
理積回路７０の出力信号がアクティブレベルの期間だけ
動作し、インアクティブレベルの期間は０にクリアされ
る。時刻Ｔ０からＴ１の間に論理積回路７０の信号がア
クティブレベルになると、カウンタ４３はシステムクロ
ック４をカウントクロックとしカウントを開始し、時刻
Ｔ１に通信モード選択信号６がインアクティブになり論
理積回路７０の出力がインアクティブレベルになると、
カウンタ４３は０にクリアされ、その後論理積回路７０
の出力がアクティブレベルになると再度カウントを開始
する。カウンタ４３は、時刻Ｔ３に０にクリアされた
後、次の論理積回路７０の出力信号のアクティブレベル
からカウントを開始する。通信モード選択信号６から一
定時間パルスが入力されないと、カウンタ４３はカウン
トし続け、カウンタ４３の値がｉになり、比較器４２は
設定値４１とカウンタ４３の値との一致を検出し、一致
信号４４を検出する。カウンタ４３は一致信号４４によ
り０にクリアされ、カウントを停止する。
ド設定期間の終了を検知するもので、通信モード選択信
号６のパルスが一定時間入力されなかったら通信モード
設定期間の終了と判定するものである。例えば、設定値
４１としてｉを設定する。システムクロック４の周期を
Ｔｓｙｓとすると、ｉＸＴｓｙｓの期間（Ｔ３後論理積
回路７０の出力信号が立ち上がってからＴ４までの期
間）、通信モード選択信号６にパルスが入力されなかっ
たならば通信モード選択終了となる。カウンタ４３は、
システムクロックをカウントクロックとして動作し、論
理積回路７０の出力信号がアクティブレベルの期間だけ
動作し、インアクティブレベルの期間は０にクリアされ
る。時刻Ｔ０からＴ１の間に論理積回路７０の信号がア
クティブレベルになると、カウンタ４３はシステムクロ
ック４をカウントクロックとしカウントを開始し、時刻
Ｔ１に通信モード選択信号６がインアクティブになり論
理積回路７０の出力がインアクティブレベルになると、
カウンタ４３は０にクリアされ、その後論理積回路７０
の出力がアクティブレベルになると再度カウントを開始
する。カウンタ４３は、時刻Ｔ３に０にクリアされた
後、次の論理積回路７０の出力信号のアクティブレベル
からカウントを開始する。通信モード選択信号６から一
定時間パルスが入力されないと、カウンタ４３はカウン
トし続け、カウンタ４３の値がｉになり、比較器４２は
設定値４１とカウンタ４３の値との一致を検出し、一致
信号４４を検出する。カウンタ４３は一致信号４４によ
り０にクリアされ、カウントを停止する。
【００３５】通信モード１生成回路６１−１は、比較器
６２−１を有している。例えば、設定値６３−１に１を
設定する。時刻Ｔ１にカウンタ５０の値が１になると、
比較器６２−１は、設定値６３−１とカウンタ５０の値
の一致を検出し、一致信号６４−１をアクティブレベル
にする。時刻Ｔ２にカウンタ５０の値が２になると、比
較器６２−１は一致信号６４−１をインアクティブレベ
ルにする。時刻Ｔ４に時間測定回路４０が通信モード設
定期間の終了を検出し、一致信号４４を出力すると、フ
リップフロップ６５−１は、一致信号４４のアクティブ
レベルで一致信号６４−１のレベルをラッチし、そのラ
ッチしたレベルを通信モード信号６６−１として通信モ
ード信号８に出力する。設定値６３−１に１を設定して
いるので、Ｔ４で一致信号６４−１はインアクティブレ
ベルとなっており、フリップフロップ６５−１はインア
クティブレベルをラッチし、通信モード信号６６−１と
して印アクティブレベルを出力する。
６２−１を有している。例えば、設定値６３−１に１を
設定する。時刻Ｔ１にカウンタ５０の値が１になると、
比較器６２−１は、設定値６３−１とカウンタ５０の値
の一致を検出し、一致信号６４−１をアクティブレベル
にする。時刻Ｔ２にカウンタ５０の値が２になると、比
較器６２−１は一致信号６４−１をインアクティブレベ
ルにする。時刻Ｔ４に時間測定回路４０が通信モード設
定期間の終了を検出し、一致信号４４を出力すると、フ
リップフロップ６５−１は、一致信号４４のアクティブ
レベルで一致信号６４−１のレベルをラッチし、そのラ
ッチしたレベルを通信モード信号６６−１として通信モ
ード信号８に出力する。設定値６３−１に１を設定して
いるので、Ｔ４で一致信号６４−１はインアクティブレ
ベルとなっており、フリップフロップ６５−１はインア
クティブレベルをラッチし、通信モード信号６６−１と
して印アクティブレベルを出力する。
【００３６】通信モードｎ生成回路６１−ｎは、比較器
６２−ｎを有している。例えば、設定値６３−ｎにｋを
設定する。時刻Ｔ３にカウンタ５０の値がｋになると、
比較器６２−ｎは、設定値６３−ｎとカウンタ５０の値
の一致を検出し、一致信号６４−ｎをアクティブレベル
にする。時刻Ｔ３からＴ５の期間カウンタ５０の値はｋ
なので、一致信号６４−ｎはＴ４からＴ５の期間アクテ
ィブレベルとなる。時刻Ｔ４に時間測定回路４０が通信
モード設定期間の終了を検出し、一致信号４４を出力す
ると、フリップフロップ６５−ｎは、一致信号４４のア
クティブレベルで一致信号６４−ｎのレベルをラッチ
し、そのラッチしたレベルを通信モード信号６６−ｎと
して通信モード信号バス８に出力する。設定値６３−ｎ
にｋを設定しているので、時刻Ｔ４に一致信号６４−ｎ
はアクティブレベルとなっており、フリップフロップ６
５−ｎはアクティブレベルをラッチし、通信モード信号
６６−ｎとしてアクティブレベルを出力する。
６２−ｎを有している。例えば、設定値６３−ｎにｋを
設定する。時刻Ｔ３にカウンタ５０の値がｋになると、
比較器６２−ｎは、設定値６３−ｎとカウンタ５０の値
の一致を検出し、一致信号６４−ｎをアクティブレベル
にする。時刻Ｔ３からＴ５の期間カウンタ５０の値はｋ
なので、一致信号６４−ｎはＴ４からＴ５の期間アクテ
ィブレベルとなる。時刻Ｔ４に時間測定回路４０が通信
モード設定期間の終了を検出し、一致信号４４を出力す
ると、フリップフロップ６５−ｎは、一致信号４４のア
クティブレベルで一致信号６４−ｎのレベルをラッチ
し、そのラッチしたレベルを通信モード信号６６−ｎと
して通信モード信号バス８に出力する。設定値６３−ｎ
にｋを設定しているので、時刻Ｔ４に一致信号６４−ｎ
はアクティブレベルとなっており、フリップフロップ６
５−ｎはアクティブレベルをラッチし、通信モード信号
６６−ｎとしてアクティブレベルを出力する。
【００３７】本実施形態では、１つの通信モード信号で
１つの端子回路を制御する場合について説明したが、１
つの通信モード信号で制御する端子回路の数に制限はな
い。また、入力バッファに２入力のアンド回路を用いて
説明したが、入力信号の数に制限はなく、入力バッファ
制御信号が入力できるものであればどのような型の入力
バッファでもよく、例えばオア型の入力バッファでもよ
い。
１つの端子回路を制御する場合について説明したが、１
つの通信モード信号で制御する端子回路の数に制限はな
い。また、入力バッファに２入力のアンド回路を用いて
説明したが、入力信号の数に制限はなく、入力バッファ
制御信号が入力できるものであればどのような型の入力
バッファでもよく、例えばオア型の入力バッファでもよ
い。
【００３８】第２の実施の形態 図５を参照すると、本発明の第２の実施の形態では通信
モード選択信号入力端子３−１から３−ｎが設けられて
いる。通信モード選択信号入力端子３−１から３−ｎか
らの通信モード選択信号を通信モード信号バス８に出力
し、例えば、通信モードｎを選択する場合は、通信モー
ド選択信号６−ｎのみをアクティブレベルとし、他の通
信モード選択信号はインアクティブレベルとする。これ
により、通信モードを選択するための通信モード自動判
定回路７が不要になる。
モード選択信号入力端子３−１から３−ｎが設けられて
いる。通信モード選択信号入力端子３−１から３−ｎか
らの通信モード選択信号を通信モード信号バス８に出力
し、例えば、通信モードｎを選択する場合は、通信モー
ド選択信号６−ｎのみをアクティブレベルとし、他の通
信モード選択信号はインアクティブレベルとする。これ
により、通信モードを選択するための通信モード自動判
定回路７が不要になる。
【００３９】第３の実施の形態 図６を参照すると、本発明の第３の実施の形態では通信
モード自動判定回路７はデコーダ８０を有している。デ
コーダ８０は、カウンタ５０の出力値をデコードし、そ
のデコード値を通信モード信号バス８に出力する。これ
により、回路を削減できる。
モード自動判定回路７はデコーダ８０を有している。デ
コーダ８０は、カウンタ５０の出力値をデコードし、そ
のデコード値を通信モード信号バス８に出力する。これ
により、回路を削減できる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
フラッシュプログラミングモード時、未使用端子を自動
判定し、未使用端子の入力バッファをオフすることによ
り、基板上で端子処理を行わなくても入力バッファの貫
通電流を防ぐことができるため、実装基板上にフラッシ
ュプログラミングモード専用の端子処理回路が不要とな
り、この結果基板コストの削減、小型化が可能となる。
フラッシュプログラミングモード時、未使用端子を自動
判定し、未使用端子の入力バッファをオフすることによ
り、基板上で端子処理を行わなくても入力バッファの貫
通電流を防ぐことができるため、実装基板上にフラッシ
ュプログラミングモード専用の端子処理回路が不要とな
り、この結果基板コストの削減、小型化が可能となる。
【図１】本発明の第１の実施形態のフラッシュＥＥＰＲ
ＯＭ内蔵マイクロコンピュータのブロック図である。
ＯＭ内蔵マイクロコンピュータのブロック図である。
【図２】図１中の通信モード自動判定回路７のブロック
図である。
図である。
【図３】図１の実施形態の動作を説明するタイムチャー
トである。
トである。
【図４】図１の実施形態の一部の動作を説明するための
タイムチャートである。
タイムチャートである。
【図５】本発明の第２の実施形態のフラッシュＥＥＰＲ
ＯＭ内蔵マイクロコンピュータのブロック図である。
ＯＭ内蔵マイクロコンピュータのブロック図である。
【図６】本発明の第３の実施形態のフラッシュＥＥＰＲ
ＯＭ内蔵マイクロコンピュータの要部のブロック図であ
る。
ＯＭ内蔵マイクロコンピュータの要部のブロック図であ
る。
１ システムクロック入力端子 ２ フラッシュプログラミングモード信号入力端子 ３、３−１〜３−ｎ 通信モード選択信号入力端子 ４ システムクロック ５ フラッシュプログラミングモード信号 ６ 通信モード選択信号 ７ 通信モード自動判定回路 ８ 通信モード信号バス ９ データバス １０ 通常モード入力バッファ制御信号バス １１ フラッシュＥＥＰＲＯＭ １２ ＣＰＵ １３ フラッシュＥＥＰＲＯＭ内蔵コンピュータ ２０−１〜２０−ｎ 端子回路 ２１−１〜２０−ｎ 入力端子 ２２−１〜２２−ｎ 入力バッファ ２３−１〜２３−ｎ セレクタ ２４−１〜２４−ｎ 入力バッファ制御信号 ３０−１〜３０−ｎ 端子回路 ３１−１〜３１−ｎ 入力端子 ３２−１〜３２−ｎ 入力バッファ ３３−１〜３３−ｎ セレクタ ３４−１〜３４−ｎ 入力バッファ制御信号 ３５−１〜３５−ｎ 入力バッファインアクティブレ
ベル信号 ４０ 時間測定回路 ４１ 設定値 ４２ 比較器 ４３ カウンタ ４４ 一致信号 ５０ カウンタ ６０ 通信モード信号生成回路 ６１−１〜６１−ｎ 通信モード信号１〜ｎ生成回路 ６２−１〜６２−ｎ 比較器 ６３−１〜６３−ｎ 設定値 ６４−１〜６４−ｎ 一致信号 ６５−１〜６５−ｎ フリップフロップ ６６−１〜６６−ｎ 通信モード信号 ７０ 論理積回路 ８０ デコーダ
ベル信号 ４０ 時間測定回路 ４１ 設定値 ４２ 比較器 ４３ カウンタ ４４ 一致信号 ５０ カウンタ ６０ 通信モード信号生成回路 ６１−１〜６１−ｎ 通信モード信号１〜ｎ生成回路 ６２−１〜６２−ｎ 比較器 ６３−１〜６３−ｎ 設定値 ６４−１〜６４−ｎ 一致信号 ６５−１〜６５−ｎ フリップフロップ ６６−１〜６６−ｎ 通信モード信号 ７０ 論理積回路 ８０ デコーダ
Claims (8)
- 【請求項１】 各通信モードに対応した入力端子を有す
るフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータに
おいて、 フラッシュプログラミングモード時、通信モードを判定
し、判定した通信モードの通信モード信号をアクティブ
レベルにする通信モード自動判定回路と、各入力端子に
対して設けられ、フラッシュプログラミングモード時、
自入力端子に対応する通信モードの通信モード信号がア
クティブレベルであれば自入力端子に対応する入力バッ
ファをアクティブにする制御回路を有することを特徴と
するフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュー
タ。 - 【請求項２】 前記通信モード自動判定回路が、 フラッシュプログラミングモード信号と通信モードに対
応したパルス数のパルス列からなる通信モード選択信号
を入力し、両信号の論理積をとる論理積回路と、 該論理積回路の出力パルスを計数する第１のカウンタ
と、 システムクロックのパルス数を計測し、第１の一致信号
および前記論理積回路から出力されるパルスのインアク
ティブレベルにより計数値がリセットされる第２カウン
タと、設定値と該第２のカウンタの計数値を比較し、一
致すると前記第１の一致信号を出力する比較器を含む時
間測定回路と、 前記第１のカウンタの計数値を設定値と比較し、一致す
ると、第２の一致信号を出力する第２の比較器と、前記
フラッシュプログラミングモード信号がアクティブレベ
ルになるとリセットが解除され、第２の一致信号を第１
の一致信号がアクティブレベルになったタイミングでラ
ッチし、通信モード信号をアクティブにする、通信モー
ド毎に設けられた通信モード信号生成回路を有する、請
求項１に記載のマイクロコンピュータ。 - 【請求項３】 前記通信モード自動判定回路が、 フラッシュプログラミングモード信号と、通信モードに
応じたパルス数のパルス列からなる通信モード選択信号
を入力し、両信号の論理積をとる論理積回路と、 該論理積回路の出力パルスを計数するカウンタと、 該カウンタの計数値をデコードし、通信モード信号を出
力するデコーダを有する、請求項１記載のマイクロコン
ピュータ。 - 【請求項４】 前記制御回路が、ＣＰＵからの通常モー
ド入力バッファ制御バスからの信号と通信モード信号バ
スからの当該通信モードの通信モード信号を入力し、前
記フラッシュプログラミングモード信号がアクティブに
なると、当該通信モードの通信モード信号を選択し、当
該通信モードの入力バッファをアクティブにする入力バ
ッファ制御信号として出力するセレクタである、請求項
１から３のいずれか１項記載のマイクロコンピュータ。 - 【請求項５】 各通信モードに対応した入力端子を有す
るフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータに
おいて、 当該通信モードを選択するための、通信モード毎の通信
モード選択信号入力端子と、各入力端子に対して設けら
れ、フラッシュプログラムミングモード時、自入力端子
に対応する通信モードの通信モード選択信号入力端子か
らの通信モード信号がアクティブであれば、当該入力端
子の入力バッファをアクティブにする制御回路を有する
ことを特徴とするフラッシュＥＥＰＲＯＭ内蔵マイクロ
コンピュータ。 - 【請求項６】 前記制御回路が、ＣＰＵからの通常モー
ド入力バッファ制御バスからの信号と通信モード信号バ
スからの当該通信モードの通信モード信号を入力し、前
記フラッシュプログラミングモード信号がアクティブに
なると、当該通信モードの通信モード信号を選択し、当
該通信モードの入力バッファをアクティブにする入力バ
ッファ制御信号として出力するセレクタである、請求項
５記載のマイクロコンピュータ。 - 【請求項７】 前記フラッシュプログラミングモード
時、使用しないことがあらかじめわかっている入力端子
と、前記フラッシュプログラミングモード時、前記入力
端子に対応する入力バッファをインアクティブにする制
御回路を有する請求項１〜６のいずれか１項記載のマイ
クロコンピュータ。 - 【請求項８】 前記制御回路が、ＣＰＵからの通常モー
ド入力バッファ制御バスからの信号と入力バッファアク
ティブレベル信号を入力し、前記フラッシュプログラミ
ングモード信号がアクティブになると、前記入力バッフ
ァインアクティブレベル信号を選択し、当該通信モード
の入力バッファをインアクティブにする入力バッファ制
御信号として出力するセレクタである、請求項６記載の
マイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288212A JP2000112918A (ja) | 1998-10-09 | 1998-10-09 | フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ |
| US09/407,656 US6378034B1 (en) | 1998-10-09 | 1999-09-28 | Microcomputer with flash EEPROM having automatic communication mode determining function |
| CNB991216253A CN1142508C (zh) | 1998-10-09 | 1999-10-09 | 具有自动通信模式确定功能的微计算机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288212A JP2000112918A (ja) | 1998-10-09 | 1998-10-09 | フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000112918A true JP2000112918A (ja) | 2000-04-21 |
Family
ID=17727279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10288212A Pending JP2000112918A (ja) | 1998-10-09 | 1998-10-09 | フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6378034B1 (ja) |
| JP (1) | JP2000112918A (ja) |
| CN (1) | CN1142508C (ja) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745941A (en) | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS63106851A (ja) | 1986-10-24 | 1988-05-11 | Hitachi Ltd | デ−タ処理装置 |
| JPH0833877B2 (ja) | 1987-07-20 | 1996-03-29 | 日本電気株式会社 | １チツプマイクロコンピユ−タ |
| JP3534781B2 (ja) | 1992-03-19 | 2004-06-07 | 株式会社ルネサステクノロジ | マイクロコンピュータ、及びフラッシュメモリ |
| JPH05266219A (ja) | 1992-03-17 | 1993-10-15 | Hitachi Ltd | マイクロコンピュータ |
| JPH06111032A (ja) | 1992-09-30 | 1994-04-22 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH0728772A (ja) | 1993-06-25 | 1995-01-31 | Hitachi Ltd | マイクロコンピュータ |
| JPH08227359A (ja) | 1994-12-09 | 1996-09-03 | Olympus Optical Co Ltd | ワンチップマイコンが組み込まれた電子システム装置 |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| JP3693721B2 (ja) | 1995-11-10 | 2005-09-07 | Ｎｅｃエレクトロニクス株式会社 | フラッシュメモリ内蔵マイクロコンピュータ及びそのテスト方法 |
| JPH1050086A (ja) | 1996-08-05 | 1998-02-20 | Nec Corp | Ｅｅｐｒｏｍを有するマイクロコンピュータ及びその書換方法 |
| US6128221A (en) * | 1998-09-10 | 2000-10-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit and programming method for the operation of flash memories to prevent programming disturbances |
| US6166960A (en) * | 1999-09-24 | 2000-12-26 | Microchip Technology, Incorporated | Method, system and apparatus for determining that a programming voltage level is sufficient for reliably programming an eeprom |
-
1998
- 1998-10-09 JP JP10288212A patent/JP2000112918A/ja active Pending
-
1999
- 1999-09-28 US US09/407,656 patent/US6378034B1/en not_active Expired - Fee Related
- 1999-10-09 CN CNB991216253A patent/CN1142508C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1142508C (zh) | 2004-03-17 |
| CN1254888A (zh) | 2000-05-31 |
| US6378034B1 (en) | 2002-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1667326B1 (en) | Output reporting techniques for hard intellectual property blocks | |
| CN100442074C (zh) | 通过单个测试访问端口连接多个测试访问端口控制器 | |
| JPH04304531A (ja) | エミュレーション装置とそれに使用するマイクロコントローラ | |
| CN105868148B (zh) | 可重构的串行和脉冲宽度调制接口 | |
| US5644609A (en) | Apparatus and method for reading and writing remote registers on an integrated circuit chip using a minimum of interconnects | |
| CN101165808A (zh) | 顺序输出熔丝切断信息的半导体器件和测试系统 | |
| CN113760800A (zh) | 基于bmc的串口路径选择方法、系统、终端及存储介质 | |
| US20050116754A1 (en) | Reset circuit | |
| JP3293125B2 (ja) | オンチップマルチプロセッサシステムにおける初期設定・診断方式 | |
| US7617428B2 (en) | Circuits and associated methods for improved debug and test of an application integrated circuit | |
| JP2000112918A (ja) | フラッシュｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| US7089437B2 (en) | Apparatus for determining power consumed by a bus of a digital signal processor using counted number of logic state transitions on bus | |
| JP2002373086A (ja) | 半導体集積回路 | |
| JP4806747B2 (ja) | シリアライザ／デシリアライザ・バスコントローラ・インターフェース | |
| JP2005535973A (ja) | モジュール、電子装置および評価ツール | |
| US5465257A (en) | Test signal output circuit in LSI | |
| US7624319B2 (en) | Performance monitoring system | |
| US6445205B1 (en) | Method of testing integrated circuits | |
| US20040081208A1 (en) | Circuit for control and observation of a scan chain | |
| WO2006117588A1 (en) | An integrated circuit and a method for designing a boundary scan super-cell | |
| US20050289421A1 (en) | Semiconductor chip | |
| US6973025B2 (en) | Device for selecting normal circuit in communication system | |
| JP3955708B2 (ja) | 組込み自己試験用回路 | |
| JP2004127058A (ja) | テスト回路および半導体装置 | |
| JPH05151017A (ja) | マイクロコンピユータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040616 |