JP2003099164A - 基板間の接続方法 - Google Patents
基板間の接続方法Info
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- JP2003099164A JP2003099164A JP2001290520A JP2001290520A JP2003099164A JP 2003099164 A JP2003099164 A JP 2003099164A JP 2001290520 A JP2001290520 A JP 2001290520A JP 2001290520 A JP2001290520 A JP 2001290520A JP 2003099164 A JP2003099164 A JP 2003099164A
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- Japan
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- fpga
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- computer system
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Abstract
(57)【要約】
【課題】親基板と子基板を接続するインターフェイスコ
ネクタの電気的特性や端子機能の割り付けを、子基板ご
とに、最適化する基板接続方法を提供する。 【解決手段】親基板に子基板との接続に論理、機能を変
更できるＦＰＧＡを使用し、子基板を識別するレジスタ
を設けて、ＦＰＧＡのコンフィグレーションを子基板ご
とに切り替える手段をとる。また、コンフィグレーショ
ン中に親基板と子基板の出力が衝突しないように、ＦＰ
ＧＡ外部で親基板の出力をハイインピーダンスに保持す
る回路を持たせた。 【効果】子基板に、搭載する親基板とのインターフェイ
ス回路が簡略化でき、追加コネクタも不要なため、コス
ト低減の効果がある。
ネクタの電気的特性や端子機能の割り付けを、子基板ご
とに、最適化する基板接続方法を提供する。 【解決手段】親基板に子基板との接続に論理、機能を変
更できるＦＰＧＡを使用し、子基板を識別するレジスタ
を設けて、ＦＰＧＡのコンフィグレーションを子基板ご
とに切り替える手段をとる。また、コンフィグレーショ
ン中に親基板と子基板の出力が衝突しないように、ＦＰ
ＧＡ外部で親基板の出力をハイインピーダンスに保持す
る回路を持たせた。 【効果】子基板に、搭載する親基板とのインターフェイ
ス回路が簡略化でき、追加コネクタも不要なため、コス
ト低減の効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＰＵとメモリが
搭載された親基板とメモリやＩ／Ｏが実装された子基板
からなり、共通の親基板に、各種機能を搭載した多種類
の子基板を載せかえることで、基板機能が拡張・変更で
きるボードコンピュータシステムにおける親基板と子基
板のインターフェイスに関する。
搭載された親基板とメモリやＩ／Ｏが実装された子基板
からなり、共通の親基板に、各種機能を搭載した多種類
の子基板を載せかえることで、基板機能が拡張・変更で
きるボードコンピュータシステムにおける親基板と子基
板のインターフェイスに関する。
【０００２】
【従来の技術】従来技術では、親基板と子基板の組み合
わせで必要な機能を拡張する汎用性のあるボードコンピ
ュータシステムを提供するには、親基板と子基板の間を
結ぶインターフェイスを、ピン配置を含めて、基板間で
汎用的なバス規格で統一する必要があった。
わせで必要な機能を拡張する汎用性のあるボードコンピ
ュータシステムを提供するには、親基板と子基板の間を
結ぶインターフェイスを、ピン配置を含めて、基板間で
汎用的なバス規格で統一する必要があった。
【０００３】例えば、基板間接続用インターフェイスで
一般的なPCIバス規格を使用した場合、親基板と子基板
の接続コネクタ部は、PCIバスインターフェイスの規格
に則った電気特性、ピン配置にする必要があり、プロト
コルはアドレスとデータの時分割バスに固定されたもの
になる。
一般的なPCIバス規格を使用した場合、親基板と子基板
の接続コネクタ部は、PCIバスインターフェイスの規格
に則った電気特性、ピン配置にする必要があり、プロト
コルはアドレスとデータの時分割バスに固定されたもの
になる。
【０００４】なお、この種のシステムとして関連するも
のには、例えば多種のＭＰＵ基板に共通のシステム基板
を接続する特開平１１−１１９９７１号等が挙げられ
る。
のには、例えば多種のＭＰＵ基板に共通のシステム基板
を接続する特開平１１−１１９９７１号等が挙げられ
る。
【０００５】
【発明が解決しようとする課題】上記従来技術では、独
自のローカルバスを持つ子基板とＰＣＩバスを持つ子基
板があった場合、２つの子基板を載せかえることによ
り、同一の親基板で多種のシステムに即したボードコン
ピュータシステムを提供するためには、独自ローカルバ
ス子基板にＰＣＩバスブリッジを設けるか、または、独
自ローカルバス専用のコネクタを追加する必要がある。
自のローカルバスを持つ子基板とＰＣＩバスを持つ子基
板があった場合、２つの子基板を載せかえることによ
り、同一の親基板で多種のシステムに即したボードコン
ピュータシステムを提供するためには、独自ローカルバ
ス子基板にＰＣＩバスブリッジを設けるか、または、独
自ローカルバス専用のコネクタを追加する必要がある。
【０００６】そのため、子基板の回路が冗長的になり、
コストやアクセス速度に制限が掛かる問題があった。ア
クセス速度に制限が掛かる問題とは、子基板のデータバ
ス幅やアクセススピードが異なっている場合、PCIバス
等の規格に変換する機能が必要となるためである。
コストやアクセス速度に制限が掛かる問題があった。ア
クセス速度に制限が掛かる問題とは、子基板のデータバ
ス幅やアクセススピードが異なっている場合、PCIバス
等の規格に変換する機能が必要となるためである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、接続用ＦＰＧＡを用いて、親基板と子基板間のピン
配置や電気特性などのインターフェイスを任意に変更で
きるようにしたものである。
に、接続用ＦＰＧＡを用いて、親基板と子基板間のピン
配置や電気特性などのインターフェイスを任意に変更で
きるようにしたものである。
【０００８】また、親基板のメモリに接続用ＦＰＧＡの
コンフィグレーションデータを、子基板のインターフェ
イスの数だけ準備しておき、子基板インターフェイス識
別レジスタに対応して、接続用ＦＰＧＡのコンフィグレ
ーションを行い、ＦＰＧＡのインターフェイスを子基板
のインターフェイスごとに変更するようにしたものであ
る。
コンフィグレーションデータを、子基板のインターフェ
イスの数だけ準備しておき、子基板インターフェイス識
別レジスタに対応して、接続用ＦＰＧＡのコンフィグレ
ーションを行い、ＦＰＧＡのインターフェイスを子基板
のインターフェイスごとに変更するようにしたものであ
る。
【０００９】さらに、親基板と子基板のインターフェイ
スを決定するために、子基板でインターフェイスの識別
信号を生成し、親基板のレジスタに格納したものであ
る。
スを決定するために、子基板でインターフェイスの識別
信号を生成し、親基板のレジスタに格納したものであ
る。
【００１０】
【発明の実施の形態】以下、本発明の実施例を説明す
る。
る。
【００１１】図１は本発明の親基板と子基板の接続方法
の構成を示した構成概略図である。また、図２が図１の
構成図の動作フローを示す図である。さらに、図３が従
来技術で図４が本発明の実施例の概略図であり、従来技
術と本発明の相違を示した。まず、図１を用いて本発明
の一実施例の構成を説明する。
の構成を示した構成概略図である。また、図２が図１の
構成図の動作フローを示す図である。さらに、図３が従
来技術で図４が本発明の実施例の概略図であり、従来技
術と本発明の相違を示した。まず、図１を用いて本発明
の一実施例の構成を説明する。
【００１２】親基板１００と子基板１０１がコネクタ１
０２で接続されている。子基板には専用の回路１０３が
載っている。親基板の子基板との接続部には、双方向バ
ッファ１０４があり、出力イネーブル回路１０５によっ
て、出力をハイインピーダンスにして、親基板と子基板
の出力衝突を回避する。子基板には、子基板を識別する
ユニークな識別信号１０６が搭載され、コネクタを経由
して、識別レジスタ１０７に反映される。識別レジスタ
は、プロセッサ１０８で読み出され、識別番号に合わせ
て、メモリ１０９に格納されているコンフィグレーショ
ンデータ１１０をＦＰＧＡ１１１にローディングする。
このとき、プロセッサは、親基板のメモリ内にあるブー
トプログラム１１５に従いコンフィグレーション処理を
実行する。コンフィグレーションデータは、ＦＰＧＡ内
のコンフィグレーション回路１１３からＦＰＧＡ内部論
理１１２にマッピングし、コンフィグレーション終了信
号１１４を出力して、子基板との接続を完了する構成で
ある。
０２で接続されている。子基板には専用の回路１０３が
載っている。親基板の子基板との接続部には、双方向バ
ッファ１０４があり、出力イネーブル回路１０５によっ
て、出力をハイインピーダンスにして、親基板と子基板
の出力衝突を回避する。子基板には、子基板を識別する
ユニークな識別信号１０６が搭載され、コネクタを経由
して、識別レジスタ１０７に反映される。識別レジスタ
は、プロセッサ１０８で読み出され、識別番号に合わせ
て、メモリ１０９に格納されているコンフィグレーショ
ンデータ１１０をＦＰＧＡ１１１にローディングする。
このとき、プロセッサは、親基板のメモリ内にあるブー
トプログラム１１５に従いコンフィグレーション処理を
実行する。コンフィグレーションデータは、ＦＰＧＡ内
のコンフィグレーション回路１１３からＦＰＧＡ内部論
理１１２にマッピングし、コンフィグレーション終了信
号１１４を出力して、子基板との接続を完了する構成で
ある。
【００１３】次に、図２で動作フローを説明する。
【００１４】子基板または子基板のインターフェイスご
とにユニークな番号を子基板に持たせて、子基板を接続
すると、その内容が子基板識別レジスタに反映される。
子基板に識別信号を持たせる方法としては、親基板と子
基板を結ぶコネクタに、複数の信号線を割り当て、信号
のＨレベル／Ｌレベルの組合せで、基板を識別させる。
この識別信号と電源、ＧＮＤ端子だけは、電気特性およ
びヒ゜ン配置は、全ての子基板で統一し、固定とする。
とにユニークな番号を子基板に持たせて、子基板を接続
すると、その内容が子基板識別レジスタに反映される。
子基板に識別信号を持たせる方法としては、親基板と子
基板を結ぶコネクタに、複数の信号線を割り当て、信号
のＨレベル／Ｌレベルの組合せで、基板を識別させる。
この識別信号と電源、ＧＮＤ端子だけは、電気特性およ
びヒ゜ン配置は、全ての子基板で統一し、固定とする。
【００１５】プロセッサは、この識別信号を読み出して
接続された子基板がどのようなインターフェイスを持つ
ものかを判断し、接続された子基板のインターフェイス
に合うコンフィグレーションデータをメモリから読み出
して、親基板内の子基板接続ＦＰＧＡにローディングす
る。この間、親基板と子基板を接続する信号線は、親基
板の出力をハイインピーダンス状態に保って、出力信号
同士の衝突を回避する。ＦＰＧＡの論理は、コンフィグ
レーションが終了するまで確定しないため、ＦＰＧＡ外
に子基板と親基板の接続部の出力インピーダンスを制御
する回路を設ける。
接続された子基板がどのようなインターフェイスを持つ
ものかを判断し、接続された子基板のインターフェイス
に合うコンフィグレーションデータをメモリから読み出
して、親基板内の子基板接続ＦＰＧＡにローディングす
る。この間、親基板と子基板を接続する信号線は、親基
板の出力をハイインピーダンス状態に保って、出力信号
同士の衝突を回避する。ＦＰＧＡの論理は、コンフィグ
レーションが終了するまで確定しないため、ＦＰＧＡ外
に子基板と親基板の接続部の出力インピーダンスを制御
する回路を設ける。
【００１６】メモリ内のコンフィグレーションは、不発
揮性のメモリを使用して、親基板内で保持する方法か、
または、立上げ時に外部の記憶装置から基板内メモリに
ローディングする方法でも良い。
揮性のメモリを使用して、親基板内で保持する方法か、
または、立上げ時に外部の記憶装置から基板内メモリに
ローディングする方法でも良い。
【００１７】図３は、従来技術の場合で、ＰＣＩインタ
ーフェイスを持つデバイスを搭載した子基板とＭＰＵイ
ンターフェイスを持つデバイスを搭載した子基板がそれ
ぞれ別の機能を有している場合、使用するシステムに合
わせて、親基板に接続する子基板を選択することで、無
駄の無い基板システムを提供できる。しかし、従来技術
では、親基板の子基板インターフェイスをＰＣＩバスに
固定するとＭＰＵインターフェイスを持つデバイスを持
つ子基板には、ＰＣＩバスブリッジ回路が必要となり、
無駄の無い基板システムを提供するメリットが半減して
しまう。また、子基板にＰＣＩバスブリッジ回路を搭載
せずに、別のコネクタを親基板と子基板の間に追加する
ことでも対応できるが、コネクタの追加が必要となり、
無駄の無い基板システムを提供するメリットが半減して
しまう。
ーフェイスを持つデバイスを搭載した子基板とＭＰＵイ
ンターフェイスを持つデバイスを搭載した子基板がそれ
ぞれ別の機能を有している場合、使用するシステムに合
わせて、親基板に接続する子基板を選択することで、無
駄の無い基板システムを提供できる。しかし、従来技術
では、親基板の子基板インターフェイスをＰＣＩバスに
固定するとＭＰＵインターフェイスを持つデバイスを持
つ子基板には、ＰＣＩバスブリッジ回路が必要となり、
無駄の無い基板システムを提供するメリットが半減して
しまう。また、子基板にＰＣＩバスブリッジ回路を搭載
せずに、別のコネクタを親基板と子基板の間に追加する
ことでも対応できるが、コネクタの追加が必要となり、
無駄の無い基板システムを提供するメリットが半減して
しまう。
【００１８】そこで、図４では、接続用のＦＰＧＡと子
基板識別レジスタを追加することで、子基板にＰＣＩバ
スブリッジ回路等を追加することや親基板と子基板の間
に、コネクタを接続する必要がないため、無駄の無い基
板システムを提供することができる。
基板識別レジスタを追加することで、子基板にＰＣＩバ
スブリッジ回路等を追加することや親基板と子基板の間
に、コネクタを接続する必要がないため、無駄の無い基
板システムを提供することができる。
【００１９】
【発明の効果】子基板に搭載する親基板とのインターフ
ェイス回路が簡略化でき、追加コネクタも不要なため、
コスト低減の効果がある。
ェイス回路が簡略化でき、追加コネクタも不要なため、
コスト低減の効果がある。
【図１】本発明の一実施例である親基板と子基板の接続
方法の構成図である。
方法の構成図である。
【図２】図１の動作フローを示す図である。
【図３】従来技術の概略構成図である。
【図４】本発明の実施例の概略構成図である。
１００…親基板、１０１…子基板、１０２…コネクタ、
１０３…子基板回路、１０４…双方向バッファ、１０５
…出力インネーブル信号制御回路、１０６…子基板識別
信号、１０７…子基板識別レジスタ、１０８…プロセッ
サ、１０９…メモリ、１１０…コンフィグレーション、
１１１…ＦＰＧＡ 、１１２…論理回路、１１３…コン
フィグレーション回路、１１４…コンフィグレーション
終了信号、１１５…ブートプログラム。
１０３…子基板回路、１０４…双方向バッファ、１０５
…出力インネーブル信号制御回路、１０６…子基板識別
信号、１０７…子基板識別レジスタ、１０８…プロセッ
サ、１０９…メモリ、１１０…コンフィグレーション、
１１１…ＦＰＧＡ 、１１２…論理回路、１１３…コン
フィグレーション回路、１１４…コンフィグレーション
終了信号、１１５…ブートプログラム。
Claims (5)
- 【請求項１】 ＭＰＵとメモリが実装された親基板とメ
モリやＩ／Ｏが実装された子基板からなるボードコンピ
ュータシステムで、親基板と子基板を結ぶインターフェ
イスにＦＰＧＡ(Field Programmable Gate Array)を用
いて、親基板にＦＰＧＡを実装するボードコンピュータ
システムにおいて、 子基板のインターフェイスを判別できるユニークな信号
を子基板で生成し、この信号が基板間コネクタを経由し
て、親基板上の子基板インターフェイスの識別信号レジ
スタに反映する機能を備えたことを特徴とするボードコ
ンピュータシステム。 - 【請求項２】 請求項１の子基板インターフェイス識別
レジスタは、親基板上のＭＰＵで読み出すことができ、
その内容に対応したコンフィグレーションデータを接続
用ＦＰＧＡにダウンロードできる構成を持つことを特徴
とするボードコンピュータシステム。 - 【請求項３】 請求項２の接続用ＦＰＧＡコンフィグレ
ーションデータを、子基板インターフェイスの種類だけ
親基板のメモリ内に記憶し、そのメモリからＦＰＧＡへ
請求項１の子基板識別信号レジスタで選択したコンフィ
グレーションデータをダウンロードする機能を備えたこ
とを特徴とするボードコンピュータシステム。 - 【請求項４】 請求項１の子基板のインターフェイスを
判別できるユニークな信号を複数の信号線の電圧値の組
合せで構成することを特徴とするボードコンピュータシ
ステム。 - 【請求項５】 ＭＰＵとメモリが実装された親基板とメ
モリやＩ／Ｏが実装された子基板からなるボードコンピ
ュータシステムで、親基板と子基板を結ぶインターフェ
イスにＦＰＧＡ(Field Programmable Gate Array)を用
いて、さらに、親基板と子基板間に信号整形用の双方向
バッファを実装するボードコンピュータシステムにおい
て、 親基板から子基板への双方向バッファ出力をハイインピ
ーダンスにする出力イネーブル信号をＦＰＧＡ外のハー
ドウェアで制御する機能を持つことを特徴とするボード
コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290520A JP2003099164A (ja) | 2001-09-25 | 2001-09-25 | 基板間の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290520A JP2003099164A (ja) | 2001-09-25 | 2001-09-25 | 基板間の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003099164A true JP2003099164A (ja) | 2003-04-04 |
Family
ID=19112819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001290520A Pending JP2003099164A (ja) | 2001-09-25 | 2001-09-25 | 基板間の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003099164A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009648A (ja) * | 2006-06-28 | 2008-01-17 | Nec Corp | ブレードサーバ |
| JP2013512510A (ja) * | 2009-11-24 | 2013-04-11 | マイクロソフト コーポレーション | システムレベル通信用の構成可能なコネクタ |
| WO2019235356A1 (ja) * | 2018-06-07 | 2019-12-12 | 日本電信電話株式会社 | 光トランシーバ機能制御システムおよび通信システム制御方法 |
| JP2020119028A (ja) * | 2019-01-18 | 2020-08-06 | ブラザー工業株式会社 | 制御基板 |
-
2001
- 2001-09-25 JP JP2001290520A patent/JP2003099164A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009648A (ja) * | 2006-06-28 | 2008-01-17 | Nec Corp | ブレードサーバ |
| JP2013512510A (ja) * | 2009-11-24 | 2013-04-11 | マイクロソフト コーポレーション | システムレベル通信用の構成可能なコネクタ |
| WO2019235356A1 (ja) * | 2018-06-07 | 2019-12-12 | 日本電信電話株式会社 | 光トランシーバ機能制御システムおよび通信システム制御方法 |
| JP2020119028A (ja) * | 2019-01-18 | 2020-08-06 | ブラザー工業株式会社 | 制御基板 |
| JP7151498B2 (ja) | 2019-01-18 | 2022-10-12 | ブラザー工業株式会社 | 制御基板 |
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