WO2019235356A1 - 光トランシーバ機能制御システムおよび通信システム制御方法 - Google Patents

光トランシーバ機能制御システムおよび通信システム制御方法 Download PDF

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佳奈 益本
松田　俊哉
松村　和之
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Abstract

【課題】通信事業者等が使用する光トランシーバ機能制御システムにおいて、ＦＰＧＡ等のデバイスの書き換えにかかる所要時間を短縮すると共に、部品点数の増加や配線の複雑化を避けてメンテナンスを容易にする。 【解決手段】親ボード１０および子ボード２０のそれぞれが、これらを接続するインタフェースの信号規格を可変にする接続可変構造を含み、ＦＰＧＡチップ２１などの再構成可能デバイスを含む。前記インタフェースの信号規格は、ＦＰＧＡチップ２１の高速構成書き換えが可能なPCI Expressと、システムの定常動作に対応した10GBase-Rとを含む。ＣＰＵ１３等のシステム制御部が、電源投入時、システム起動時、又はシステム仕様変更時にPCI Expressを選択した後、親ボード１０と子ボード２０の間で通信し、ＦＰＧＡチップ２１の構成を書き換えた後、10GBase-Rに切り替えて定常動作に移行する。

Description

光トランシーバ機能制御システムおよび通信システム制御方法
　本発明は、光トランシーバ機能制御システムおよび通信システム制御方法に関する。
　例えば、電話回線などの通信回線を提供する通信事業者は、光トランシーバを含むネットワークで装置間を接続して通信システムを構成している。
　光トランシーバを介して複数の装置間を接続する場合には、電気的な接続規格として、非特許文献１に示されたような「SFP+ MSA(Multi-Source Agreement)」規格などが一般的に採用される。
　また、各装置の構成や機能を可変にするために、ＦＰＧＡ（field-programmable gate array）が各装置に内蔵される場合がある。ＦＰＧＡは、製造後に購入者や設計者が構成を設定できる集積回路である。例えば、PCI Express（登録商標）経由でＦＰＧＡの構成（コンフィグレーション）を書き換える技術、すなわちＣｖＰ（Configuration via Protocol）が非特許文献２に示されている。
"SFF-8431 Specifications for Enhanced Small Form Factor Pluggable Module SFP+"、Revision 4.1、6th of July 2009、インターネット<URL:ftp://ftp.seagate.com/sff> "FPGA Configuration via Protocol"、WP-01132-1.1、May 2011、 Altera Corporation、インターネット<URL:https://www.altera.com/en_US/pdfs/literature/wp/wp-01132-stxv-cvpcie.pdf>
　ところで、機器が様々なサービスで利用されるためにはサービスで利用される多くの通信規格への対応が必要である。その方法の一つとして、接続ポートを通信規格の数だけ並列に装備して使い分ける方法がある。もう一つの方法として、ポート形状や電気的・光学的接続方式を共有とし、その電気信号・もしくは光信号の形式をデジタル信号処理などによって模擬する構成とし、その形式のみを切り替えることによって同じポートのまま多くの通信規格に対応する方法がある。しかし、デジタル信号処理でエミュレーションすることが困難なアナログ性を持つネットワーク規格なども存在する。そこで、例えばアナログ規格等もサポートする特別な集積回路のチップを追加で採用し、アナログ規格をもサポートするエミュレーション構成とすることができる。
　具体例としては、ソフトウェア無線（ＳＤＲ：Software Defined Radio）を実現するために使用可能な、広帯域ＡＤＣ（アナログ－デジタル変換）／ＤＡＣ（デジタル－アナログ変換）集積チップや、電流ループ・トランスミッタチップなどを搭載することが考えられる。
　但し、上記のような特別な集積回路のチップの機能を必要とする装置の構成は一般的ではない。したがって、特別な集積回路のチップを搭載した回路基板はアドオンボード、すなわち子ボードとして個別に用意し、標準的な機能を有する親ボードの外側に、アドオンボードを必要に応じて接続し、システム全体の構成を変更することが想定される。その場合、親ボードとアドオンボードとの間は、光ファイバや光トランシーバを含む信号ケーブルを介して物理的に接続することが想定される。また、このような信号ケーブルや接続のためのインタフェースについては、「SFP+ MSA」規格を採用することが一般的に想定される。
　一方、上記のようなアドオンボードを様々な用途で利用する可能性がある場合には、必要に応じて構成や機能を変更できるように、ＦＰＧＡのＩＣチップをアドオンボード上に搭載しておくことが想定される。すなわち、必要に応じてＦＰＧＡのコンフィグレーションを書き換えることにより、アドオンボードの構成や機能を変更できる。
　上記のような場合に、ＦＰＧＡのコンフィグレーションを書き換える方法としては、JTAG(Joint Test Action Group)規格、およびI2C(Inter-Integrated Circuit)規格などのシリアル通信を利用するのが一般的である。しかしながら、JTAG規格やI2C規格では、通信速度が低速であるためＦＰＧＡのリコンフィグに時間がかかり、例えば、数十秒～数分程度の時間がかかるケースがある。したがって、システムに組み込んだアドオンボードの機能や構成を変更したい場合に、変更に時間がかかりすぎて使用に適さないという問題がある。
　一方、アドオンボードに搭載されたＦＰＧＡのコンフィグレーションを短時間で書き換えるために、書き換えを行う外部装置を接続するための専用の接続回路をアドオンボードに付加することが考えられる。しかし、このような専用の接続回路を付加することにより、アドオンボードの部品点数が増え、配線も複雑化するため、通信システムのメンテナンスなどを行う際に不利になる。
　一方、例えば非特許文献２に示されているＣｖＰの技術を利用すれば、ＦＰＧＡのコンフィグレーションを短時間で書き換えられるので、アドオンボードの機能や構成を短時間で変更することができる。しかし、ＣｖＰの技術が想定しているのは、「PCI Express」（登録商標）のような特定のインタフェースである。また、「PCI Express」のようなインタフェースは、通信事業者などのシステムが標準的に採用している通信インタフェース、例えば「10GBase-R」などとは信号規格が異なる。したがって、通信事業者などのシステムが「10GBase-R」の信号規格で動作しているときには、ＣｖＰの技術でＦＰＧＡのコンフィグレーションを書き換えることができない。
　本発明は、上記の状況に鑑みてなされたものであり、通信事業者などが使用するシステムにおいて、実用的な時間で機能を切り替えることができ、部品点数の増加や配線の複雑化を避けてメンテナンスを容易にすることが可能な光トランシーバ機能制御システムおよび通信システム制御方法を提供することを目的とする。
（１）デジタル信号を処理する親ボードと、光トランシーバを含む所定のインタフェースを介して前記親ボードに接続された子ボードとを有する光トランシーバ機能制御システムにおいて、
　前記親ボードおよび前記子ボードのそれぞれが、前記インタフェースの信号規格を可変にする接続可変構造を含み、
　少なくとも前記子ボードは、前記子ボードが提供する機能の構成を書き換えることが可能な再構成可能デバイスを含み、
　前記インタフェースの信号規格は、前記再構成可能デバイスの高速な構成書き換えが可能な第１規格と、システムの定常動作に対応した第２規格とを含み、
　前記親ボードおよび前記子ボードを制御するシステム制御部が、電源投入時、システム起動時、又はシステム仕様変更時に、前記第１規格を優先的に選択した後、前記親ボードと前記子ボードとの間で通信を行い、前記子ボードの再構成可能デバイスの構成を書き換え、書き換え後に前記第２規格に切り替えて定常動作に移行する、
　光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、電源投入時、システム起動時、又はシステム仕様変更時に、親ボードおよび子ボードが第１規格を選択することにより、子ボードの再構成可能デバイスを高速に書き換える。よって、実用的な時間で子ボードの機能を切り替えることができる。
（２）前記子ボードは、アナログ規格を含む仕様に対応した集積回路デバイスを備え、
　前記再構成可能デバイスは、少なくとも一部分が前記集積回路デバイスと接続可能に構成される、
　上記（１）に記載の光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、アナログ信号処理に対応していない標準的な構成の親ボードに、子ボードを接続することにより、アナログ信号処理の機能をシステムに付加することができる。しかも、子ボードの再構成可能デバイスの書き換えにより、集積回路デバイスの接続状態や機能を変更できるので、必要に応じて様々な規格の通信仕様に対応できる。
（３）前記システム制御部の通信制御において、前記親ボード側がマスタ、前記子ボード側がスレーブとなって、前記再構成可能デバイスの構成書き換えを実行する、
　上記（１）に記載の光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、子ボードの構成や機能を変更するために必要なデータを親ボード側から送ることができるので、必要なデータを子ボード側に事前に用意しておく必要がない。したがって、子ボードのメンテナンス性を向上させることができる。
（４）前記システム制御部は、前記子ボードが必要とする電源電力の供給を制御する機能を含み、
　前記システム制御部は、前記再構成可能デバイスの構成を書き換える前に、前記子ボードへの電源電力供給を一時的に停止し、前記再構成可能デバイスの構成データを初期化してから、電源電力供給を再開する、
　上記（３）に記載の光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、子ボードへの電源電力供給を一時的に停止することにより、再構成可能デバイスが保持している構造データを揮発させ初期化することが可能になる。そして、初期化した後で再構成可能デバイスの構成書き換えを実行することにより、簡単に構成を書き換えることができる。
（５）前記再構成可能デバイスは、構成をプログラム可能なゲートアレイである、
　上記（１）に記載の光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、構造をプログラム可能なゲートアレイを利用するので、必要に応じてプログラムを変更することにより、様々な構成の論理回路を構成できる。つまり、子ボードの機能を様々に切り替えることができる。
（６）前記親ボードおよび前記子ボードのそれぞれが、前記再構成可能デバイスを備える、
　上記（１）乃至（５）のいずれかに記載の光トランシーバ機能制御システム。
　この光トランシーバ機能制御システムによれば、親ボードと子ボードとを接続するインタフェースを再構成可能デバイスの機能により実現できるので、再構成可能デバイスの一部の構成を書き換えることにより、親ボードと子ボードとの間の信号規格を必要に応じて第１規格、および第２規格に変更できる。
（７）デジタル信号を処理する親ボードと、光トランシーバを含む所定のインタフェースを介して前記親ボードに接続された子ボードとを有し、少なくとも前記子ボードは、前記子ボードが提供する機能の構成を書き換えることが可能な再構成可能デバイスを含み、前記親ボードおよび前記子ボードのそれぞれが、前記インタフェースの信号規格を可変にする接続可変構造を含み、前記インタフェースの信号規格は、前記再構成可能デバイスの構成書き換えが可能な第１規格と、システムの定常動作に対応した第２規格とを含む光トランシーバ機能制御システムにおいて、前記子ボードの再構成可能デバイスの構成書き換えを実施するための通信システム制御方法であって、
　電源投入時、システム起動時、又はシステム仕様変更時に、前記第１規格を優先的に選択した後、
　前記親ボードと前記子ボードとの間で通信を行い、前記再構成可能デバイスの構成を書き換え、
　前記構成書き換えの後に前記第２規格に切り替えて定常動作に移行する、
　通信システム制御方法。
　この通信システム制御方法によれば、電源投入時、システム起動時、又はシステム仕様変更時に、親ボードおよび子ボードが第１規格を選択することにより、子ボードの再構成可能デバイスを高速に書き換える。よって、実用的な時間で子ボードの機能を切り替えることができる。
（８）前記子ボードの機能を変更する場合には、前記再構成可能デバイスの構成を書き換える前に、前記子ボードへの電源電力供給を一時的に停止し、前記再構成可能デバイスの構成データを初期化してから、電源電力供給を再開する、
　上記（７）に記載の通信システム制御方法。
　この通信システム制御方法によれば、子ボードへの電源電力供給を一時的に停止することにより、再構成可能デバイスが保持している構造データを揮発させ初期化することが可能になる。そして、初期化した後で再構成可能デバイスの構成書き換えを実行することにより、簡単に構成を書き換えることができる。
　本発明の光トランシーバ機能制御システムおよび通信システム制御方法によれば、通信事業者などが使用するシステムにおいて、よって、実用的な時間で機能を切り替えることができ、部品点数の増加や配線の複雑化を避けてメンテナンスを容易にすることが可能である。
本発明の実施形態における光トランシーバ機能制御システムの構成例を示すブロック図である。 子ボードのＦＰＧＡチップを書き換える際の親ボードと子ボードの接続状態を示すブロック図である。 システムが定常動作を行う際の親ボードと子ボードの接続状態を示すブロック図である。 電源投入時の親ボードおよび子ボードのセットアップ動作を示すフローチャートである。 機能変更時の親ボードのセットアップ動作を示すフローチャートである。 親ボードと子ボードが協調動作を行う場合の特徴的な動作例の一部分を示すシーケンス図である。 図５Ａの続きを示すシーケンス図である。 親ボードと子ボードがそれぞれ独立した動作を行う場合の特徴的な動作例の一部分を示すシーケンス図である。 図６Ａの続きを示すシーケンス図である。
　本発明の実施形態について各図を参照しながら以下に説明する。
＜光トランシーバ機能制御システムの構成＞
　本発明の実施形態における光トランシーバ機能制御システムの構成例を図１に示す。
　図１に示した光トランシーバ機能制御システムは、電話回線やそれに類似した通信回線を提供する通信事業者の通信システムの一部分として利用することを想定して構成されている。
　すなわち、図１に示したシステムは、ＤＷＤＭ（Dense Wavelength Division Multiplexing）系信号を扱う伝送路３３、および専用線系信号を扱う伝送路３４と接続されている。「ＤＷＤＭ系信号」は、光レベルの規格については標準化団体ＩＴＵ－Ｔで規定された波長等を用い、電気レベルの規格についてはＯＴＮ（Optical Transport Network）、やイーサネット（Ethernet：登録商標）等を用いる。図１に示した「専用線系信号」は、基本的には電話回線と類似の信号規格を用いながら電話以外の用途に用いられる信号回線であるが、現在主流の規格から外れた旧規格の信号回線も含んでいる。「ＤＷＤＭ系信号」を扱う伝送路３３は光信号のみを伝送する。「専用線系信号」を扱う伝送路３４は、光信号と電気信号との２種類の信号をそれぞれ伝送する。したがって、伝送路３４のインタフェースは、電気信号と光信号との相互変換を可能にするために図示しない「Ｏ／Ｅコンバータ」などを含む。
　図１に示した光トランシーバ機能制御システムは、親ボード１０、子ボード２０、接続ケーブル３０、および集約コントローラ４０を備えている。親ボード１０は、デジタル信号処理を行うためのハードウェアおよびソフトウェアを備えており、基本的な機能として、通信ネットワークの様々な規格に対応するためのエミュレーションの機能を有している。
　一方、デジタル信号処理だけでは対応できないネットワーク規格も存在する。例えば、ソフトウェア無線（ＳＤＲ：Software Defined Radio）などの機能をネットワークに追加する場合には、アナログ信号処理規格に対応する必要があるので、広帯域ＡＤＣ／ＤＡＣ集積チップや、電流ループ・トランスミッタチップなどを搭載する事が想定される。
　しかし、アナログ信号処理規格の利用は一般的ではないので、そのような機能を仮に親ボード１０に標準的に搭載すると、親ボード１０の構造が必要以上に複雑化したり部品数が増えることになる。そこで、アドオンボードにより必要に応じて機能を追加できるように、図１に示したようにアドオンボード、すなわち子ボード２０は、接続ケーブル３０を介して親ボード１０に接続する。
　接続ケーブル３０は、光信号を伝送する光ファイバを含み、その端部コネクタのプラグ（Ｐｌｕｇ）に「SFP+」規格の光トランシーバ３１が収容されている。また、光トランシーバ３１の先から接続ケーブル３０まで電気信号を伝送するために電気ケーブル３２が接続されている。電気ケーブル３２は「SFF-8431、MSA(Multi-Source Agreements)」規格に対応している。したがって、接続ケーブル３０は一端が親ボード１０の接続部１０ａと接続され、他端が子ボード２０の接続部２０ａと接続されている。
　図１に示した親ボード１０は、その回路基板上にＦＰＧＡチップ１１、メモリ１２、およびＣＰＵ（Central Processing Unit）１３を搭載している。
　ＦＰＧＡチップ１１は、単一の部品として構成された集積回路であり、様々な論理ゲートのアレイを内蔵しそれらの構成や機能をユーザの使用環境においても外部から必要に応じてプログラミング可能である。このプログラミングは、コンフィグレーションの書き換えと同等の意味である。
　また、図１に示した構成においては、ＦＰＧＡチップ１１の少なくとも一部の端子すなわちピンが、接続部１０ａと接続されている。したがって、ＦＰＧＡチップ１１をプログラミングすることにより、接続部１０ａのインタフェースの仕様を変更することが可能である。
　ＣＰＵ１３は、マイクロコンピュータの機能を有する単一の部品として構成された集積回路であり、親ボード１０に内蔵されたソフトウェアや外部から取得可能なソフトウェアを実行することにより、親ボード１０に必要とされる制御機能を実現できる。
　メモリ１２は、様々なデータを保持することができる。例えば、ＦＰＧＡチップ１１および２１のそれぞれのコンフィグレーションに係るデータや、ＣＰＵ１３が実行可能なソフトウェアなどがメモリ１２上に配置される。なお、メモリ１２として、データ読み出し専用のメモリ（ＲＯＭ）と、データの読み書きが自在なメモリ（ＲＡＭ）とをそれぞれ個別に搭載してもよい。
　また、親ボード１０のＣＰＵ１３は、外部の集約コントローラ４０と通信できるように接続されている。集約コントローラ４０は、制御上、親ボード１０よりも上位に位置し、通信システム全体の機能を管理するための制御を集約的に行うことができる。つまり、集約コントローラ４０は必要に応じて親ボード１０に指示を与える。集約コントローラ４０は、例えば一般的なパーソナルコンピュータのような端末で構成できる。
　図１に示した子ボード２０は、ＦＰＧＡチップ２１、ＣＰＵ２２、メモリ２９、ＳＤＲ用集積ＲＦチップ２３、光部品群２４、およびケージ２５を備えている。
　ＦＰＧＡチップ２１は、ＦＰＧＡチップ１１と同様に単一の部品として構成された集積回路である。ＦＰＧＡチップ２１は、様々な論理ゲートのアレイを内蔵し、ユーザの使用環境において、外部から必要に応じてそれらの構成や機能を再構成（プログラミング）することができる。
　また、図１に示した構成においては、ＦＰＧＡチップ２１の少なくとも一部の端子すなわちピンが、接続部２０ａと接続されている。したがって、ＦＰＧＡチップ２１をプログラミングすることにより、接続部２０ａのインタフェースの仕様を変更することが可能である。
　このＦＰＧＡチップ２１は、メモリ２９に格納されたコンフィグレーション・データをＣＰＵ２２が書き込むことによって、その機能が構成される。ＦＰＧＡチップ２１は更に、親ボード１０のＦＰＧＡチップ１１が、ＣｖＰ技術でコンフィグレーション・データを書き込むことにより、その機能が構成される。
　ＣＰＵ２２は、マイクロコンピュータの機能を有する単一の部品として構成された集積回路であり、子ボード２０のメモリ２９に内蔵されたソフトウェアや外部から取得可能なソフトウェアを実行することにより、子ボード２０に必要とされる制御機能を実現できる。ＣＰＵ２２は更に、メモリ２９に格納されたコンフィグレーション・データをＦＰＧＡチップ２１に書き込むことにより、ＦＰＧＡチップ２１の機能を再構成する。
　ＳＤＲ用集積ＲＦチップ２３は、高周波（ＲＦ）のアナログ信号処理規格に対応した機能を含む半導体デバイスを集積回路として構成したチップ部品であり、ソフトウェア無線などの用途に利用できる。例えば、広帯域ＡＤＣ／ＤＡＣ集積チップや、電流ループ・トランスミッタチップなどが、ＳＤＲ用集積ＲＦチップ２３として子ボード２０に搭載される。
　光部品群２４は、ＦＰＧＡチップ２１の制御によりソフトウェア的に操作できるように構成されている。ケージ２５は、「SFP+」規格に対応した複数の光トランシーバ２６、２７を収容することができる。各光トランシーバ２６、２７は、市販されている製品でよい。例えば、「Burst Mode」の光受信器や、「C-band Tunable」の光送信器を光トランシーバ２６、２７として接続することができる。光トランシーバ２６、２７の各光信号は、光ファイバ２８を経由して光部品群２４と接続される。
　図示しないが、ＦＰＧＡチップ２１は信号入出力用の多数のピンおよび制御用の多数のピンを備えている。図１に示した例では、ＦＰＧＡチップ２１の信号入出力用のピン又は制御用のピンが、接続部２０ａ、ＣＰＵ２２、ＳＤＲ用集積ＲＦチップ２３、光部品群２４、およびケージ２５とそれぞれ接続されている。したがって、ＦＰＧＡチップ２１のコンフィグレーションを書き換えて内部構成や機能を変更することにより、子ボード２０全体の機能や構成を大幅に変更することが可能である。
＜ＦＰＧＡチップ２１のコンフィグレーションの書き換え＞
　子ボード２０が所望の機能を実現できるように変更するためには、ＦＰＧＡチップ２１をリコンフィグすればよい。すなわち、外部から新たなコンフィグレーション・データを与えてＦＰＧＡチップ２１を書き換えることにより、ＦＰＧＡチップ２１の内部構成や機能が所望の状態に変更される。
　しかし、ＦＰＧＡチップ２１をリコンフィグするために特別な回路や通信線などの配線を追加する場合には、部品数の増加や配線の複雑化によりシステムをメンテナンスする際に不利になる。したがって、接続ケーブル３０を利用して親ボード１０と子ボード２０との間で通信を行い、この通信によりＦＰＧＡチップ２１をコンフィグレーションすることが想定される。
　具体的には、電気ケーブル３２を通る信号の中に、JTAG規格の制御用信号が含まれている。このJTAG規格の制御用信号を利用することにより、親ボード１０からの指示により、ＦＰＧＡチップ２１をリコンフィグすることができる。
　但し、JTAG規格の制御用信号の速度は数ｋｂｐｓである。そのため、JTAG規格の制御用信号を用いてＦＰＧＡチップ２１をリコンフィグする場合には、数十秒～数分程度の長い時間がかかることが予想される。つまり、子ボード２０の機能変更が必要になる度に長い待ち時間が必要になるので実用的なシステム運用が困難になる。そこで、JTAG規格の制御用信号を利用する場合よりも短時間でＦＰＧＡチップ２１をリコンフィグすることが必要になる。
　例えば、「PCI Express」の信号規格を利用する場合には、この規格上、システム起動後一定時間（１００ｍｓ）以内に応答しなければならない。そこで、「PCI Express」の信号規格の通信路を介してＦＰＧＡのコンフィグレーションを書き換えるために、ＣｖＰ（非特許文献２参照）技術やこれと同等の他の技術が既に存在している。つまり、ＣｖＰやこれと同等の技術を利用すれば、１００ｍｓ未満の短時間でＦＰＧＡのコンフィグレーションを書き換えることができる。
　但し、ＣｖＰ技術は「PCI Express」の信号規格を利用することを前提としているので、他の信号規格の環境下では利用できない。実際には、通信事業者が使用する図１のような通信システムにおいては、例えば「10GBase-R」のような信号規格が一般的であるので、ＣｖＰ技術は利用できない。逆に、「PCI Express」の信号規格を利用する場合は図１のような通信システムにおいてもＣｖＰ技術が利用可能になるが、「PCI Express」の信号規格を利用している状態では、通信事業者の通信システムを定常状態で運用することが困難になる。定常状態では、システム上の既存のソフトウェアやハードウェアが接続規格として「PCI Express」を想定していないためである。
＜通信システム制御方法の概要＞
　そこで、本発明の通信システム制御方法の実施形態においては、図１に示したような親ボード１０と子ボード２０とを接続する箇所において、信号規格を可変とし、複数種類の信号規格を適宜使い分けることとする。
　具体的には、ＦＰＧＡチップ１１を用いて親ボード１０の接続部１０ａのインタフェースを構成することにより、インタフェースの信号規格を可変にすることができる。また、ＦＰＧＡチップ２１を用いて子ボード２０の接続部２０ａのインタフェースを構成することにより、インタフェースの信号規格を可変にすることができる。
　例えば、図１のシステムにおいて、親ボード１０上のＣＰＵ１３およびＦＰＧＡチップ１１が子ボード２０上のＦＰＧＡチップ２１のコンフィグレーションを書き換える時には、これらを接続する接続ケーブル３０等の信号線における信号規格を、ＣｖＰが利用可能な「PCI Express」に変更する。また、子ボード２０上のＦＰＧＡチップ２１のコンフィグレーションを書き換えた後、この通信システムを定常状態で運用できるように、接続ケーブル３０等の信号線における信号規格を「10GBase-R」に切り替える。
　このような手順でシステムを制御することにより、ＣｖＰ技術などを利用して高速でＦＰＧＡチップ２１のコンフィグレーションを書き換えることが可能になる。また、コンフィグレーションを書き換える時以外は、通信事業者のシステムにおける標準的な信号規格を利用できるので、通常のシステム運用時には信号規格の不一致が生じることはなく、正しく動作することになる。
＜使い分ける複数の信号規格の具体例＞
　図１のシステムにおいて、子ボード２０のＦＰＧＡチップ２１を書き換える際の親ボード１０と子ボード２０の接続状態の例を図２Ａに示す。また、システムが定常動作を行う際の親ボード１０と子ボード２０の接続状態の例を図２Ｂに示す。
　図１、図２Ａ、図２Ｂのいずれにおいても、親ボード１０と子ボード２０との間は、電気的な接続規格「SFP+ MSA」に対応した接続ケーブル３０等の伝送路を介して互いに接続されている。なお、電気的な接続規格「SFP+ MSA」と「SFF-8431」は同じ規格を意味している。
　図２Ａに示した例では、ＦＰＧＡチップ１１とＦＰＧＡチップ２１との間を接続する接続インタフェース３５Ａは、電気的な接続規格が「SFP+ MSA」のままであるが、その上の信号規格が「PCIe gen2 x1」になっている。この信号規格「PCIe gen2 x1」は、前述のＣｖＰ技術を利用可能な信号規格である。なお、「PCIe」は「PCI Express」規格のことを示している。
　したがって、図２Ａに示した例では、ＣｖＰ技術を利用してＦＰＧＡチップ１１とＦＰＧＡチップ２１との間で通信３６の経路を接続し、高速でＦＰＧＡチップ２１のコンフィグレーションを書き換えることができる。
　実際には、接続インタフェース３５Ａの親ボード１０側の仕様をＦＰＧＡチップ１１の内部機能を用いて変更することができ、子ボード２０側の仕様をＦＰＧＡチップ２１の内部機能を用いて変更することができる。つまり、ＦＰＧＡチップ１１およびＦＰＧＡチップ２１の制御により、図２Ａのように信号規格「PCIe gen2 x1」を選択することができる。
　具体的には、図１に示した各ＦＰＧＡチップ１１、２１が、信号規格が「PCIe gen2 x1」の接続を確立する特別な「ＩＰ（intellectual property core）コア」を内蔵している。「ＩＰコア」とは、大規模集積回路（ＬＳＩ）を構成するための部分的な回路情報で、特に機能単位でまとめられているものを意味する。
　例えば、各ＦＰＧＡチップ１１、２１の起動時に各チップ内の上記「ＩＰコア」を選択することにより、初期化として信号規格「PCIe gen2 x1」の接続を確立できる。また、信号規格「PCIe gen2 x1」の接続を確立した後で、この信号規格のメッセージを発することにより、ＦＰＧＡチップ２１内の上記「ＩＰコア」の先に繋がるロジックを動的に書き換えることができる。つまり、ＦＰＧＡチップ２１のコンフィグレーションを書き換えることができる。
　一方、図２Ｂに示した例では、ＦＰＧＡチップ１１とＦＰＧＡチップ２１との間を接続する接続インタフェース３５Ｂは、電気的な接続規格が「SFP+ MSA」のままであるが、その上の信号規格が「10GBase-R」になっている。この信号規格「10GBase-R」は、前述のＣｖＰ技術を利用できないが、通信事業者の通信システムを通常運用する際の標準的な信号規格と同じであるので、この通信システムを定常状態で稼働させる際の信号規格として利用できる。定常状態では、ＦＰＧＡチップ２１のコンフィグレーション変更が要求される機会は比較的少ないので、ＣｖＰ技術を利用できなくても問題はない。
　実際には、接続インタフェース３５Ｂの親ボード１０側の仕様をＦＰＧＡチップ１１の内部機能を用いて変更することができ、子ボード２０側の仕様をＦＰＧＡチップ２１の内部機能を用いて変更することができる。つまり、ＦＰＧＡチップ１１およびＦＰＧＡチップ２１の制御により、図２Ｂのように信号規格「10GBase-R」を選択することができる。
　なお、図１に示した通信システムにおいては、親ボード１０と子ボード２０との間を接続するインタフェースに「SFP+ MSA」（SFF-8431と同じ）規格を採用している。ここで、「SFP+ MSA」規格は電気的な接続規格である。一方、「PCI Express」規格は、電気的な規格の定義と、その上の信号規格の定義との２セクションに分かれている。
　図２Ａ、図２Ｂに示した実施形態では、「SFP+ MSA」規格によるＦＰＧＡチップ１１、２１間の電気的接続が動作状態によって変更されることはないが、その代わりに、その上の信号規格が「10GBase-R」と「PCIe gen2 x1」の信号規格定義部の中から動的に変更される。これら２つの信号規格は両者とも送信に１対、受信に１対の差動電気信号レーンがあることを最低限要求するので、当該の差動電気信号レーンを持つ「SFP+ MSA」規格で電気接続した上で、２つの信号規格を動的に切り替えることが可能である。
＜制御動作の説明＞
－＜電源投入時のセットアップ動作＞
　電源投入時における親ボード１０および子ボード２０のセットアップ動作の具体例を図３に示す。実際には、親ボード１０に電源電力供給が開始された直後から、親ボード１０上のＣＰＵ１３が図３の左側の各ステップＳ１１～Ｓ１７を実行することができる。また、子ボード２０に電源電力供給が開始された直後から、子ボード２０上のＣＰＵ２２が図３の右側の各ステップＳ２１～Ｓ２５を実行することができる。図３に示したセットアップ動作について以下に説明する。
　親ボード１０上のＣＰＵ１３は、ステップＳ１１で、親ボード１０と子ボード２０の間を接続するインタフェースにおける信号規格を、「初期動作用規格」に定めてこのインタフェースをセットアップする。本実施形態では「初期動作用規格」として「PCIe gen2 x1」を指定している。「初期動作用規格」は、ここではＣｖＰ等を利用して、高速でＦＰＧＡのコンフィグレーションを書き換え可能な信号規格を意味している。
　図１に示した例では、親ボード１０側のインタフェースをＦＰＧＡチップ１１内の回路要素を利用して構成することができるので、ＣＰＵ１３がＦＰＧＡチップ１１を制御することにより、親ボード１０側の信号規格を「PCIe gen2 x1」に定めてセットアップすることができる。
　上記と同様に、子ボード２０上のＣＰＵ２２は、ステップＳ２１で、親ボード１０と子ボード２０の間を接続するインタフェースにおける信号規格を、「初期動作用規格」に定めてこのインタフェースをセットアップする。本実施形態では親ボード１０側と同様に、子ボード２０側でも「初期動作用規格」として「PCIe gen2 x1」を指定している。
　図１に示した例では、子ボード２０側のインタフェースをＦＰＧＡチップ２１内の回路要素を利用して構成することができるので、ＣＰＵ２２がＦＰＧＡチップ２１を制御することにより、子ボード２０側の信号規格を「PCIe gen2 x1」に定めてセットアップすることができる。
　子ボード２０側のＣＰＵ２２は、ステップＳ２１を実行した後、次のステップＳ２２で、子ボード２０がスレーブデバイスとしてリンクアップした状態を維持しつつ次の動作まで待機する。
　図３に示した例では、親ボード１０上のＣＰＵ１３は、ステップＳ１２でシステム起動を待った後、次のステップＳ１３に進む。
　図１に示した通信システムの一般的な動作においては、親ボード１０内のデジタル信号処理だけで所望のエミュレーションを実現できるので子ボード２０の機能を使用する必要はない。しかし、図１に示した通信システムを使用するユーザの要求により、例えばソフトウェア無線機能を使う場合には、子ボード２０上のアナログ信号処理機能を使う必要がある。そのような場合に、子ボード２０を使用開始するために親ボード１０上のＣＰＵ１３の処理がステップＳ１３からステップＳ１４に進む。
　親ボード１０上のＣＰＵ１３は、ステップＳ１４で、ＣｖＰ技術を利用して子ボード２０上のＦＰＧＡチップ２１のコンフィグレーションを書き換える。すなわち、ＦＰＧＡチップ２１の新たな構成や機能を定めるコンフィグレーション・データをメモリ１２から読み出し、ＦＰＧＡチップ１１および接続ケーブル３０を経由して子ボード２０に送り、ＦＰＧＡチップ２１を書き換える。この場合、図２Ａに示したように接続インタフェース３５Ａの信号規格が「初期動作用規格」の「PCIe gen2 x1」であるため、ＣｖＰ技術を利用することができ、高速で、すなわち短時間でＦＰＧＡチップ２１のコンフィグレーションを書き換えられる。
　ステップＳ２３において、子ボード２０は、マスタデバイスである親ボード１０のコンフィグレーション・データの書き込みにより、ＦＰＧＡチップ２１が書き換えられる。この場合、ＦＰＧＡチップ１１とＦＰＧＡチップ２１との間のＣｖＰにより、ＦＰＧＡチップ２１のコンフィグレーションを書き換えることができるので、ＣＰＵ２２はステップＳ２３の処理に関与する必要がない。
　子ボード２０のＣＰＵ２２は、ステップＳ２３におけるＦＰＧＡチップ２１のコンフィグレーションの書き換えが完了して信号入出力（Ｉ／Ｏ）の規格変更ができる状態になると、ステップＳ２４からステップＳ２５に進む。この処理の詳細については後述する。
　ステップＳ２５では、子ボード２０のＣＰＵ２２は、子ボード２０側の信号入出力の規格を定常動作において使用する標準規格に変更する。この例では、図２Ｂのように接続インタフェース３５Ｂの標準規格として「10GBase-R」を選択する。
　親ボード１０のＣＰＵ１３は、ステップＳ１４におけるコンフィグレーション・データの書き込みが完了すると、ステップＳ１５からステップＳ１６の処理に進み、子ボード２０に対して信号規格の変更を通知する。この処理の詳細については後述する。
　ステップＳ１７では、親ボード１０のＣＰＵ１３は、親ボード１０側の信号入出力の規格を定常動作において使用する標準規格に変更する。この例では、図２Ｂのように接続インタフェース３５Ｂの標準規格として「10GBase-R」を選択する。
－＜機能変更時のセットアップ動作＞
　機能変更時における親ボード１０のセットアップ動作の具体例を図４に示す。
　図１に示した通信システムにおいて、既に子ボード２０の機能を使用している状態で、例えばユーザの新たな要求に応じて、子ボード２０上のＦＰＧＡチップ２１の機能変更が必要になる場合がある。そのような場合に、親ボード１０のＣＰＵ１３が図４のステップＳ３１～Ｓ３６の動作を実行することができる。
　図４に示したセットアップ動作について以下に説明する。なお、本実施形態では、子ボード２０に対する電源電力供給のオンオフを制御する機能が親ボード１０又は集約コントローラ４０側に備わっている場合を想定している。
　親ボード１０のＣＰＵ１３は、例えば図１に示した集約コントローラ４０から機能変更指示があったかどうかをステップＳ３１で識別し、機能変更指示があった場合に次のステップＳ３２に進む。ステップＳ３２では、ＣＰＵ１３は、子ボード２０に対する電源電力供給を一時的に停止する。
　ＦＰＧＡチップ２１において、その機能や内部構成を定める内部データは揮発性の内部メモリ（不図示）に保持される。したがって、ステップＳ３２の制御の結果として子ボード２０に対する電源電力供給が停止すると、ＦＰＧＡチップ２１の内部データは自然に揮発し、一定時間内に初期化されることになる。この初期化により、新たなコンフィグレーション・データをＦＰＧＡチップ２１に正しく書き込むことが可能になる。
　親ボード１０のＣＰＵ１３は、子ボード２０への電源電力供給が停止している間に、ステップＳ３３で、親ボード１０と子ボード２０の間を接続するインタフェースにおける信号規格を、「初期動作用規格」の「PCIe gen2 x1」に定めてこのインタフェースをセットアップする。これにより、親ボード１０側は、図２ＡのようにＣｖＰ技術の利用が可能な状態になる。
　親ボード１０のＣＰＵ１３は、子ボード２０への電源電力供給を停止してからの経過時間が一定時間になるまでステップＳ３４で待機した後、ステップＳ３５に進み、子ボード２０への電源電力供給を再開する。
　子ボード２０においては、ステップＳ３５の結果として、電源電力供給が再開された場合に図３に示した右側の動作を実行する。したがって、ステップＳ２１、Ｓ２２の結果として、子ボード２０側のインタフェースの信号規格が「PCIe gen2 x1」になり、子ボード２０はＣｖＰが利用可能な状態で待機する。
　親ボード１０のＣＰＵ１３は、ステップＳ３６で、図３のステップＳ１４と同様に、ＣｖＰを利用して子ボード２０上のＦＰＧＡチップ２１のコンフィグレーションを書き換える。すなわち、ＦＰＧＡチップ２１の新たな構成や機能を定めるコンフィグレーション・データをメモリ１２から読み出し、ＦＰＧＡチップ１１および接続ケーブル３０を経由して子ボード２０に送り、ＦＰＧＡチップ２１のコンフィグレーションを書き換える。この場合、図２Ａに示したように接続インタフェース３５Ａの信号規格が「初期動作用規格」の「PCIe gen2 x1」であるため、ＣｖＰを利用することができ、高速で、すなわち短時間でＦＰＧＡチップ２１のコンフィグレーションを書き換えることができる。
　親ボード１０のＣＰＵ１３は、ステップＳ３６を実行した後、図３の各ステップＳ１５～Ｓ１７と同様に処理する。
＜詳細な動作例の説明＞
　図１に示したような通信システムにおいては、親ボード１０と子ボード２０とが協調動作を行うことも可能であるし、親ボード１０と子ボード２０とが互いに独立して制御を行うことも可能である。
－＜親ボード１０と子ボード２０が協調動作する場合＞
　親ボード１０と子ボード２０が協調動作を行う場合の特徴的な動作例を図５Ａおよび図５Ｂに示す。図５Ｂの内容は図５Ａの続きである。
　集約コントローラ４０は、ステップＳ４１で親ボード１０のＣＰＵ１３に対して、システムの電源投入を指示する。この指示に従い、ＣＰＵ１３は、ステップＳ４２でシステムリセットおよび動作開始を指示する。これにより、親ボード１０のＣＰＵ１３およびＦＰＧＡチップ１１と、子ボード２０のＣＰＵ２２およびＦＰＧＡチップ２１とが、それぞれリセットされてから動作を開始する。
　親ボード１０のＣＰＵ１３は、ステップＳ４３でＦＰＧＡチップ１１の初期化のためのコンフィグレーション・データをＣＰＵ１３の内部メモリ又はメモリ１２から読み出して、このコンフィグレーション・データを親ボード１０内部のインタフェース（Ｉ／Ｆ）を介してＦＰＧＡチップ１１に書き込む。これにより、ＦＰＧＡチップ１１のコンフィグレーションは、初期状態になる。
　子ボード２０のＣＰＵ２２は、ステップＳ４４でＦＰＧＡチップ２１の初期化のためのコンフィグレーション・データをＣＰＵ２２の内部メモリ又はメモリ２９から読み出して、このデータを子ボード２０内部のインタフェースを介してＦＰＧＡチップ２１に書き込む。これにより、ＦＰＧＡチップ２１のコンフィグレーションは、初期状態になる。
　親ボード１０のＦＰＧＡチップ１１は、コンフィグレーションが初期状態になった後、ステップＳ４５で、接続部１０ａと接続されたインタフェースのうち、「SFP+」規格の通信に関連するＦＰＧＡチップ１１のピンを、「PCIe gen2 x1」の信号規格に合わせて動作を開始する。なお、各シーケンス図では、「PCIe gen2 x1」のことを「「PCIe」と省略して記載している。
　子ボード２０のＦＰＧＡチップ２１は、コンフィグレーションが初期状態になった後、ステップＳ４６で、接続部２０ａと接続されたインタフェースのうち、「SFP+」規格の通信に関連するＦＰＧＡチップ２１のピンを、「PCIe gen2 x1」の信号規格に合わせて動作を開始する。
　親ボード１０のＦＰＧＡチップ１１、及び子ボード２０のＦＰＧＡチップ２１は、これらの間で「PCIe gen2 x1」の信号規格に従って通信できるように、ステップＳ４７でリンクアップした状態で待機する。
　図５Ａ、図５Ｂに示した例では、子ボード２０のＦＰＧＡチップ２１の機能を再設定するための指示を、集約コントローラ４０がステップＳ４８で親ボード１０のＣＰＵ１３へ送信している。
　この場合、集約コントローラ４０からの指示を受け取ったＣＰＵ１３は、指示された機能に係るＦＰＧＡチップ２１のコンフィグレーション・データを、ステップＳ４９でメモリ１２から取り出す。更に、ステップＳ５０において、親ボード１０のＣＰＵ１３は、ＦＰＧＡチップ１１に対し、このコンフィグレーション・データを子ボード２０のＦＰＧＡチップ２１にＣｖＰで書き込む指示を与える。
　親ボード１０のＦＰＧＡチップ１１は、ＣＰＵ１３からの指示に従い、ステップＳ５１でＣｖＰを実行する。すなわち、ＦＰＧＡチップ１１は、ＣＰＵ１３から転送されたＦＰＧＡチップ２１のコンフィグレーション・データを「PCIe gen2 x1」の信号規格に従い、接続インタフェース３５Ａを経由してＦＰＧＡチップ２１に送信する。この場合、子ボード２０のＦＰＧＡチップ２１は、ＦＰＧＡチップ１１からＣｖＰで送信されたコンフィグレーション・データを自身の内部に書き込む。
　子ボード２０のＦＰＧＡチップ２１は、ステップＳ５２で自身の動作をリセットした後、新たなコンフィグレーションに従って動作を開始する。
　子ボード２０のＦＰＧＡチップ２１は、ステップＳ５３で、接続部２０ａと接続されたインタフェースのうち、「SFP+」規格の通信に関連するＦＰＧＡチップ２１のピンを、「PCIe gen2 x1」の信号規格に合わせて動作を開始する。すなわち、ステップＳ５２のリセットにより「初期動作用規格」である「PCIe gen2 x1」の信号規格が選択される。
　親ボード１０のＦＰＧＡチップ１１、及び子ボード２０のＦＰＧＡチップ２１は、これらの間で「PCIe gen2 x1」の信号規格に従って通信できるように、ステップＳ５４でリンクアップした状態で待機する。
　子ボード２０のＦＰＧＡチップ２１は、新たなコンフィグレーションへの切替が完了しているので、次のステップＳ５５で、親ボード１０との間の通信に使用するピンの信号規格の切替準備が完了したことをＣＰＵ１３へ通知する。
　親ボード１０のＣＰＵ１３は、ＦＰＧＡチップ２１から切替準備の完了通知を受信した後、ステップＳ５６で、子ボード２０の動作モード切替時刻を指示する情報を子ボード２０のＣＰＵ２２へ通知する。なお、この通知の際に使用する信号規格については、「初期動作用規格」の「PCIe gen2 x1」の信号規格であってもよく、「SFP+」規格で定義されている制御用の信号規格であってもよい。
　親ボード１０のＣＰＵ１３は、動作モードの切替予定時刻、つまりステップＳ５６で指示した動作モード切替時刻になると、「SFP+」規格の通信に関連するＦＰＧＡチップ１１のピンの動作モード、すなわち信号規格の切替を、ステップＳ５７でＦＰＧＡチップ１１に指示する。
　子ボード２０のＣＰＵ２２は、ＣＰＵ１３から通知された動作モード切替時刻になると、「SFP+」規格の通信に関連するＦＰＧＡチップ２１のピンの動作モード、すなわち信号規格の切替を、ステップＳ５８でＦＰＧＡチップ２１に指示する。
　親ボード１０のＦＰＧＡチップ１１は、ＣＰＵ１３からの指示に従い、ステップＳ５９で「SFP+」規格の通信に関連するＦＰＧＡチップ１１のピンの信号規格を「10GBase-R」に切り替えて動作を開始する。
　子ボード２０のＦＰＧＡチップ２１は、ＣＰＵ２２からの指示に従い、ステップＳ６０で「SFP+」規格の通信に関連するＦＰＧＡチップ２１のピンの信号規格を「10GBase-R」に切り替えて動作を開始する。
　ステップＳ５９、Ｓ６０が完了した時点で、図３に示した親ボード１０および子ボード２０のセットアップが完了する。したがって、図１に示した通信システムは、図５ＢのステップＳ６１で定常動作、すなわち本番動作に移行することができる。つまり、この通信システム上で通常使用される各種のソフトウェアやハードウェアが想定している信号規格と、図２Ｂに示した接続インタフェース３５Ｂにおける実際の信号規格とが一致するので、この通信システムは正しく動作することになる。
　図５ＢのステップＳ６１以降においては、親ボード１０側から見ると、子ボード２０側は、それまでと異なる新しい機能を持った光モジュールとして扱うことができる。この新しい機能は、親ボード１０がＦＰＧＡチップ２１のコンフィグレーションを書き換えることにより実現されたものである。
　一方、例えばユーザの要求により、既に使用している子ボード２０の機能や構成に新たな変更を加える必要が生じたような場合には、図４に示したようにセットアップする必要がある。図５Ｂに示した例では、集約コントローラ４０がステップＳ６２で、親ボード１０のＣＰＵ１３に対してシステムリセットの指示を与える。
　親ボード１０のＣＰＵ１３は、集約コントローラ４０からシステムリセットの指示を受け取ると、次のステップＳ６３で子ボード２０を含む全ての電源の遮断を実行する。なお、親ボード１０側についてはステップＳ６３で必ずしも電源を遮断する必要はない。ステップＳ６３により、子ボード２０上のＦＰＧＡチップ２１のコンフィグレーション・データは自然に揮発し、親ボード１０および子ボード２０の各部は初期状態から再起動する。つまり、図５Ａに示したステップＳ４２以降の動作が再び実行される。
－＜親ボード１０と子ボード２０が独立して動作する場合＞
　親ボード１０と子ボード２０がそれぞれ独立した動作を行う場合の特徴的な動作例を図６Ａおよび図６Ｂに示す。図６Ｂの内容は図６Ａの続きである。
　図６Ａおよび図６Ｂに示した動作のうち、ステップＳ４１～Ｓ５０については図５Ａおよび図５Ｂに示した動作と同じである。また、図６Ａおよび図６Ｂにおいて、図５Ａおよび図５Ｂと同じ内容の処理については同じステップ番号を付与して示してある。したがって、以下の説明において同じ内容の動作説明は省略する。図６Ａおよび図６Ｂに示した動作について以下に説明する。
　図６ＢのステップＳ５０において、親ボード１０のＣＰＵ１３は、ＦＰＧＡチップ１１に対し、ＦＰＧＡチップ２１のコンフィグレーション・データを、子ボード２０のＦＰＧＡチップ２１にＣｖＰで書き込む指示を与える。
　親ボード１０のＦＰＧＡチップ１１は、ＣＰＵ１３からの指示に従い、ステップＳ５１ＢでＣｖＰを実行する。すなわち、ＦＰＧＡチップ１１は、ＣＰＵ１３から転送されたデータを「PCIe gen2 x1」の信号規格に従い、接続インタフェース３５Ａを経由してＦＰＧＡチップ２１に送信する。この場合、子ボード２０のＦＰＧＡチップ２１は、ＦＰＧＡチップ１１からＣｖＰで送信されたコンフィグレーション・データを自身の内部に書き込む。
　子ボード２０のＦＰＧＡチップ２１は、次のステップＳ５２で自身の動作をリセットした後、新たなコンフィグレーションに従って動作を開始する。
　子ボード２０のＦＰＧＡチップ２１のコンフィグレーションが書き換えられると、子ボード２０側は、接続部２０ａのインタフェースについて「PCIe gen2 x1」の信号規格を使用する必要はなくなる。したがって、子ボード２０のＦＰＧＡチップ２１は、ステップＳ５３Ｂで、「SFP+」規格の通信に関連するＦＰＧＡチップ２１のピンの信号規格を、図１の通信システムが定常状態で使用する「10GBase-R」に切り替えて動作を開始する。
　図６Ｂに示した動作においては、親ボード１０のＣＰＵ１３は子ボード２０側の実際の状態を把握することはできない。しかし、ＣＰＵ１３がステップＳ５０でＦＰＧＡチップ１１に指示を与えてから一定時間、例えは１秒～数秒程度を経過したときには、ＦＰＧＡチップ２１におけるステップＳ５２が完了していると予想される。そこで、ＣＰＵ１３はステップＳ５０の実行から一定時間が経過するとステップＳ５７Ｂを実行する。
　親ボード１０のＣＰＵ１３は、ステップＳ５７Ｂにおいて、「SFP+」規格の通信に関連するＦＰＧＡチップ１１のピンの動作モード、すなわち信号規格の切替をＦＰＧＡチップ１１に指示する。
　親ボード１０のＦＰＧＡチップ１１は、ＣＰＵ１３からの指示に従い、ステップＳ５９で「SFP+」規格の通信に関連するＦＰＧＡチップ１１のピンの信号規格を「10GBase-R」に切り替えて動作を開始する。
　子ボード２０側がステップＳ５３Ｂを実行し、且つ親ボード１０がステップＳ５９を実行した後は、図２Ｂに示したように、信号規格が「10GBase-R」の接続インタフェース３５Ｂにより、親ボード１０と子ボード２０とが接続された状態になる。
　したがって、図６ＢのステップＳ６１以降は、図１に示した通信システムが定常状態で使用する標準的な信号規格「10GBase-R」でＦＰＧＡチップ１１とＦＰＧＡチップ２１との間の通信を行うことができる。つまり、ＦＰＧＡチップ１１およびＦＰＧＡチップ２１は、ステップＳ６１で、信号規格「10GBase-R」を用いて本番動作を開始する。
　図６Ｂの各ステップＳ６２、Ｓ６３の処理については、図５Ｂに示した各ステップＳ６２、Ｓ６３の動作と同様である。
＜光トランシーバ機能制御システムの変形の可能性＞
　図１に示した通信システムにおいては、親ボード１０上にＣＰＵ１３を配置し、子ボード２０上にＣＰＵ２２を配置しているが、ＣＰＵ１３と同等の機能をＦＰＧＡチップ１１に内蔵し、ＣＰＵ２２と同等の機能をＦＰＧＡチップ２１に内蔵することもできる。
　具体例的には、専用のＣＰＵが内蔵されているＦＰＧＡデバイスの製品を使用する場合には、その内蔵ＣＰＵ自体がＦＰＧＡデバイスを操作するためのインタフェースを持っているので、内蔵ＣＰＵの機能により、上記実施形態の各ＣＰＵ１３、２２と同じ機能を実現できる。
　また、一般的なＦＰＧＡデバイスの製品は、その全体を書き換える代わりに一部のみを書き換える機能、すなわちパーシャルリコンフィグレーションの機能を搭載している場合が多いので、この機能を利用できる。例えば、仮想内蔵ＣＰＵ上で動くプログラムの動作に従って、仮想内蔵ＣＰＵの部分以外のＦＰＧＡ領域に対して、一部のみを書き換える機能によって信号規格をサポートする回路を書き込み、動作させることもできる。
　なお、上述の実施形態においては、子ボード２０およびＦＰＧＡチップ２１を様々な通信ネットワークのエミュレーションを行うために利用することを想定しているが、他の用途でも利用できる。例えば、図１に示した通信システム使用する通信事業者などが設備の利用状況に合わせて装置の役割を変更する場合に利用できる。具体的には、ユーザが使用終了したなどで使用されなくなった装置の機能を消去し、新たに使用開始するユーザに対してそのユーザが求める機能を書き込んで再使用する、などである。
　なお、親ボード１０に与える機能変更指示については、図１に示した通信システムの集約コントローラ４０や、その他の制御端末を操作するユーザ等が発生することもできるし、所定の通信ネットワークを経由して接続可能な集中制御端末を利用し遠隔操作により発生することもできる。
＜光トランシーバ機能制御システムの利点＞
　図１に示したように光トランシーバ３１を含む接続ケーブル３０を経由して親ボード１０と子ボード２０とを接続し、電気ケーブル３２上の信号に含まれるJTAG規格の制御信号を利用してＦＰＧＡチップ２１のコンフィグレーションを書き換える場合には、通信速度が低速であるため書き換えに時間がかかる。しかし、例えば図２Ａに示したように「PCIe gen2 x1」などの信号規格を選択して接続インタフェース３５Ａを接続した上で、ＣｖＰ技術などを利用することにより、例えば１秒以内に書き換えを完了することが可能になる。しかも、ＦＰＧＡチップ２１の書き換えが完了した後で図２Ｂに示すように「10GBase-R」などの信号規格に切り替えるので、通信事業者などが通信システムを運用する際に、信号規格の不一致が生じることがなくなる。すなわち、定常状態では標準的な信号規格である「10GBase-R」のインタフェースで親ボード１０と子ボード２０とが接続されているので、通信システム上で動作している既存のソフトウェアやハードウェアに変更を加えなくても、正しく動作することになる。また、新たな通信回路や通信ケーブルを追加する必要がないので、部品数の増加や配線の複雑化を避けることができ、通信システムのメンテナンスが容易になる。
　図１に示した通信システムにおいては、子ボード２０がアナログ規格を含む仕様に対応した集積回路デバイスとしてＳＤＲ用集積ＲＦチップ２３を備え、子ボード２０上のＦＰＧＡチップ２１は少なくとも一部分が前記集積回路デバイスと接続可能に構成されている。したがって、アナログ信号処理を必要とするソフトウェア無線などの機能をアドオンボードである子ボード２０を親ボード１０に接続することで実現できる。しかも、ＦＰＧＡチップ２１のコンフィグレーションにより、ＦＰＧＡチップ２１およびＳＤＲ用集積ＲＦチップ２３の接続状態および機能を変更できる。
　図１に示した通信システムにおいては、システム制御部であるＣＰＵ１３および２２の通信制御において、親ボード１０側がマスタ、子ボード２０側がスレーブとなって、ＦＰＧＡチップ２１のコンフィグレーションを書き換える。したがって、子ボード２０に新たなハードウェアを追加したり、ハードウェアに変更を加えたりしなくても、親ボード１０側に用意した新たなコンフィグレーション・データを用いてＦＰＧＡチップ２１を書き換えて、子ボード２０の機能や構成を変更できる。
　図１に示した通信システムにおいては、ＣＰＵ１３が子ボード２０の電源電力供給を制御する機能を含んでいる。また、ＣＰＵ１３は例えば図４に示したステップＳ３２、Ｓ３５で子ボード２０への電源電力供給を制御している。これにより、ＦＰＧＡチップ２１に書き込まれたデータを揮発させて初期化することができる。したがって、その後で新たなコンフィグレーションのデータを正しく書き込むことが容易になる。
　図１に示した通信システムにおいては、子ボード２０がＦＰＧＡチップ２１を搭載しているので、ＦＰＧＡチップ２１のコンフィグレーションの書き換えにより、所望の機能が得られるように子ボード２０の構成を必要に応じて変更できる。
　また、図１に示した通信システムのように、親ボード１０と子ボード２０のそれぞれにＦＰＧＡチップ１１および２１を搭載する場合には、親ボード１０と子ボード２０の間を接続するインタフェースの信号規格を、例えば図２Ａ、図２Ｂのように切り替えることが可能になる。したがって、このインタフェースのためにＦＰＧＡチップ１１および２１以外の部品を新たに追加することなく、信号規格を切り替えることが可能になる。
　１０　親ボード
　１０ａ，２０ａ　接続部
　１１，２１　ＦＰＧＡチップ（再構成可能デバイス）
　１２　メモリ
　１３，２２　ＣＰＵ（システム制御部）
　２０　子ボード
　２３　ＳＤＲ用集積ＲＦチップ（集積回路デバイス）
　２４　光部品群
　２５　ケージ
　２５ａ　接続部
　２６，２７　光トランシーバ
　２８　光ファイバ
　２９　メモリ
　３０　接続ケーブル
　３１　光トランシーバ
　３２　電気ケーブル
　３３，３４　伝送路
　３５Ａ，３５Ｂ　接続インタフェース
　３６　通信
　４０　集約コントローラ

Claims (8)

  1. 　デジタル信号を処理する親ボードと、光トランシーバを含む所定のインタフェースを介して前記親ボードに接続された子ボードとを有する光トランシーバ機能制御システムにおいて、
    　前記親ボードおよび前記子ボードのそれぞれが、前記インタフェースの信号規格を可変にする接続可変構造を含み、
    　少なくとも前記子ボードは、前記子ボードが提供する機能の構成を書き換えることが可能な再構成可能デバイスを含み、
    　前記インタフェースの信号規格は、前記再構成可能デバイスの高速な構成書き換えが可能な第１規格と、システムの定常動作に対応した第２規格とを含み、
    　前記親ボードおよび前記子ボードを制御するシステム制御部が、電源投入時、システム起動時、又はシステム仕様変更時に、前記第１規格を優先的に選択した後、前記親ボードと前記子ボードとの間で通信を行い、前記子ボードの再構成可能デバイスの構成を書き換え、書き換え後に前記第２規格に切り替えて定常動作に移行する、
    　光トランシーバ機能制御システム。
  2. 　前記子ボードは、アナログ規格を含む仕様に対応した集積回路デバイスを備え、
    　前記再構成可能デバイスは、少なくとも一部分が前記集積回路デバイスと接続可能に構成される、
    　請求項１に記載の光トランシーバ機能制御システム。
  3. 　前記システム制御部の通信制御において、前記親ボード側がマスタ、前記子ボード側がスレーブとなって、前記再構成可能デバイスの構成書き換えを実行する、
    　請求項１に記載の光トランシーバ機能制御システム。
  4. 　前記システム制御部は、前記子ボードが必要とする電源電力の供給を制御する機能を含み、
    　前記システム制御部は、前記再構成可能デバイスの構成を書き換える前に、前記子ボードへの電源電力供給を一時的に停止し、前記再構成可能デバイスの構成データを初期化してから、電源電力供給を再開する、
    　請求項３に記載の光トランシーバ機能制御システム。
  5. 　前記再構成可能デバイスは、構成をプログラム可能なゲートアレイである、
    　請求項１に記載の光トランシーバ機能制御システム。
  6. 　前記親ボードおよび前記子ボードのそれぞれが、前記再構成可能デバイスを備える、
    　請求項１乃至請求項５のいずれか１項に記載の光トランシーバ機能制御システム。
  7. 　デジタル信号を処理する親ボードと、光トランシーバを含む所定のインタフェースを介して前記親ボードに接続された子ボードとを有し、少なくとも前記子ボードは、前記子ボードが提供する機能の構成を書き換えることが可能な再構成可能デバイスを含み、前記親ボードおよび前記子ボードのそれぞれが、前記インタフェースの信号規格を可変にする接続可変構造を含み、前記インタフェースの信号規格は、前記再構成可能デバイスの構成書き換えが可能な第１規格と、システムの定常動作に対応した第２規格とを含む光トランシーバ機能制御システムにおいて、前記子ボードの再構成可能デバイスの構成書き換えを実施するための通信システム制御方法であって、
    　電源投入時、システム起動時、又はシステム仕様変更時に、前記第１規格を優先的に選択した後、
    　前記親ボードと前記子ボードとの間で通信を行い、前記再構成可能デバイスの構成を書き換え、
    　前記構成書き換えの後に前記第２規格に切り替えて定常動作に移行する、
    　通信システム制御方法。
  8. 　前記子ボードの機能を変更する場合には、前記再構成可能デバイスの構成を書き換える前に、前記子ボードへの電源電力供給を一時的に停止し、前記再構成可能デバイスの構成データを初期化してから、電源電力供給を再開する、
    　請求項７に記載の通信システム制御方法。
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