DE102019113512A1

DE102019113512A1 - Niederspannungsspeichervorrichtung

Info

Publication number: DE102019113512A1
Application number: DE102019113512.5A
Authority: DE
Inventors: Mahmut Sinangil; Yen-Huei Chen; Matt Lin; Hung-jen Liao; Jonathan Chang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-06-18
Filing date: 2019-05-21
Publication date: 2019-12-19
Also published as: US20240055048A1; US11763882B2; US20220359001A1

Abstract

Eine Zwölftransistor- (12T) Speicherzelle für eine Speichervorrichtung, die ein Übertragungsgate, eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, und einen Tristate-Inverter umfasst, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist. Der querverbundene Inverter enthält einen anderen Tristate-Inverter, der mit einer Inverterschaltung querverbunden ist. Verschiedene Operationen für die 12T-Speicherzelle, sowie Schaltungen zum Durchführen der Operationen werden offenbart.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG(EN)
Diese Anmeldung beansprucht die Priorität der provisorischen U.S. Anmeldung Nr. 62/686,357 eingereicht am 18. Juni 2018, mit Titel „SRAM Bit Cell“, deren gesamte Offenbarung hierin vollständig einbezogen ist.
ALLGEMEINER STAND DER TECHNIK
Eine statische Direktzugriffsspeicher- (SRAM) Vorrichtung ist eine Art von Halbleiterspeicher, der Daten in der Form von Bits unter Verwendung einer bistabilen Schaltung speichert, ohne dass die Notwendigkeit einer Aktualisierung besteht. Speicherarrays enthalten mehrere Speicherzellen, die in Zeilen und Spalten angeordnet sind. Jede Speicherzelle enthält typischerweise Verbindungen mit einer Leistungsversorgungsspannung und einer Referenzspannung. Bitzeilen (BL) werden für den Zugriff auf eine Speicherzelle verwendet, während Wortzeilen (WL) die Verbindungen mit den Bitzeilen steuern. Eine Wortzeile wird üblicherweise mit den Speicherzellen in einer Zeile eines Speicherarrays gekoppelt, wobei verschiedene Wortzeilen für verschiedene Zeilen bereitgestellt wurden.
Einige SRAM-Speicherzellen enthalten Transistoren, die zwischen einem oberen Referenzpotenzial und einem unteren Referenzpotenzial verbunden sind, wobei einer von zwei Speicherknoten die Daten speichert, die zu speichern sind (z. B. „1“) und der andere Speicherknoten komplementäre Daten speichert (z. B. „o“). Beispielsweise enthält eine typische SRAM-Speicherzellenanordnung sechs Transistoren („6T“). Jedes Bit in der SRAM-Zelle wird auf vier Transistoren gespeichert, die zwei querverbundene Inverter bilden. Die beiden anderen Transistoren sind mit der Speicherzellenwortzeile verbunden, um beim Lesen und Schreiben Zugriff auf die Speicherzelle zu bieten, indem sie die Zelle selektiv mit ihren Bitzeilen verbinden.
In einigen Fällen funktioniert eine 6T-Speicherzelle möglicherweise nicht auf niedrigen Spannungspegeln, da es zu Schreibbarkeits-, Lesestabilitäts- und Lesbarkeitsproblemen kommt. Alternative Speicherzellendesigns können bei niedrigen Spannungspegeln funktionieren, aber einige dieser Designs stellen andere Probleme dar. Beispielsweise kann ein Speicherzellendesign einen größeren Bereich eines Speicherarrays verbrauchen, oder eine Speicherzelle kann in der Herstellung mindestens teilweise basierend auf dem Layout der Speicherzelle herausfordernd sein.
Figurenliste
Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.

1 illustriert ein schematisches Diagramm einer Speicherzelle nach einigen Ausführungsformen;
2 zeigt ein Beispiellayout der Speicherzelle aus 1 nach einigen Ausführungsformen;
3 illustriert ein Blockdiagramm einer Beispielspeichervorrichtung nach einigen Ausführungsformen;
4 zeigt ein Ablaufdiagramm eines Beispielverfahrens zum Schreiben von Eingabedaten in eine oder mehr Speicherzellen;
5 illustriert ein schematisches Diagramm der Einheitenschreibschaltung, die sich für die Verwendung in einer Speichervorrichtung eignet, die das Verfahren, das in 4 dargestellt ist, nach einigen Ausführungsformen ausführt;
6 zeigt Lese- und Schreibpfade für die Lese- und Schreibschaltung aus 5 nach einigen Ausführungsformen;
7 illustriert ein Beispieltimingdiagramm für eine Leseoperation in einer Speichervorrichtung aus 5 nach einigen Ausführungsformen;
8 zeigt ein Beispieltimingdiagramm für eine maskierte Schreiboperation in einer Speichervorrichtung aus 5 nach einigen Ausführungsformen;
9 illustriert ein schematisches Diagramm einer Speichervorrichtung, die konfiguriert ist, Spaltenmultiplexing nach einigen Ausführungsformen auszuführen;
10 zeigt ein beispielhaftes schematisches Diagramm, das eine Schreib-Durch-Operation nach einigen Ausführungsformen darstellt;
11 illustriert ein Blockdiagramm einer Speichervorrichtung und Schaltung für Leistungsmanagement nach einigen Ausführungsformen; und
12 zeigt ein Beispielsystem, das eine oder mehr Speichervorrichtungen nach einigen Ausführungsformen enthalten kann nach einigen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Formung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt geformt sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal geformt werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
Ausführungsformen, die hierin beschrieben sind, stellen eine Zwölftransistor-(12T) Speicherzelle für eine Speichervorrichtung bereit, die ein Übertragungsgate, eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, und einen Tristate-Inverter umfasst, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist. Der querverbundene Inverter enthält einen anderen Tristate-Inverter, der mit einer Inverterschaltung querverbunden ist. Die 12T-Speicherzelle ist in der Lage, eine niedrigere Spannung zu betreiben, als einige andere Arten von Speicherzellen (z. B. 6T-Speicherzellen). Die 12T-Speicherzelle unterstützt eine Vielzahl von Funktionen, einschließlich, aber nicht beschränkt auf Lese- und Schreiboperationen sowie eine Bitschreiboperation, eine Byteschreiboperation, eine Spaltenmultiplexingoperation, eine Testoperation und/oder Leistungsmanagementoperationen. Jede geeignete Speichervorrichtung kann verwendet werden, einschließlich unter anderem eine statische Direktzugriffsspeicher- (SRAM) Vorrichtung.
1 illustriert ein schematisches Diagramm einer Speicherzelle nach einigen Ausführungsformen. Die Speicherzelle 100 enthält zwölf Transistoren M1 bis M12. In der illustrierten Ausführungsform sind die Transistoren M1, M4, M7, M8, M11 und M12 N-Transistoren und die Transistoren M2, M3, M5, M6, M9 und M10 sind P-Transistoren. Transistoren M5, M6, M7, M8 sind in Reihe geschaltet sind als ein Tristate-Inverter 102 konfiguriert. Eine Source des Transistors M5 ist betrieblich mit einer ersten Spannungsversorgung 104 (z. B. VDD) verbunden und eine Source des Transistors M8 ist betrieblich mit einer zweiten Spannungsversorgung 106 (z. B. VSS oder Erde) verbunden. Der Drain des Transistors M5 ist betrieblich mit der Source des Transistors M6 verbunden und die Source des Transistors M7 ist betrieblich mit dem Drain des Transistors M8 verbunden. Der Drain des Transistors M6 und der Drain des Transistors M7 sind an Knoten 108 des Tristate-Inverters 102 betrieblich miteinander verbunden. Das Gate des Transistors M6 und das Gate des Transistors M7 sind betrieblich am Knoten 110 miteinander verbunden. Das Gate des Transistors M8 ist betrieblich mit einem Gate des Transistors M5 ist betrieblich mit einer Wortzeilen- (WL) Signalleitung verbunden und das Gate des Transistors M8 ist betrieblich mit einer Wortzeilenspalten- (WLB) Signalleitung verbunden. Das Signal auf der WLB ist ein Komplement des Signals auf der WL.
Die Transistoren M1 und M2 sind parallel geschaltet und als Übertragungsgate 112 konfiguriert. Eine Eingabesignalleitung an das Übertragungsgate 112 ist eine Bitzeile (BL) und eine Ausgabesignalleitung des Übertragungsgate 112 ist betrieblich mit dem Knoten 108 verbunden. Das Gate des Transistors M1 ist betrieblich mit einer WL-Signalleitung verbunden und das Gate des Transistors M2 ist betrieblich mit einer WLB-Signalleitung verbunden.
Die Transistoren M3, M4 sind in Reihe geschaltet und als ein Inverter 114 konfiguriert. Die Source des Transistors M3 ist betrieblich mit der ersten Spannungsversorgung 104 verbunden und die Source des Transistors M4 ist betrieblich mit der zweiten Spannungsversorgung 106 verbunden. Der Drain des Transistors M3 ist am Knoten 116 betrieblich mit dem Drain des Transistors M4 verbunden. Die Gates der Transistoren M3, M4 sind betrieblich an Knoten 118 miteinander verbunden. Knoten 116 ist betrieblich mit Knoten 110 verbunden und Knoten 118 ist betrieblich mit Knoten 108 verbunden. So sind der Tristate-Inverter 102 und der Inverter 114 betrieblich miteinander verbunden und bilden eine querverbundene Inverterschaltung 120.
Transistoren M9, M10, M11, M12 sind in Reihe geschaltet sind als ein Tristate-Inverter 122 konfiguriert. Die Source des Transistors M9 ist betrieblich mit der ersten Spannungsversorgung 104 verbunden und die eine des Transistors M12 ist betrieblich mit der zweiten Spannungsversorgung 106 verbunden. Der Drain des Transistors M9 ist betrieblich mit der Source des Transistors M10 verbunden und die Source des Transistors M11 ist betrieblich mit dem Drain des Transistors M12 verbunden. Der Drain des Transistors M10 und der Drain des Transistors M11 sind des Tristate-Inverters 122 betrieblich gemeinsam an Knoten 124 verbunden. Knoten 124 ist betrieblich mit einer Lesebitzeilen- (RBL) Signalleitung verbunden. Die Gates der Transistoren Mg, M12 sind betrieblich an Knoten 126 miteinander verbunden. Knoten 126 ist betrieblich mit Knoten 116 verbunden. Das Gate des Transistors Mio ist betrieblich mit einer Lesewortzeilenspalten- (RWLB) Signalleitung verbunden und das Gate des Transistors M11 ist betrieblich mit einer Lesewortzeile- (RWL) Signalleitung verbunden. Das Signal auf der RWLB ist ein Komplement des Signals auf der RWL.
2 zeigt ein Beispiellayout der Speicherzelle aus 1 nach einigen Ausführungsformen. In der illustrierten Ausführungsform können die Spaltensignalzeilen der Speicherzelle, wie etwa die Bitzeilensignalleitungen (z. B. BL und BLB) in der ersten Metalllage liegen und die Zeilensignalleitungen, wie etwa die Wortsignalleitungen (z. B. WL und WLB) können in der zweiten Metalllage liegen. Die Zeilensignalleitungen sind um der Klarheit Willen in 2 nicht dargestellt.
Die Grenze der Speicherzelle 200 ist durch die gestrichelte Linie 202 dargestellt. Die Kontakte 204, 206, 208, 210, 212, 214, 216, 218 stellen einen leitfähigen Kontakt zwischen einer Nichtmetalllage 220 dar, wie etwa eine Polysiliziumlage und eine Metalllage (z. B. eine zweite Metalllage). Die Metalllage kann die Wortsignalleitungen WLB , WL, RWL und RWLB, sowie die Signalleitungen für BL_in, BLB-in und die ersten und zweiten Spannungsversorgungen (z. B. VDD und VSS) enthalten. In der illustrierten Ausführungsform ist die Speicherzelle 200 eine vier Nichtmetalllagen breite Speicherzelle, in der die Nichtmetalllage strukturiert ist, vier Nichtmetallleitungen 222, 224, 226, 228 (z. B. vier Polysiliziumleitungen) zu enthalten. Andere Ausführungsformen können jede geeignete Anzahl von Nichtmetallleitungen enthalten, wie etwa beispielsweise sechs oder sieben Leitungen.
Ein Vorteil der vier Nichtmetallleitungen ist, dass die Länge der Bitzeilen kürzer ist als bei Speicherzellen, die eine andere Anzahl von Nichtmetallleitungen aufweisen. Kürzere Bitzeilen weisen eine geringere Kapazität auf. Weiterhin können die Funktionen der Speicherzelle (z. B. lesen oder schreiben) schneller ausgeführt werden und die Speicherzelle kann bei geringeren Spannungen funktionieren.
Die Kontakte 230, 232, 234, 236, 238, 240 stellen einen leitfähigen Kontakt zwischen einer Metalllage (z. B. einer ersten Metalllage) und einer anderen Metalllage (nicht dargestellt) dar. Die Kontakte sind für leitfähige Verbindungen zwischen den Metallsignalleitungen BL, RBL, BL_in, BLB-in-Leitungen und den ersten und zweiten Spannungsversorgungen (z. B. VDD und VSS) und einer anderen Metallsignalleitung bereitgestellt.
Oxidregionen 244 sind in einem Speicherarray zwischen den Speicherzellen fortlaufend. In Ausführungsformen, in denen das Speicherarray Unterarrays enthält, können die Oxidregionen 244 in jedem Unterarray fortlaufend sein oder die Oxidregionen 244 können in dem gesamten Speicherarray fortlaufend sein.
Ein Transistor mit einer höheren Schwellspannung kann einen höheren Strom bereitstellen aber kann eine höhere Leckrate aufweisen, wenn der Transistor abgeschaltet ist. Ein Transistor mit einer geringeren Schwellspannung kann einen geringeren Strom bereitstellen aber kann eine geringere Leckrate aufweisen, wenn der Transistor abgeschaltet ist. In einigen Ausführungsformen können einige oder alle der Transistoren in der Speicherzelle 100, 200 unterschiedliche Dotierungspegel aufweisen, um eine unterschiedliche Schwellspannung zu erzeugen (höhere oder niedrigere Schwellspannung). Einige der Transistoren in der Speicherzelle können entworfen sein, mit einer geringeren Schwellspannung schneller zu sein.
In einem Aspekt können die Transistoren in dem Leseport der Speicherzelle 100, 200 bei einer anderen Schwellspannung funktionieren, als die Transistoren in dem Schreibport der Speicherzelle 100, 200. Beispielsweise kann in einer Ausführungsform eine Speicherzelle entworfen sein, die Transistoren in dem Leseport schneller laufen zu lassen, als die Transistoren in dem Schreibport. In dieser beispielhaften Ausführungsform können die Transistoren in dem Leseport mit einer geringeren Schwellspannung laufen, als der Schwellspannung der Transistoren in dem Schreibport (Transistoren in dem Schreibport können eine höhere Schwellspannung im Vergleich mit der Schwellspannung der Transistoren in dem Leseport betreiben). In einigen Fällen können die Transistoren in dem Leseport einen höheren Leckstrom aufweisen als die Transistoren in dem Schreibport, aber der Gesamtleckstrom für den Leseport kann dennoch geringer sein, als wenn alle Transistoren in der Speicherzelle (die Lese- und Schreibports) bei einer geringeren Schwellspannung laufen.
Mit Verweis auf 1 und 2 formen das Übertragungsgate 112 und die querverbundene Inverterschaltung 120 (z. B. der Tristate-Inverter 102 und der Inverter 114) einen Schreibport 128 und der Tristate-Inverter 122 ist ein Leseport 130. Die Transistoren in dem Schreibport können bei einer ersten Schwellspannung V_T1 laufen und die Transistoren in dem Leseport können bei einer zweiten Schwellspannung V_T2 laufen, wobei V_T1 = V_T2, V_T1 < V_T2, oder V_T1 > V_T2, je nach Design der Transistoren (z. B. der Dotierungsebenen für die Transistoren). Wenn die Schwellspannung der Transistoren in einem Port, wie etwa dem Leseport, bei einer geringeren Spannung läuft als die Schwellspannung der Transistoren in dem anderen Port (z. B. dem Schreibport), kann dies zu einer Speicherzelle führen, die dieselbe oder eine höhere Leistung für einen Betrieb (z. B. einen schnelleren Lesebetrieb) und einen geringeren Leckstrom als eine Speicherzelle aufweist, wobei alle Transistoren bei einer höheren Schwellspannung laufen.
3 illustriert ein Blockdiagramm einer Beispielspeichervorrichtung nach einigen Ausführungsformen. Die beispielhafte Speichervorrichtung verwendet eine hierarchische Struktur für jeden Lesepfad in der Speichervorrichtung. In anderen Ausführungsformen kann ein Lesepfad eine nichthierarchische Struktur aufweisen (z. B. keine globale Lesebitzeile)). Die Leistungskriterien für eine Speichervorrichtung können bestimmen, ob eine hierarchische oder nichthierarchische Struktur verwendet wird. Um der Kürze Willen sind die Aktivierungs- und Deaktivierungssignale für die Puffer, Eingabedatenlatch und der Ausgabedatenlatch sowie die Taktsignale (rck, wck) von Ausgabe- und Eingabedatenlatch nicht beschrieben.
Jede Speicherzelle 300 in dem Speicherarray 302 kann als eine 12T-Speicherzelle konfiguriert sein, wie in 1 dargestellt. Die Speicherzellen 300 sind in Unterarrays 304 gruppiert. In dem beispielhaften hierarchisch strukturierten Lesepfad ist jede Speicherzelle 300 in einem Unterarray 304 betrieblich mit einer lokalen Lesebitzeile (LRBL) verbunden. Die LRBLs sind betrieblich mit einem Eingang einer Treiberschaltung 306 verbunden und der Ausgang der Treiberschaltung 306 ist betrieblich mit einer globalen Lesebitzeile (GRBLB) verbunden. Der Ausgang der Treiberschaltung 306 (z. B. die GRBLB) ist betrieblich mit einem Eingang einer Ausgabespeichervorrichtung 308 verbunden. Der Ausgang der Ausgabespeichervorrichtung 308 ist betrieblich mit einem Eingang einer Ausgabetreiberschaltung 310 verbunden. Der Ausgang der Ausgabetreiberschaltung 310 enthält die Ausgabedaten Q. Jede geeignete Ausgabespeichervorrichtung kann verwendet werden. Beispielsweise kann die Ausgabespeichervorrichtung 308 eine Latchschaltung sein.
Ein Schreibpfad in der Speichervorrichtung 312 kann ein nichthierarchischer Schreibpfad sein. In dem Schreibpfad werden Eingabedaten D an einem Eingang der Eingabespeichervorrichtung 314 empfangen. Der Ausgang der Eingabespeichervorrichtung 314 ist betrieblich mit einem Eingang einer Eingabetreiberschaltung 316 verbunden. Der Ausgang der Eingabetreiberschaltung 316 ist eine Wortbitzeile (WBL), die betrieblich mit jeder Zelle in dem Speicherarray 302 verbunden ist. Jede geeignete Eingabespeichervorrichtung kann verwendet werden. Beispielsweise kann die Eingabespeichervorrichtung 314 eine Latchschaltung sein.
Weiterhin kann jede geeignete Treiberschaltung und Latchschaltung für die Treiberschaltungen 306, 310, 316 bzw. die Speichervorrichtungen 308, 314 verwendet werden. Beispielsweise können die Eingabe- und die Ausgabespeichervorrichtungen 308, 314 mit einem Ausgang eines ersten Tristate-Treibers umgesetzt sein, der mit einem Eingang einer Inverterschaltung verbunden ist, wobei der Ausgang der Inverterschaltung mit einem Eingang einer zweite Tristate-Treiberschaltung verbunden ist und der Ausgang der zweiten Tristate-Treiberschaltung mit dem Eingang der Inverterschaltung verbunden ist. Die GRBLB ist mit dem Eingang der ersten Tristate-Treiberschaltung verbunden. Die Treiberschaltung 306 kann eine Tristate-Treiberschaltung sein.
In einigen Ausführungsformen kann die Speichervorrichtung eine Bitschreiboperation und/oder eine Byteschreiboperation bereitstellen. Eine Bitschreiboperation erlaubt es, Eingabedaten während einer Schreiboperation nur auf gewählte Speicherzellen zu schreiben. Die Daten, die aktuell in den nicht gewählten Speicherzellen gespeichert sind, ändern sich nicht (z. B. werden auf die Speicherzellen umgeschrieben). Eine Byteschreiboperation erlaubt es, Eingabedaten während einer Schreiboperation nur auf gewählte Bytes der Speicherzellen zu schreiben. Die Daten, die in den nicht gewählten Bytes der Speicherzellen gespeichert sind, ändern sich nicht (z. B. werden auf die Bytes der Speicherzellen umgeschrieben). Ob die Eingabedaten oder die gespeicherten Daten in eine Speicherzelle geschrieben werden, basiert auf den Maskendaten, die anzeigen, ob Eingabedaten oder gespeicherte Daten auf die Speicherzelle geschrieben werden sollen.
4 zeigt ein Ablaufdiagramm eines Beispielverfahrens zum Schreiben von Eingabedaten in eine oder mehr Speicherzellen unter Verwendung von Bitschreibe- oder Byteschreiboperationen. Wie hierin verwendet, bezieht sich der Begriff „Speichereinheit“ auf eine Speicherzelle oder ein Byte von Speicherzellen. Anfänglich wird wie in Block 400 dargestellt, eine Adresse für eine Schreiboperation auf eine oder mehr Speichereinheiten empfangen. Beispielsweise kann die Adresse mit einzelnen Speicherzellen in einem Speicherarray assoziiert sein (z. B. einer Zeile von Speicherzellen), oder die Adresse kann mit einem oder mehr Bytes von Speicherzellen in dem Speicherarray assoziiert sein. Die Daten, die in jeder der einen oder mehr Speichereinheiten gespeichert sind, die mit der Adresse assoziiert sind, werden gelesen und in eine Speichervorrichtung (Blocks 402 und 404) gespeichert. Jede geeignete Speichervorrichtung kann verwendet werden, um die Daten zu speichern. Beispielsweise kann eine Datenlatchschaltung für jede Speicherzelle in der Ausgabeschaltung enthalten sein und verwendet werden, die Daten zu speichern.
Eingabedaten und Maskierungsdaten werden in Block 406 empfangen und gespeichert. Die Eingabedaten können ein einzelnes Bit oder mehrere Bits sein. Für Bitschreiboperationen können die Maskendaten ein einzelnes Bit oder mehrere Bits sein, wobei jedes Bit in den Maskendaten mit einem bestimmten Bit in den Eingabedaten und einer bestimmten Speicherzelle, die in der Adresse spezifiziert ist, assoziiert ist. Beispielsweise können acht Bits Eingabedaten und acht Bits Maskendaten in Block 406 empfangen werden, wobei jedes Bit in den Maskendaten mit einem jeweiligen Bit in den Eingabedaten assoziiert ist, die auf eine jeweilige Speicherzelle geschrieben werden sollen, die in der Adresse spezifiziert ist.
Für Byteschreiboperationen können die Maskendaten ein einzelnes Bit oder mehrere Bits sein, wobei jedes Bit in den Maskendaten mit einem bestimmten Byte der Eingabedaten, die auf ein bestimmtes Byte der Speicherzellen geschrieben werden sollen, das in der Adresse spezifiziert ist, assoziiert ist. Beispielsweise können sechzehn Bits Eingabedaten (oder zwei Bytes Eingabedaten) in Block 406 empfangen werden. Die Maskendaten könne zwei Bits, wobei jedes Bit in den Maskendaten mit einem bestimmten Byte der Eingabedaten, die auf ein jeweiliges Byte der Speicherzellen geschrieben werden sollen, das in der Adresse spezifiziert ist, assoziiert ist.
In Block 408 erfolgt eine Bestimmung, ob Daten auf eine Speichereinheit geschrieben werden sollen. Wenn nicht, kehrt der Prozess auf Block 400 zurück, wobei das Verfahren darauf wartet, eine andere Adresse zu empfangen. Wenn Daten auf eine Speichereinheit geschrieben werden sollen, geht das Verfahren auf Block 410 weiter, wo entweder die Eingabedaten, die in Block 406 für die Speichereinheit empfangen wurden, oder die gespeicherten Daten, die aus der Speichereinheit gelesen und in Blocks 402, 404 gespeichert wurden, basierend auf den Maskendaten gewählt werden, die mit der Speichereinheit assoziiert sind. Die gewählten Daten (die Eingabedaten oder die gespeicherten Daten) werden dann in Block 412 auf die Speichereinheit geschrieben.
5 illustriert ein schematisches Diagramm der Einheitenschreibschaltung, die sich für die Verwendung in einer Speichervorrichtung eignet, die das Verfahren, das in 4 dargestellt ist, nach einigen Ausführungsformen ausführt. Wie hierin verwendet, bezieht sich der Begriff „Einheitenschreiben“ auf Schaltungen, die konfiguriert sind, Bitschreiboperationen und/oder Byteschreiboperationen auszuführen. In einem Aspekt ist die Einheitenschreibeschaltung 500 betrieblich mit einer Spalte Speicherzellen in einem Speicherarray verbunden. So ist, wenn ein Speicherarray eine erste Spalte Speicherzellen und eine zweite Spalte Speicherzellen enthält, eine erste Einheitenschreibeschaltung 500 betrieblich mit der ersten Spalte Speicherzellen verbunden und eine zweite Einheitenschreibeschaltung 500 ist betrieblich mit der zweiten Spalte Speicherzellen verbunden.
Die WWL, WWLB, RWL, RWLB, WBL und RBL stellen die Schreibwortzeile (WWL), die Schreibwortzeilenspalte (WWLB), die Lesewortzeile (RWL), die Lesewortzeilenspalte (RWLB), die Schreibbitzeile (WBL) bzw. die Lesebitzeile (RBL) dar. Um der Kürze Willen werden nur einige dieser Signale ausführlich besprochen.
Jede Speicherzelle 502 in einer Spalte Speicherzellen kann als eine 12T-Speicherzelle umgesetzt werden wie in 1 illustriert. Die Einheitenschreibeschaltung 500 ist mit jeder Speicherzelle in der Spalte betrieblich über WBL (z. B. die BL in 1) und die Lesebitzeile (RBL) (z. B. Knoten 124 des Tristate-Inverters 122 in 1) verbunden. In dem Schreibpfad werden Eingabedaten D (z. B. ein Bit) an einem Eingang einer Eingabespeichervorrichtung 504 empfangen, die die Eingabedaten D speichert. Maskendaten BW werden an einem Eingang einer Maskenspeichervorrichtung 506 empfangen, die die Maskendaten speichert. Die Eingänge einer Auswahlschaltung 508 sind betrieblich mit dem Ausgang (dlat) der Eingabespeichervorrichtung 504 und dem Ausgang einer Speicherzellenspeichervorrichtung 512 in dem Lesepfad verbunden. Der Ausgang (bwlat) der Maskenspeichervorrichtung 506 ist betrieblich mit einem gewählten Eingang der Auswahlschaltung 508 verbunden. Der Ausgang der Auswahlschaltung 508 ist betrieblich mit einem Eingang einer Treiberschaltung 510 verbunden und der Ausgang der Treiberschaltung 510 ist betrieblich mit der WBL verbunden.
In einem Lesepfad ist die RBL betrieblich mit einem Eingang der Speicherzellenspeichervorrichtung 512 verbunden, die die Daten speichert, die von der Speicherzelle 502 gelesen werden, wenn eine Bitschreibe- oder eine Byteschreiboperation ausgeführt wird. Der Ausgang der Speicherzellenspeichervorrichtung 512 ist betrieblich mit einem Eingang einer Ausgabespeichervorrichtung 514 verbunden. Der Ausgang der Ausgabespeichervorrichtung ist betrieblich mit einer Inverterschaltung 516 verbunden. Der Ausgang der Inverterschaltung 516 ist der Datenausgang Q.
Wenn eine Bitschreibe- oder eine Byteschreiboperation ausgeführt wird, werden die RWL- und die RWLB-Signale verwendet, um eine bestimmte Zeile in dem Speicherarray zu wählen, und das RBL-Signal wird verwendet, um eine bestimmte Spalte in dem Speicherarray zu wählen. Die Daten, die in der Speicherzelle 502 gespeichert werden, werden aus der Speicherzelle 502 gelesen und in der Speicherzellenspeichervorrichtung 512 gespeichert. Die Eingabedaten D für die Speicherzelle 502 werden in der Eingabespeichervorrichtung 506 gespeichert und die Maskendaten BW, die mit den Eingabedaten und der Speicherzelle 502 assoziiert sind, werden in der Maskenspeichervorrichtung 506 gespeichert. Basierend auf der Polarität der Maskendaten (z. B. eine 1 oder eine 0) gibt die Auswahlschaltung 508 entweder die Eingabedaten oder die gespeicherten Daten aus. Die gewählten Daten werden dann auf die Speicherzelle 502 geschrieben. Wenn beispielsweise die Maskendaten eine „1“ sind, kann die Auswahlschaltung 508 die Eingabedaten ausgeben und die Eingabedaten werden auf die Speicherzelle 502 geschrieben. Alternativ kann, wenn die Maskendaten eine „0“ sind, die Auswahlschaltung 508 die gespeicherten Daten ausgeben und die gespeicherten Daten werden auf die Speicherzelle 502 geschrieben. Andere Ausführungsformen sind nicht auf diese Konfiguration der Maskendaten beschränkt. In einigen Ausführungsformen werden die Eingabedaten auf die Speicherzelle 502 geschrieben, wenn die Maskendaten „0“ sind und die gespeicherten Daten werden auf die Speicherzelle 502 geschrieben, wenn die Maskendaten „1“ sind.
Jede geeignete Treiberschaltung und Speichervorrichtung kann für die Treiberschaltungen, 510, 518 bzw. die Speichervorrichtungen 504 512, 514 verwendet werden. Beispielsweise können die Speichervorrichtungen 504, 512, 514 je eine Latchschaltung sein. Die Latchschaltung kann mit einem Ausgang eines ersten Tristate-Treibers umgesetzt sein, der mit einem Eingang einer Inverterschaltung verbunden ist, wobei der Ausgang der Inverterschaltung mit einem Eingang einer zweite Tristate-Treiberschaltung verbunden ist und der Ausgang der zweiten Tristate-Treiberschaltung mit dem Eingang der Inverterschaltung verbunden ist. Die Treiberschaltungen 510, 518 können Tristate-Treiberschaltungen sein.
6 zeigt Lese- und Schreibpfade für die Lese- und Schreibschaltung aus 5 nach einigen Ausführungsformen. Ein nicht maskierter Schreibpfad enthält die Auswahlschaltung 508, die die Eingabedaten ausgibt, und die Eingabedaten, die auf die Speicherzelle geschrieben werden (nicht dargestellt in 6). Ein maskierter Schreibpfad enthält die Ausgabe der Daten, die von der Speicherzelle gelesen werden (die „gespeicherten Daten“), durch die Speicherzellenspeichervorrichtung 512, die Ausgabe der gespeicherten Daten durch die Auswahlschaltung 508 und das Schreiben der gespeicherten Daten auf die Speicherzelle. Der Lesepfad enthält das Speichern der Daten, die von der Speicherzelle gelesen wurden, durch die Speicherzellenspeichervorrichtung 512 und das Speichern der Daten, die von der Speicherzelle gelesen wurden, durch die Ausgabespeichervorrichtung 514, und die Ausgabe der Daten als Ausgabedaten.
7 illustriert ein Beispieltimingdiagramm für eine Leseoperation in einer Speichervorrichtung aus 5 nach einigen Ausführungsformen. Zu Beginn der Leseoperation schaltet der Signalpegel auf der Lesewortzeile (RWL) auf den hohen Pegel (z. B. V1) und der Signalpegel auf der Lesebitzeile (RBL) geht von einem niedrigen Pegel (z. B. 0 V) auf den hohen Pegel über. Während der Signalpegel auf der RBL auf den hohen Pegel übergeht, schaltet das Aktivierungssignal (drbl) der Tristate-Treiberschaltungen in der Speicherzellenspeichervorrichtung 512 auf den hohen Pegel und das Taktsignal (rck) der Tristate-Treiberschaltungen in der Ausgabespeichervorrichtung 514 schaltet auf den hohen Pegel. Wenn der Signalpegel an der RBL im Wesentlichen auf dem hohen Pegel liegt, gibt die Ausgabespeichervorrichtung 514 die Daten, die von der Speicherzelle (Q) gelesen wurden, aus, und die Signalpegel der RWL, drbl und rck kehren auf den niedrigen Pegel zurück.
8 zeigt ein Beispieltimingdiagramm für eine maskierte Schreiboperation in einer Speichervorrichtung aus 5 nach einigen Ausführungsformen. Zu Beginn der maskierten Schreiboperation schaltet der Signalpegel auf der Lesewortzeile (RWL) auf den hohen Pegel (z. B. V1) und der Signalpegel auf der Lesebitzeile (RBL(z)) für die Speicherzelle i geht von einem niedrigen Pegel (z. B. 0 V) auf den hohen Pegel über. Während der Signalpegel auf der RBL auf den hohen Pegel übergeht, schaltet das Aktivierungssignal (drbl) der Tristate-Treiberschaltungen in der Speicherzellenspeichervorrichtung 512 für einen Zeitraum auf den hohen Pegel und kehrt dann auf den niedrigen Pegel zurück. Wenn drbl auf den niedrigen Pegel zurückkehrt, schaltet das Aktivierungssignal (drbl) der Tristate-Treiberschaltung 510 auf den hohen Pegel. Wenn der Signalpegel der RBL(i) im Wesentlichen auf dem hohen Pegel ist und der Signalpegel auf der RWL auf den niedrigen Pegel zurückkehrt, und während das dwbl auf dem hohen Pegel ist, schaltet der Signalpegel der Wortbitzeile (WBL(i)) für die Speicherzelle i auf den hohen Pegel und die Daten, die in der Speicherzellenspeichervorrichtung 510 gespeichert sind, werden auf die Speicherzelle i geschrieben. Die Signalpegel an der WWL und dem dwbl kehren dann auf den niedrigen Pegel zurück.
9 illustriert ein schematisches Diagramm einer Speichervorrichtung, die konfiguriert ist, Spaltenmultiplexing nach einigen Ausführungsformen auszuführen. In der illustrierten Ausführungsform wird Spaltenmultiplexing in Verbindung mit zwei Spalten beschrieben. Jede Zeile eines Speicherarrays entspricht einer bestimmten Adresse. Wenn beispielsweise eine Zeile sechzehn Speicherzellen enthält, hat die Adresse sechzehn Bits. Die Spaltenmultiplexing werden die sechzehn Speicherzellen in zwei Gruppen gruppiert und jede physische Zeile entspricht nun zwei Adressen (z. B. sind acht Bits in einer Adresse mit acht Speicherzellen assoziiert und acht Bits in der anderen Adresse sind mit den anderen acht Speicherzellen assoziiert).
Andere Ausführungsformen sind nicht auf die beiden Spalten beschränkt. Spaltenmultiplexing kann für 2ⁿ Spalten in einem Speicherarray ausgeführt werden, wobei n gleich oder größer eins und der Wert von 2ⁿ weniger als oder gleich der Anzahl Bits in einer Adresse ist. Beispielsweise sind für vier Spalten sechzehn Speicherzellen in vier Gruppen gruppiert und jede Zeile entspricht nun vier Adressen (z. B. weist jede Adresse vier Bits auf und ist mit einer entsprechenden der vier Gruppen assoziiert). Für acht Spalten sechzehn Speicherzellen in acht Gruppen gruppiert und jede Zeile entspricht nun acht Adressen (z. B. weist jede Adresse zwei Bits auf und ist mit einer entsprechenden der acht Gruppen assoziiert). Da die Adresse sechzehn Bits enthält, kann Spaltenmultiplexing mit sechzehn Spalten verwendet werden, wobei die Zeile, sechzehn Adressen entspricht (jede Speicherzelle ist mit einem bestimmten Bit in der Adresse und einer bestimmten Speicherzelle in den sechzehn Speicherzellen assoziiert).
In einigen Fällen werden bei einer Schreiboperation Daten auf jede Speicherzelle in der Zeile geschrieben. So basiert die Anzahl der Adressen, die mit einem Speicherarray assoziiert sind, auf der Anzahl Zeilen in dem Speicherarray. Wenn beispielsweise ein Speicherarray vierundsechzig Zeilen aufweist und jede Zeile sechzehn Speicherzellen aufweist, ist ein Speicherarray, das kein Spaltenmultiplexing ausführt, mit vierundsechzig Adressen (eine Adresse pro Zeile) assoziiert. Spaltenmultiplexing stellt ein besseres Seitenverhältnis bereit und kann die Tiefe eines Speicherarrays erhöhen. Beispielsweise ist bei einem Speicherarray, der Spaltenmultiplexing unter Verwendung von vier Spalten in dem Speicherarray durchführt jede Zeile der sechzehn Speicherzellen in vier Gruppen mit vier Speicherzellen gruppiert und jede Gruppe ist mit einer gegebenen Adresse assoziiert. So steigt die Anzahl der mit dem Speicherarray assoziierten Adressen von vierundsechzig auf 256 (64 Zeilen × 4 Adressen pro Zeile). In einer anderen beispielhaften Ausführungsform ist eine Speichervorrichtung, die Spaltenmultiplexing unter Verwendung von sechzehn Spalten in dem Speicherarray durchführt, wobei jede Speicherzelle in jeder Zeile mit einer gegebenen Adresse assoziiert ist. So steigt die Anzahl der mit der Speicherzelle assoziierten Adressen von vierundsechzig auf 1.024 (64 Zeilen × 16 Adressen pro Zeile). Spaltenmultiplexing stellt ein Speicherarray mit der Fähigkeit beriet, auf einen Untersatz der Speicherzellen in jeder Zeile zu schreiben oder davon zu lesen, statt auf eine gesamte Zeile der Speicherzellen zu schreiben. Der Untersatz kann eine einzelne Speicherzelle oder eine Gruppe Speicherzellen sein, wobei die Anzahl der Speicherzellen in der Gruppe geringer ist als die Anzahl der Speicherzellen in einer Zeile.
In 9 ist die Spaltenauswahlschaltung 900 ist betrieblich mit einer ersten Spalte 902 Speicherzellen 904 (Spalte [o]) und einer zweiten Spalte 906 Speicherzellen 904 (Spalte [1]) verbunden. Die Spaltenauswahlschaltung 900 enthält die Einheitenschreibeschaltung 500 aus 5 für jede Spalte 902, 906 zusammen mit der Auswahlschaltung 908 und den Schaltungen 910A, 910B. Um der Klarheit willen sind die Treiberschaltung 510, die Auswahlschaltung 508, die Speicherzellenspeichervorrichtung 512 und die Treiberschaltung 518 von jeder Einheitenschreibeschaltung 500 in 9 dargestellt und die Eingabespeichervorrichtung 504, die Maskenspeichervorrichtung 506 und das Ausgabelatch 514 sind nicht dargestellt. Die Wortbitzeile (WBL) der ersten Spalte 902 ist betrieblich mit der Treiberschaltung 510A verbunden und die Lesebitzeile (RBL) ist betrieblich mit der Speicherzellenspeichervorrichtung 512A verbunden. Die Wortbitzeile (WBL) der zweiten Spalte 906 ist betrieblich mit der Treiberschaltung 510B verbunden und die Lesebitzeile (RBL) ist betrieblich mit der Speicherzellenspeichervorrichtung 512B verbunden.
Eine Spaltenauswahlsignalleitung 912 ist betrieblich mit den ersten Eingängen der Logikschaltungen 910A, 910B und mit einem gewählten Eingang der Auswahlschaltung 908 verbunden. Jede geeignete Logikschaltung kann verwendet werden. Beispielsweise sind in der illustrierten Ausführungsform die Logikschaltungen 910A, 910B als UND-Schaltungen umgesetzt.
Der Ausgang der Speicherzellenspeichervorrichtung 512A ist betrieblich mit einem ersten Eingang der Auswahlschaltung 908 verbunden und der Ausgang der Speicherzellenspeichervorrichtung 512B ist betrieblich mit einem zweiten Eingang der Auswahlschaltung 908 verbunden. Der Ausgang der Eingabespeichervorrichtung (nicht dargestellt in 9; siehe 504 in 5), der Eingabedaten speichert, die in der ersten Spalte 602 auf eine Speicherzelle geschrieben werden sollen, ist betrieblich mit einem zweiten Eingang der Logikschaltung 910A verbunden. Der Ausgang der Eingabespeichervorrichtung (nicht dargestellt in 9; siehe 504 in 5), der Eingabedaten speichert, die in der zweiten Spalte 906 auf eine Speicherzelle geschrieben werden sollen, ist betrieblich mit einem zweiten Eingang der Logikschaltung 910B verbunden.
Während einer Schreiboperation kann eine reguläre Schreiboperation mit der gewählten Spalte ausgeführt werden, die die Eingabedaten enthält, die in der gewählten Spalte auf eine Speicherzelle geschrieben werden. Bei der nicht gewählten Spalte werden die Daten, die in der Speicherzellenspeichervorrichtung 512 gespeichert werden, auf eine Speicherzelle in der gewählten Spalte geschrieben. Für eine Schreiboperation wird ein Spaltenauswahlsignal auf der Spaltenauswahlsignalleitung 912 bereitgestellt. Das Spaltenauswahlsignal und die Maskendaten (bwlat) von der Maskenspeichervorrichtung, das die Maskendaten für die erste Spalte speichert (nicht dargestellt in 9; siehe 506 in 5), werden durch die Logikschaltung 910A empfangen. Das Spaltenauswahlsignal und die Maskendaten (bwlat) von der Maskenspeichervorrichtung, das die Maskendaten für die zweite Spalte speichert (nicht dargestellt in 9; siehe 506 in 5), werden durch die Logikschaltung 910B empfangen. Der Ausgang der Logikschaltungen 910A, 910B ist betrieblich mit dem gewählten Eingang der Auswahlschaltungen 508A, 508B verbunden. Auf Grundlage der Ausgänge der Logikschaltungen 910A, 910B, wählt die Auswahlschaltung 508A, 508B entweder die Eingabedaten (dlat) oder die Daten, die in den Speicherzellenspeichervorrichtungen 512A, 512B gespeichert sind, zum Schreiben auf eine Speicherzelle aus.
Während einer Leseoperation können die Daten, die in den Speicherzellen in beiden Spalten gespeichert sind, gelesen werden. Während der Leseoperation sind beide Speicherzellenspeichervorrichtungen 512A, 512B aktiviert und speichert die Daten, die von den Speicherzellen gelesen werden. Basierend auf der Spaltenauswahlsignalleitung 912 werden die Daten, die in den Speicherzellenspeichervorrichtungen 512A, 512B gespeichert werde, von den Speicherzellenspeichervorrichtungen 512A, 512B auf eine jeweilige Ausgabespeichervorrichtung (nicht dargestellt in 9; siehe 514 in 5) gemultiplext und als Ausgabedaten Q bereitgestellt.
10 zeigt ein beispielhaftes schematisches Diagramm, das eine Schreib-Durch-Operation nach einigen Ausführungsformen darstellt. Durchschreiboperationen können ausgeführt werden, um den Lesepfad in der Speichereinheitenschaltung 500 (5) und/oder der Spaltenauswahlschaltung 900 zu prüfen (9). Auf die Speicherzellen in dem Speicherarray wird während der Prüfung nicht zugegriffen.
Ein Prüfpfad ist in 10 durch die gestrichelte Linie 1000 durchgeführt. Der Prüfpfad enthält die Eingabespeichervorrichtung 504, die Treiberschaltung 518, die Speicherzellenspeichervorrichtung 512 und die Ausgabespeichervorrichtung 514. Prüfdaten (D) werden von der Eingabespeichervorrichtung 504 empfangen und dort gespeichert. Die Treiberschaltung 518 ist aktiviert und die Prüfdaten werden in der Speicherzellenspeichervorrichtung 512 gespeichert. Die Prüfdaten werden dann in der Ausgabespeichervorrichtung 514 gespeichert und als Ausgabedaten (Q) bereitgestellt. Die Ausgabedaten (Q) sollten dieselben Prüfdaten sein, die Eingabedaten (D) in den Prüfpfad waren.
11 illustriert ein Blockdiagramm einer Speichervorrichtung und Schaltung für Leistungsmanagement nach einigen Ausführungsformen. Die Speichervorrichtung 1100 enthält ein Speicherarray 1102 und eine Peripherieschaltung 1104, die die Schaltung enthält, Lese- und Schreiboperationen entlang einer oder mehr von Spaltenmultiplexing-, Prüfungs-, Bitschreiboperationen und/oder Byteschreiboperationen auszuführen. Peripherieheaderschaltungen 1106 sind betrieblich zwischen der Peripherieschaltung 1104 und einer Spannungsversorgungsspannung 1110 verbunden. Die Arrayheaderschaltungen 1108 sind betrieblich zwischen dem Speicherarray 1102 und der Spannungsversorgungsspannung 1110 verbunden. Jede geeignete Headerschaltung kann als Peripherie- und Arrayheaderschaltungen 1106, 1108 verwendet werden. Beispielsweise sind in der illustrierten Ausführungsform die Peripherie- und Arrayheaderschaltungen 1106, 1108 mit P-Transistoren umgesetzt.
Die Eingänge einer Logikschaltung 1110 (z. B. UND Schaltung) sind betrieblich mit einem Abschaltsignal (SD), einem Schlafsignal (SLP) und einem Arrayheaderschaltsignal 1112 verbunden. Der Ausgang der Logikschaltung 1110 ist betrieblich mit den Peripherieheaderschaltungen 1106 (z. B. den Gates der P-Transistoren) verbunden. Das SD-Signal ist betrieblich mit den Arrayheaderschaltungen 1108 (z. B. den Gates der P-Transistoren) verbunden.
Die Speichervorrichtung 1100 kann drei Betriebsmodi aufweisen. In einem normalen Modus sind die Signalpegel des Abschaltsignals (SD) und das Schlafsignals (SLP) beide niedrig und die Peripherieheaderschaltungen 1106 und die Arrayheaderschaltungen 1108 an. Die Peripherieschaltung 1104 und das Speicherarray 1102 sind im normalen Modus vollständig funktionsfähig, indem eine Spannungsversorgungsspannung 1114 betrieblich mit der Peripherieschaltung 1104 und dem Speicherarray 1102 verbunden ist.
In einem Schlafmodus ist der Signalpegel des SD niedrig und der Signalpegel des SLP ist hoch. Die Peripherieheaderschaltungen 1106 sind im Schlafmodus aus, sodass die Peripherieschaltung 1104 nicht betrieblich mit der Spannungsversorgungsspannung 1114 verbunden ist. Die Arrayheaderschaltungen 1108 sind im Schlafmodus an und das Speicherarray 1102 ist betrieblich mit der Spannungsversorgungsspannung 1114 verbunden.
In einem Abschaltmodus sind der Signalpegel des SD und der Signalpegel des SLP beide niedrig. Die Peripherieheaderschaltungen 1106 und die Arrayheaderschaltungen 1108 sind im Abschaltmodus ab, sodass die Peripherieschaltung 1104 und das Speicherarray 1102 nicht betrieblich mit der Spannungsversorgungsspannung 1114 verbunden sind.
12 zeigt ein Beispielsystem, das eine oder mehr Speichervorrichtungen enthalten kann, nach einigen Ausführungsformen. Das System 1200 enthält eine elektronische Vorrichtung 1202. In einer Basiskonfiguration kann die elektronische Vorrichtung 1202 mindestens eine Verarbeitungsvorrichtung 1204 und eine Systemspeichervorrichtung 1206 enthalten. Eine geeignete Verarbeitungsvorrichtung kann verwendet werden. Beispielsweise kann die Verarbeitungsvorrichtung 1204 ein Mikroprozessor, ein zentraler Prozessor, eine anwendungsspezifisch integrierte Schaltung, ein im Feld programmierbares Gatearray oder Kombinationen daraus sein.
Abhängig von der Konfiguration und dem Typ der elektronischen Vorrichtung 1202 kann die Systemspeichervorrichtung 1206 flüchtigen Speicher (z. B. Direktzugriffsspeicher), nichtflüchtigen Speicher (z. B. Speicher mit reinem Lesezugriff), Flashmemory oder jede Kombination aus solchen Speichern umfassen, ist jedoch nicht darauf beschränkt. Eine Systemspeichervorrichtung 1206 kann eine Anzahl von Datendateien und prozessor- oder computerausführbaren Anweisungen von Programmmodulen umfassen, wie etwa prozessor- oder computerausführbare Anweisungen, die mit einem Betriebssystem (OS) 1208 assoziiert sind, ein oder mehr Softwareprogramme (APPS) 1210, die sich zum Parsen der empfangenen Eingabe, Bestimmen des Inhalts der empfangenen Eingabe, Bestimmen von Aktionen, die mit der Eingabe assoziiert sind und so weiter eignen, und Speicheroperationen 1212 zum Durchführen einiger oder aller der hierin offenbarten Speicheroperationen. Bei Ausführung durch die Verarbeitungsvorrichtung(en) 1204 können die prozessor- oder computerausführbaren Anweisungen Prozesse ausführen und/oder ausführen lassen, einschließlich, aber nicht beschränkt auf die hierein beschriebenen Aspekte.
Das OS 1208 kann beispielsweise zum Steuern der Operation der elektronischen Vorrichtung 1202 geeignet sein. Weiter können Ausführungsformen in Zusammenhang mit einer Grafikbibliothek, anderen Betriebssystemen oder einem anderen Anwendungsprogramm praktiziert werden und sind nicht auf eine bestimmte Anwendung oder ein System begrenzt.
Die elektronische Vorrichtung 1202 kann weitere Merkmale oder Funktionen aufweisen. Beispielsweise kann die elektronische Vorrichtung 1202 auf weitere entfernbare und/oder nicht entfernbare Datenspeichervorrichtungen 1214 enthalten, wie etwa beispielsweise Magnetscheiben, optische Scheiben, Band und/oder Speicherkarten oder -Sticks.
Die elektronische Vorrichtung 1202 kann auch eine oder mehr Eingabevorrichtungen 1216 und eine oder mehr Ausgabevorrichtungen 1218 aufweisen. Beispielhafte Eingabevorrichtungen 1216 enthalten, sind aber nicht beschränkt auf eine Tastatur, ein Trackpad, eine Maus, einen Stift, eine Ton- oder Stromeingabevorrichtung und/oder eine Berührungs-, Kraft- und/oder Wischeingabevorrichtung. Die Ausgabevorrichtung(en) 1218 können eine oder mehr Anzeigen, ein oder mehr Lautsprecher, ein Drucker, Kopfhörer, eine haptische oder taktile Feedbackvorrichtung und dergleichen sein. Die elektronische Vorrichtung 1202 kann eine oder mehr Kommunikationsvorrichtungen 1220 umfassend, die Kommunikation mit anderen elektronischen Vorrichtungen erlauben. Beispielhafte Kommunikationsvorrichtungen 1220 enthalten, sind aber nicht beschränkt auf Funkfrequenz- (RF) Sender, Empfänger und/oder Transceiverschaltungen (z. B. WiFi), Universal Serial Bus (USB), parallele und/oder serielle Ports, zelluläre Vorrichtungen, Nahfeldkommunikationsvorrichtungen und Kurzbereichsdrahtlosvorrichtungen.
Die elektronische Vorrichtung 1202 enthält ferner eine Spannungsversorgung 1222, die als eine externe Spannungsquelle umgesetzt sein kann, wie etwa ein AC-Adapter. Weiterhin oder stattdessen kann die Spannungsversorgung 1222 eine oder mehr Batterien oder eine Dockinghalterung mit Stromversorgung umfassen, die die Batterien unterstützt oder nachlädt.
Der Systemspeicher 1206 und die Speichervorrichtung(en) 1214 können RAM, ROM, elektrisch löschbaren Speicher mit reinem Lesezugriff (EEPROM), Flashmemory oder andere Speichertechnologien, CD-ROM, Digital Versatile Disks (DVD) oder andere optische Speicher, Magnetkassetten, Magnetband, Magnetscheibenspeicher oder andere magnetische Speichervorrichtungen oder jeden anderen hergestellten Artikel umfassen, der verwendet werden kann, Informationen zu speichern und auf den durch die elektronische Vorrichtung 1202 zugegriffen werden kann. Jeder solche Speicher oder jede solche Speichervorrichtung kann Teil der elektronischen Vorrichtung 1202 oder elektrisch mit der elektronischen Vorrichtung 1202 verbunden sein.
Weiter können Ausführungsformen in einer elektrischen Schaltung praktiziert werden die diskrete elektronische Elemente, gepackte oder integrierte elektronische Chips mit Logikgates, eine Schaltung, die einen Mikroprozessor verwendet, umfassen, oder auf einem einzelnen Chip, der elektronische Elemente oder Mikroprozessoren enthält. Beispielsweise können Ausführungsformen der Offenbarung über ein System auf einem Chip (SOC) praktiziert werden, wobei jede oder viele der Komponenten, die in 12 illustriert sind, auf einer einzigen integrierten Schaltung integriert sein können. Eine solche SOC-Vorrichtungen kann eine oder mehr Verarbeitungseinheiten, Grafikeinheiten, Kommunikationseinheiten, Systemvirtualisierungseinheiten und verschiedene Anwendungsfunktionalitäten enthalten, die alle auf das Chipsubstrat als einzelne integrierte Schaltung integriert (oder „eingebrannt“) sind.
Bei Funktion über ein SOC kann die hierin Speicheroperationen betreffend beschriebene Funktion über eine anwendungsspezifische Logik betrieben werden, die in andere Komponenten der elektronischen Vorrichtung 1202 auf der einzelnen integrierten Schaltung (Chip) integriert ist. Ausführungsformen der Offenbarung können auch unter Verwendung anderer Technologien praktiziert werden, die in der Lage sind, logische Operationen wie beispielsweise UND, ODER und NICHT, auszuführen, einschließlich aber nicht beschränkt auf mechanische, optische, fluidische und Quantentechnologien. Weiterhin können Ausführungsformen innerhalb eines Mehrzweckcomputers oder die anderen Schaltungen oder Systemen praktiziert werden.
In einigen Ausführungsformen greift die elektronische Vorrichtung 1202 optional (optionale Verbindung und Zugriff durch gestrichelte Linie 1226 dargestellt) über eine verkabelte und/oder drahtlose Verbindung mit einem oder mehr Netzen (dargestellt durch Netz 1228) auf eine oder mehr Serverrechnervorrichtungen zu (dargestellt durch Serverrechnervorrichtung 1224). Die Serverrechnervorrichtung 1224 kann mit verschiedenen Programmen oder Diensten interagieren, die auf einer oder mehr Speichervorrichtungen gespeichert sind (dargestellt durch Speichervorrichtung 1230) und durch die Serverrechnervorrichtung 1224 ausgeführt werden.
In einer oder mehr Ausführungsformen ist das Netz 1228 illustrativ für jede Art von Netz, beispielsweise ein Intranet und/oder ein verteiltes Rechnernetz (z. B. das Internet). Die elektronische Vorrichtung 1202 kann eine persönliche oder tragbare Rechnervorrichtung oder eine Desktoprechnervorrichtung sein. Beispielsweise kann die elektronische Vorrichtung 1202 ein Smartphone, ein Tablet, eine tragbare Vorrichtung, ein Desktopcomputer, ein Laptopcomputer und/oder ein Server (einzeln oder in Kombination) sein. Diese Liste der elektronischen Vorrichtungen dient nur Beispielzwecken und sollte nicht als einschränkend verstanden werden. Jede elektronische Vorrichtung, die ein oder mehr Modellierungsprogramme oder -dienste bereitstellt und/oder damit interagiert, kann verwendet werden.
Wenn auch die Figuren bestimmte Komponenten, Werte und Signalpegel darstellen, sind andere Ausführungsformen nicht auf diese Komponenten, Werte und Signalpegel beschränkt. Beispielsweise zeigt 9 eine Logikschaltung als eine UND-Schaltung. Andere Ausführungsformen können eine andere Art von Logikschaltung verwenden. In einem anderen Beispiel sind die Latches als mit bestimmten Komponenten aufgebaut dargestellt. Andere Ausführungsformen können eine andere Art von Latches oder eine andere Art von Speichervorrichtung verwenden.
Weiterhin können die hierin offenbarten Ausführungsformen mit jeder geeigneten Speichervorrichtung verwendet werden. Ein Beispiel einer solchen Speichervorrichtung ist eine SRAM-Vorrichtung.
In einem Aspekt enthält eine Speichervorrichtung eine oder mehr Speicherzellen. Jede Speicherzelle ist eine Zwölftransistor- (12T) Speicherzelle, die ein Übertragungsgate, eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, und einen Tristate-Inverter umfasst, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist. Der querverbundene Inverter enthält einen anderen Tristate-Inverter, der mit einer Inverterschaltung querverbunden ist.
In einem anderen Aspekt enthält ein Verfahren zum Schreiben von Daten auf eine 12T-Speicherzelle basierend auf einer Adresse das Lesen von Daten von einer Speicherzelle, die mit der Adresse assoziiert ist, und das Speichern der Daten in einer ersten Speichervorrichtung. Eingabedaten, die auf die Speicherzelle geschrieben werden sollen, werden in einer zweiten Speichervorrichtung empfangen und gespeichert. Maskendaten, die anzeigen, ob eine Schreiboperation eine maskierte Schreiboperation oder eine unmaskierte Schreiboperation sein sollen, werden empfangen. Wenn die Maskendaten anzeigen, dass die Schreiboperation eine maskierte Schreiboperation ist, werden die Daten, die in der ersten Speichervorrichtung gespeichert sind, empfangen und auf die Speicherzelle geschrieben. Wenn die Maskendaten anzeigen, dass die Schreiboperation eine unmaskierte Schreiboperation ist, werden die Eingabedaten, die in der zweiten Speichervorrichtung gespeichert sind, empfangen und auf die Speicherzelle geschrieben.
In noch einem anderen Aspekt enthält eine elektronische Vorrichtung eine Verarbeitungsvorrichtung und eine Speichervorrichtung, die betrieblich mit der Verarbeitungsvorrichtung verbunden ist. Die Speichervorrichtung enthält eine oder mehr Speicherzellen. Jede Speicherzelle ist eine Zwölftransistor- (12T) Speicherzelle, die ein Übertragungsgate, eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, und einen Tristate-Inverter umfasst, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist. Der querverbundene Inverter enthält einen anderen Tristate-Inverter, der mit einer Inverterschaltung querverbunden ist.
Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62/686357 [0001]

Claims

Speichervorrichtung, umfassend: eine Speicherzelle, umfassend: ein Übertragungsgate; eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, wobei der querverbundene Inverter einen ersten Tristate-Inverter umfasst, der mit einem Inverter querverbunden ist; und einen zweiten Tristate-Inverter, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist.
Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung eine statische Direktzugriffsspeichervorrichtung umfasst.
Speichervorrichtung nach Anspruch 1 oder 2, wobei das Übertragungsgate und die querverbundene Inverterschaltung einen Schreibport umfassen und der Tristate-Inverter einen Leseport umfasst.
Speichervorrichtung nach Anspruch 3, wobei: das Übertragungsgate einen N-Transistor umfasst, der betrieblich mit einem P-Transistor parallel geschaltet ist; der erste Tristate-Inverter zwei P-Transistoren umfasst, die in Reihe geschaltet sind, und zwei N-Transistoren, die in Reihe geschaltet sind, wobei die beiden P-Transistoren und die beiden N-Transistoren in Reihe geschaltet sind; der Inverter einen P-Transistor umfasst, der mit einem N-Transistor in Reihe geschaltet ist; und der zweite Tristate-Inverter zwei P-Transistoren umfasst, die in Reihe geschaltet sind, und zwei N-Transistoren, die in Reihe geschaltet sind, wobei die beiden P-Transistoren und die beiden N-Transistoren in Reihe geschaltet sind.
Speichervorrichtung nach Anspruch 4, wobei sich eine oder mehr Schwellspannungen der N- und der P-Transistoren in dem Schreibport von einer oder mehr Schwellspannungen der N- und der P-Transistoren in dem Leseport unterscheiden.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Auswahlschaltung, wobei ein Ausgang der Auswahlschaltung betrieblich mit einer ersten Bitzeile verbunden ist, die mit der Speicherzelle assoziiert ist; eine Eingabespeichervorrichtung zum Speichern der Eingabedaten, die auf die Speicherzelle geschrieben werden sollen; eine Maskenspeichervorrichtung zum Speichern von Maskendaten, die anzeigen, ob eine Schreiboperation auf die Speicherzelle maskiert werden soll; eine Speicherzellenspeichervorrichtung zum Speichern von Daten, die von einer Speicherzelle gelesen werden, wobei: ein Ausgang der Eingabespeichervorrichtung betrieblich mit einem ersten Eingang der Auswahlschaltung verbunden ist; ein Ausgang der Speicherzellenspeichervorrichtung betrieblich mit einem zweiten Eingang der Auswahlschaltung verbunden ist; ein Eingang der Speicherzellenspeichervorrichtung betrieblich mit einer zweiten Bitzeile verbunden ist, die mit der Speicherzelle assoziiert ist; und ein Ausgang der Maskenspeichervorrichtung betrieblich mit einem gewählten Eingang der Auswahlschaltung verbunden ist; und eine Ausgabespeichervorrichtung, wobei ein Ausgang der Speicherzellenspeichervorrichtung betrieblich mit einem Eingang der Ausgabespeichervorrichtung verbunden ist
Speichervorrichtung nach Anspruch 6, wobei die Eingabespeichervorrichtung, die Speicherzellenspeichervorrichtung, die Maskenspeichervorrichtung und die Ausgabespeichervorrichtung jeweils eine Latchschaltung umfassen und die Auswahlschaltung einen Multiplexer umfasst.
Speichervorrichtung nach Anspruch 6 oder 7, ferner umfassend eine Treiberschaltung, wobei der Eingang der Treiberschaltung betrieblich mit dem Ausgang der Eingabespeichervorrichtung verbunden ist und ein Ausgang der Treiberschaltung betrieblich mit dem Eingang der Speicherzellenspeichervorrichtung verbunden ist.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei: die Speicherzelle in einem Speicherarray enthalten ist, das Speicherarray mehrere Speicherzellen umfasst, die in mehrere Unterarrays unterteilt sind, wobei jedes Unterarray einen Untersatz der Speicherzellen enthält; mehrere lokale Lesebitzeilen, wobei jede lokale Lesebitzeile betrieblich mit dem Untersatz Speicherzellen in einem jeweiligen Unterarray verbunden ist; eine globale Lesebitzeile, wobei die mehreren lokalen Lesebitzeilen betrieblich mit der globalen Lesebitzeile verbunden sind; und eine Ausgabespeichervorrichtung, die betrieblich mit der globalen Lesebitzeile verbunden ist.
Speichervorrichtung nach Anspruch 9, ferner umfassend: eine Eingabespeichervorrichtung; und eine Schreibbitzeile, die betrieblich mit einem Ausgang der Eingabespeichervorrichtung verbunden ist, wobei die Schreibbitzeile betrieblich mit den mehreren Speicherzellen in dem Speicherarray verbunden ist.
Speichervorrichtung nach Anspruch 9 oder 10, wobei die Ausgabespeichervorrichtung und die Eingabespeichervorrichtung je eine Latchschaltung umfassen.
Speichervorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Speicherzellenspeichervorrichtung zum Speichern von Daten, die von der Speicherzelle gelesen wurden, wobei ein Eingang der Speicherzellenspeichervorrichtung betrieblich mit einer ersten Bitzeile verbunden ist, die mit der Speicherzelle assoziiert ist; eine erste Auswahlschaltung, wobei: ein Ausgang der ersten Auswahlschaltung betrieblich mit einer zweiten Bitzeile verbunden ist, die mit der Speicherzelle assoziiert ist; und ein erster Eingang der ersten Auswahlschaltung betrieblich mit einem Dateneingang verbunden ist; ein zweiter Eingang der ersten Auswahlschaltung betrieblich mit einem Ausgang der Speicherzellenspeichervorrichtung verbunden ist; eine Logikschaltung, wobei: ein Ausgang der Logikschaltung betrieblich mit einem gewählten Eingang der ersten Auswahlschaltung verbunden ist; ein erster Eingang der Logikschaltung betrieblich mit einer Spaltenauswahlsignalleitung verbunden ist; und ein zweiter Eingang der Logikschaltung betrieblich mit einem Maskendateneingang verbunden ist; und eine zweite Auswahlschaltung, wobei ein Eingang der zweiten Auswahlschaltung betrieblich mit dem Ausgang der Speicherzellenspeichervorrichtung verbunden ist und die Spaltenauswahlsignalleitung betrieblich mit einem gewählten Eingang der zweiten Auswahlschaltung verbunden ist.
Speichervorrichtung nach Anspruch 12, wobei die erste und die zweite Auswahlschaltung je einen Multiplexer umfasst, die Logikschaltung eine UND-Schaltung umfasst und die Speicherzellenspeichervorrichtung eine Latchschaltung umfasst.
Verfahren zur Durchführung einer Schreiboperation auf eine Speicherzelle in einer Speichervorrichtung, das Verfahren umfassend: Lesen von Daten von einer Speicherzelle, die mit der Adresse assoziiert ist, basierend auf einer Adresse; Speichern der Daten in einer ersten Speichervorrichtung; Empfangen der Eingabedaten, die auf die Speicherzelle geschrieben werden sollen; Speichern der Eingabedaten in einer zweiten Speichervorrichtung; Empfangen der Maskendaten, die mit der Speicherzelle assoziiert sind, wobei die Maskendaten anzeigen, ob eine Schreiboperation eine maskierte Schreiboperation oder eine unmaskierte Schreiboperation sein soll; wenn die Maskendaten anzeigen, dass die Schreiboperation eine maskierte Schreiboperation ist, Empfangen der Daten, die in der ersten Speichervorrichtung gespeichert sind, und Schreiben der Daten auf die Speicherzelle; und wenn die Maskendaten anzeigen, dass die Schreiboperation eine unmaskierte Schreiboperation ist, Empfangen der Eingabedaten, die in der zweiten Speichervorrichtung gespeichert sind, und Schreiben der Eingabedaten auf die Speicherzelle.
Verfahren nach Anspruch 14, ferner umfassend Speichern der Maskendaten in einer dritten Speichervorrichtung.
Verfahren nach Anspruch 15, wobei die erste Speichervorrichtung und die zweite Speichervorrichtung und die dritte Speichervorrichtung je eine Latchschaltung umfassen.
Elektronische Vorrichtung, umfassend: eine Verarbeitungsvorrichtung; und eine Speichervorrichtung, die betrieblich mit der Verarbeitungsvorrichtung verbunden ist, die Speichervorrichtung umfassend: eine Speicherzelle, umfassend: ein Übertragungsgate; eine querverbundene Inverterschaltung, die betrieblich mit dem Übertragungsgate verbunden ist, wobei der querverbundene Inverter einen ersten Tristate-Inverter umfasst, der mit einem Inverter querverbunden ist; und einen zweiten Tristate-Inverter, der betrieblich mit der querverbundenen Inverterschaltung verbunden ist.
Elektronische Vorrichtung nach Anspruch 17, wobei die Speichervorrichtung eine statische Direktzugriffsspeichervorrichtung umfasst.
Elektronische Vorrichtung nach Anspruch 17 oder 18, wobei die Speicherzelle eine Zwölftransistorspeicherzelle umfasst.
Elektronische Vorrichtung nach einem der Ansprüche 17 bis 19, wobei: das Übertragungsgate und die querverbundene Inverterschaltung einen Schreibport umfassen; der zweite Tristate-Inverter einen Leseport umfasst; und eine oder mehr Schwellspannungen der Transistoren in dem Schreibport sich von einer oder mehr Schwellspannungen der Transistoren in dem Leseport unterscheiden.