CN107170477A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN107170477A
CN107170477A CN201710019346.XA CN201710019346A CN107170477A CN 107170477 A CN107170477 A CN 107170477A CN 201710019346 A CN201710019346 A CN 201710019346A CN 107170477 A CN107170477 A CN 107170477A
Authority
CN
China
Prior art keywords
write
signal
writing commands
circuit
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710019346.XA
Other languages
English (en)
Other versions
CN107170477B (zh
Inventor
清水直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN107170477A publication Critical patent/CN107170477A/zh
Application granted granted Critical
Publication of CN107170477B publication Critical patent/CN107170477B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明涉及一种半导体存储装置。根据一个实施例，一种半导体存储装置包括存储单元和第一电路。所述第一电路被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流。当所述第一电路接收到第一写入命令时，所述第一电路产生第一写入脉冲。当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长所述第一写入脉冲。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2016年3月8日提交的第62/305,476号美国临时申请和2016年9月14日提交的第15/265,759号美国非临时申请的优先权，所述申请的全部内容在此引入作为参考。
技术领域
在此描述的实施例一般地涉及半导体存储装置。
背景技术
利用磁阻效应的半导体存储装置在本领域中是已知的。
发明内容
根据一个实施例，一种半导体存储装置包括存储单元和第一电路。所述第一电路被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流。当所述第一电路接收到第一写入命令时，所述第一电路产生第一写入脉冲。当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长所述第一写入脉冲。
本实施例的半导体存储装置是有益的，因为能够延长写入脉冲的脉冲宽度。
附图说明
图1是示出根据第一实施例的半导体存储装置和存储控制器的框图；
图2示出单元阵列的元件以及它们在第一实施例的半导体存储装置中的连接方式；
图3示出命令电路的元件的一部分以及它们在第一实施例的半导体存储装置中的连接方式；
图4示出第一实施例的半导体存储装置中的读写电路的功能块，这些功能块连同半导体存储装置的相关元件一起被示出；
图5示出第一实施例的半导体存储装置中的读写电路的功能块的其它元件，并且还示出元件的连接方式；
图6示出FIN产生器的元件以及它们在第一实施例的半导体存储装置中的连接方式；
图7示出FOUT产生器的元件以及它们在第一实施例的半导体存储装置中的连接方式；
图8示出FIFO电路的元件以及它们在第一实施例的半导体存储装置中的连接方式；
图9示出脉冲产生器的元件以及它们在第一实施例的半导体存储装置中的连接方式；
图10是示出第一实施例的半导体存储装置中的写入中的信号的时间图；
图11是示出第一实施例的半导体存储装置中的写入中的命令和信号的时间图；
图12是示出第一实施例的半导体存储装置中的写入的变形例中的命令和信号的时间图；
图13示出用于第二实施例的半导体存储装置中的写入的命令；
图14示出用于第二实施例的半导体存储装置中的写入的命令VNOP；
图15示出第二实施例的半导体存储装置中的写入中产生的写入脉冲。
具体实施方式
将参考附图描述各实施例。在以下描述中，具有相同功能和配置的结构元件将由相同参考符号表示。以下描述的每个实施例仅示出实现实施例的技术理念的示例性设备和方法。所述技术理念并不限于以下描述的元件材料、形状、结构、布置等。
每个功能块可以以硬件、计算机软件或它们的组合的形式实现。功能块不需要是将如以下描述的块。例如，一个示例性功能块的部分功能可以由另一个功能块实现。此外，示例性功能块可以被分成更多的特定功能块。
一般而言，根据一个实施例，一种半导体存储装置包括存储单元和第一电路。所述第一电路被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流。当所述第一电路接收到第一写入命令时，所述第一电路产生第一写入脉冲。当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长所述第一写入脉冲。
[1]第一实施例
将描述根据第一实施例的半导体存储装置。
[1-1]半导体存储装置的整体配置
图1示出根据第一实施例的半导体存储装置1和存储控制器(或主机装置)2的功能块。半导体存储装置1和存储控制器2构成存储系统。例如，半导体存储装置1能够是动态RAM(DRAM)、磁阻RAM(MRAM)、电阻RAM(ReRaM)或相变RAM(PCRAM)。在以下描述中，将参考其中半导体存储装置是MRAM的情况。
半导体存储装置1通过连接线5连接到存储控制器2。通过连接线5，半导体存储装置1接收电源电压、命令/地址信号CA、数据DQ、数据选通信号DQS和时钟CLK/CLKb。具有后缀“b”的信号是没有后缀“b”的信号的反信号。地址信号包括地址。半导体存储装置1借助连接线5将数据DQ传输到存储控制器2。
存储控制器2包括诸如中央处理单元(CPU)、RAM和只读存储器(ROM)之类的元件，并且通过发出命令控制半导体存储装置1。
半导体存储装置1包括存储体(bank)10(10<0>到10<3>)、ECC电路14、输入和输出电路15、控制器16和命令电路17。半导体存储装置1例如包括八个存储体10，并且在图1中示出其中的四个。
存储体10<BK>包括单元阵列11<BK>和读写电路12<BK>。BK的值是存储体的标识符。在其中设置八个存储体10的实例中，BK的值是0或者不大于7的任何自然数。每个单元阵列11包括多个存储单元MC。存储单元MC以非易失性的方式保留数据。在存储单元阵列11的区域中设置各种信号线(未示出)。信号线包括后面描述的位线BL、源线SL和字线WL。
每个读写电路12控制针对对应单元阵列11执行的写入和读取操作。每个读写电路12包括驱动器、解码器、页缓冲器、读出放大器等。解码器选择由从存储控制器2供应的地址信号指定的存储单元MC。解码器包括行解码器和列解码器。页缓冲器临时存储要向对应存储体10供应的写入数据或者从该存储体10供应的读取数据。读写电路12通过向信号线施加各种电压或者向信号线供应各种电流，标识从选定存储单元MC供应的数据或者在选定存储单元中写入指定数据。
输入和输出电路15控制半导体存储装置1与存储控制器2之间的信号传输。输入和输出电路15连接到命令电路17、读写电路12、ECC电路14和控制器16。
输入和输出电路15从存储控制器2接收命令和地址信号，并且将它们供应给命令电路17。命令电路17接收时钟CLK和CLKb，并且可以按照基于时钟CLK和CLKb的计时输出各种信号。命令电路17向读写电路12供应基于命令和地址信号的信号。
输入和输出电路15向读写电路12供应地址信号。基于地址信号，读写电路12控制自存储单元MC的数据读取和到存储单元MC的数据写入。
ECC电路14将错误纠正代码(ECC)添加到要在存储单元MC中写入的数据。ECC电路对包括在从存储单元MC接收的数据中的ECC解码，纠正所接收数据中的错误，并且产生要读取的数据。
此外，输入和输出电路15向控制器16供应各种控制信号。控制器16包括诸如电压产生器之类的元件，并且基于所接收的控制信号控制半导体存储装置1的结构元件。
将参考图2详细描述单元阵列11。图2示出单元阵列的元件以及它们的连接方式。存储单元MC例如以矩阵模式布置。单元阵列11包括i个字线WL(WL0到WLi-1)、j个位线BL(BL0到BLj-1)和j个源线SL(SL0到SLj-1)。i和j是不小于0的自然数。一行的存储单元MC连接到一个字线WL，并且一列的存储单元MC连接到由一个位线BL和一个源线SL形成的一个对。
每个存储单元MC包括磁性隧道结(MTJ)元件30和选择晶体管31。MTJ元件30包括MTJ，并且MTJ包括两个磁性层(第一和第二磁性层)和布置在两个磁性层之间的非磁性层。第一磁性层具有固定的磁化方向或磁各向异性。第二磁性层具有可变的磁化方向。具有固定磁化方向的第一磁性层意味着磁化方向不会被流经MTJ元件30的写入电流反转。
当两个磁性层的磁化方向彼此平行时，MTJ元件具有最小电阻，并且当它们的磁化方向彼此反平行时具有最大电阻。示出这些不同电阻的转变状态被分配给二进制数据。当写入电流从第一磁性层流向第二磁性层时，两个层的磁化方向变得彼此平行。相反，当写入电流从第二磁性层流向第一磁性层时，两个层的磁化方向变得彼此反平行。
选择晶体管31例如是n型金属氧化物半导体场效应晶体管(MOSFET)。
每个MTJ元件30的一端连接到位线BL，并且另一端连接到一个选择晶体管31的漏极(或源极)。每个选择晶体管31的栅极连接到一个字线WL，并且其源极(或漏极)连接到一个源线SL。
当通过读写电路12激活一个字线WL时，连接到该字线WL的选择晶体管31被接通。当选择晶体管31被接通时，连接到选择晶体管31的MTJ元件30被连接到一对位线BL和源线SL。连接到一个字线WL的一组存储单元MC将被称为“页”。
多对位线BL和源线SL属于一列。每个存储体10<KB>包括(m+1)个列(即，列0到列m)。针对其执行读取或写入操作的存储单元通过指定页地址(即，指定字线WL和列)来被指定。在读取操作的情况下，连接到由读取操作选择的字线WL的所有存储单元MC中的数据被读取和存储在页缓冲器(未示出)中。对应于一页的数据的一部分进一步由列地址指定。因此，属于一页数据的一部分并且由列地址指定的数据被读取。同样，通过指定目标页和列开始写入。连同读取命令或写入命令一起指定列地址。
图3示出命令电路17的元件的一部分。命令电路17接收时钟CLK和CLKb，并且基于时钟CLK和CLKb而操作。命令电路17包括移位寄存器SHR1、多路复用器MUX1、“与”门AD1和AD2、“或”门OR1、以及FIFO寄存器组FRS1和FRS2。
移位寄存器SHR1接收向命令电路17供应的读取命令或写入命令。基于外部时钟CLK和CLKb，移位寄存器SHR1在从接收读取或写入命令起经过多个时钟周期(其数量基于在半导体存储装置1中设定的突发长度)之后输出信号BB<1>到BB<4>(BB<4:1>)之一。突发长度表示响应于一个读取或写入命令，输出或输入要被读取或写入的数据的次数。信号BB<1>到BB<4>对应于突发长度的周期。例如，当突发长度为4时，输出高电平信号BB<1>。例如，当突发长度为8和16时，分别输出高电平信号BB<2>和BB<4>。
通过多输入“或”门OR1接收信号BB<1>到BB<4>。“或”门OR1的输出用作信号BL4_BEND。当由半导体存储装置1接收长度等于突发长度4的数据时，断言信号BL4_BEND(设定为高电平)。以下给出的描述基于其中突发长度为4的实例。
通过“与”门AD1接收信号BL4_BEND。也向“与”门AD1供应电源电位(即，高电平信号)。由FIFO寄存器组FRS1接收“与”门AD1的输出。可以直接向FIFO寄存器组FRS1供应信号BL4_BEND。
FIFO寄存器组FRS1包括n个FIFO寄存器。数量n基于半导体存储装置1的规范确定并且例如为RU(tWR/tCK/2)，其中tWR是写入恢复时间。为了开始写入，半导体存储装置1从完成写入数据的接收起需要写入恢复时间。写入恢复时间是在存储单元阵列11中写入读写电路12的页缓冲器(未示出)中的数据需要的时间。根据半导体存储装置1的写入特性预先确定写入恢复时间。符号tCK代表时钟CLK和CLKb的1个周期时间(周期)。RU表示舍入小数点之后的数字。
使用n个FIFO寄存器，当从转变为高电平信号BL4_BEND起经过基于值n并且是写入恢复所需的时钟周期时，FIFO寄存器组FRS1输出高电平信号BNWR<BK>，并且在特定时间长度内保持输出该高电平信号BNWR<BK>。
用于产生信号BNWR<BK>的电路在配置方面类似于用于产生信号APCG<BK>的电路。用于产生信号APCG<BK>的电路包括多路复用器MUX1、“与”门AD2和FIFO寄存器组FRS2。多路复用器MUX1接收信号BB<1>、BB<2>和BB<4>。多路复用器MUX1还从控制器16接收信号BL4、BL8或BL16。信号BL4、BL8和BL16基于针对半导体存储装置1设定的突发长度。如果突发长度为4，则多路复用器MUX1接收信号BB<1>并且输出它作为信号BEND。当由半导体存储装置1接收长度等于突发长度的数据时，断言信号BEND(设定为高电平)。
通过“与”门AD2接收信号BEND。“与”门AD2还接收信号APEN。当由读取命令或写入命令指定自动预充电时，断言信号APEN(设定为高电平)。通过FIFO寄存器组FRS2接收“与”门AD2的输出。当信号APEN处于高电平时，FIFO寄存器组FRS2开始接收高电平信号BEND，当经过基于值k并且是写入恢复所需的时钟周期时，开始输出信号APCG<BK>。值k表示设置的存储体数量，并且例如为8。
每个读写电路12具有如图4中所示的元件和连接。图4示出一个读写电路12<BK>的功能块和半导体存储装置1的相关元件。半导体存储装置1包括写入使能电路18。写入使能电路18从命令电路17接收信号CBANK<BK>。当由写入命令或读取命令指定存储体10<BK>作为要被访问的存储体时，信号CBANK<BK>上升到高电平。每次由半导体存储装置1(具体地说由命令电路17)接收指定存储体10<BK>的写入命令或读取命令时，信号CBANK<BK>上升到高电平。
写入使能电路18还从命令电路17接收信号EACH_BL4。信号EACH_BL4与时钟信号CLK同步，并且每次经过对应于突发长度4的时钟周期时，断言信号EACH_BL4(设定为高电平)。写入使能电路18基于信号CBANK<BK>和EACH_BL4产生信号BWENS<BK>，并且输出信号BWENS<BK>。
读写电路12包括解码器121<BK>、重设控制电路122、FIN产生器124<BK>、FOUT产生器125<BK>、(m+1)个FIFO电路127(127<0>到127<m>)、以及(m+1)个脉冲产生器128(128<0>到128<m>)。换言之，脉冲产生器128的数量与设置的列的数量相同。
例如，解码器121<BK>从命令电路17接收信号CA<m:0>，并且还接收信号BWEN2<BK>。一组信号CA<0>到CA<m>(CA<m:0>)共同指定一列。更具体地说，信号CA<0>到CA<m>(CA<m:0>)中的每一个具有用于指定要被访问的列的值(“0”或“1”)。
解码器121<BK>基于信号CA<m:0>和信号BWEN2<BK>产生信号COLUMN<CA>和BWEN2_SUM<CA>，并且输出信号COLUMN<CA>和BWEN2_SUM<CA>。值“CA”是一个列的标识符(地址)，并且是0或不大于m的自然数。当指定相应列0到m时，在特定时间内信号COLUMN<0>到COLUMN<m>保持被断言(保持在高电平)。在读写电路12<BK>中，当断言信号COLUMN<CA>和信号BWEN2<BK>两者时，信号BWEN2_SUM<CA>保持被断言。
通过重设控制电路122接收信号BWEN2_SUM<CA>。重设控制电路122还从命令电路17接收信号RESET。在预定时间内信号RESET保持被断言(保持在高电平)，以便操作的重设。当接收到所断言的信号RESET时，重设控制电路122在特定时间内保持断言信号RST<CA>(其用于由信号BWEN2_SUM<CA>指定的列CA)。
FIN产生器124<BK>从写入使能电路18接收信号BWENS<BK>，并且从命令电路17接收信号RESET。信号BWENS<BK>是信号BWEN2<BK>的延迟信号。FIN产生器124<BK>从信号BWENS<BK>产生信号BWEN<0>到BWEN<n>，并且输出信号BWEN<0>到BWEN<n>(BWEN<n:0>)。通过上面描述的RU(tWR/tCK/2)计算n的值。
每次将信号BWENS<BK>设定为高电平时，FIN产生器124<BK>将信号BWEN<0>到BWEN<n>之一设定为高电平。更具体地说，每次接收到高电平信号BWENS<BK>时，FIN产生器124<BK>按照<>内的数字的升序，将信号BWEN<0>到BWEN<n>设定为高电平。
FOUT产生器125<BK>从命令电路17接收信号BNWR<BK>和信号RESET。FOUT产生器125<BK>从信号NWR<BK>产生信号NWR<0>到NWR<n>(NWR<n:0>)，并且输出信号NWR<n:0>。每次将信号BNWR<BK>设定为高电平时，FOUT产生器125<BK>将信号NWR<0>到NWR<n>之一设定为高电平。更具体地说，每次接收到高电平信号BNWR<BK>时，FOUT产生器125<BK>按照<>内的数字的升序，将信号NWR<0>到NWR<n>设定为高电平。
FIFO电路127<CA>包括多个FIFO寄存器，并且接收信号BWEN<n:0>、信号NWR<n:0>和信号COLUMN<CA>。FIFO电路127<CA>基于信号BWEN<n:0>、信号NWR<n:0>和信号COLUMN<CA>产生信号WAYTS<CA>和WAYTE<CA>，并且输出信号WAYTS<CA>和WAYTE<CA>。具体地说，如果当正在接收已断言(高电平)信号COLUMN<CA>时接收到已断言信号BWEN<N>(N是0或不大于n的自然数)，则FIFO电路127<CA>锁存高电平信号并且输出已断言(高电平)信号WAYTS<CA>。此外，当接收到已断言(高电平)信号NWR<N>时，FIFO电路127<CA>输出已断言(高电平)信号WAYTE<CA>。
脉冲产生器128<CA>接收信号WAYTS<CA>和信号WAYTE<CA>。基于信号WAYTS<CA>和信号WAYTE<CA>，脉冲产生器128<CA>产生信号WRITE_PULSE<CA>并且输出该信号。基于信号WAYTS<CA>和信号WAYTE<CA>，在预定时间内信号WRITE_PULSE<CA>保持被断言(保持在高电平)。脉冲产生器128<CA>例如是设定/重设锁存器(RS锁存器)。RS锁存器接收信号WAYTS<CA>作为设定输入，并且接收信号WAYTE<CA>作为重设输入。
每个读写电路12<BK>具有如图5中所示的元件。控制器CC基于高电平信号WRITE_PULSE<CA>，激活信号GBL<CA>和信号GSL<CA>(未示出)。信号GBL<CA>选择属于列CA的位线BL，并且信号GSL<CA>选择属于列CA的源线SL。电流源电路CSR<BK>和电流汇电路CSK<BK>用作供电电路，并且共同允许写入电流流向存储单元MC，该存储单元MC连接到与选定字线WL相连的列CA中的字线BL和源线SL，并且然后该存储单元MC被选择。写入电流沿着基于要在存储单元MC中写入的数据的方向，流经存储单元MC。当信号WRITE_PULSE<CA>被断言期间，电流源电路CSR<BK>和电流汇电路CSK<BK>保持供应写入电流。
图6示出FIN产生器124<BK>的元件以及它们的连接方式。FIN产生器124<BK>包括移位寄存器。移位寄存器包括(n+1)个触发器1241<0>到1241<n>。触发器1241<0>到1241<n>分别提供输出B0到Bn。触发器1241<0>到1241<n>分别接收输出Bn到Bn-1。触发器1241在其时钟输入端处接收信号ICLK1，并且在其反转后的时钟输入端处接收信号ICLK1b。信号ICLK1与信号BWENS<BK>具有相同的逻辑。
分别通过“与”门AD11<0>到AD11<n>接收输出B0到Bn。“与”门AD11<0>到AD11<n>接收延迟信号BWENS<BK>。“与”门AD11<0>到AD11<n>分别输出信号BWEN<0>到BWEN<n>。
图7示出FOUT产生器125<BK>的元件以及它们的连接方式。FOUT产生器125<BK>包括以与FIN产生器124<BK>相同的方式连接的元件。但是，应该注意，每个节点处的信号不同于FIN产生器124<BK>的对应节点处的信号。FIN产生器124<BK>中的信号BWENS<BK>对应于FOUT产生器125<BK>中的信号BNWR<BK>。信号ICLK2和ICLK2b分别对应于信号ICLK1和ICLK1b。信号NWR<0>到NWR<n>分别对应于信号BWEN<0>到BWEN<n>。输出C0到Cn分别对应于输出B0到Bn。
图8示出读写电路12<BK>的FIFO电路127<CA>的元件以及它们的连接方式。如图8中所示，每个FIFO电路127<CA>包括(n+1)个FIFO寄存器FR<0>到FR<n>。每个FIFO寄存器FR按照基于在端子PIN处接收的高电平信号的计时，锁存在端子PI处接收的信号的逻辑。每个FIFO寄存器FR按照基于在端子POUT处接收的高电平信号的计时，从端子PO输出锁存的逻辑(数据)。
FIFO寄存器FR<0>到FR<n>在端子PI处接收信号COLUMN<CA>，并且在端子RST处接收信号RST<CA>。FIFO寄存器FR<0>到FR<n>在其各个端子PIN处接收信号BWEN<0>到BWEN<n>。FIFO寄存器FR<0>到FR<n>在其各个端子POUT处接收信号NWR<0>到NWR<n>。
每个FIFO寄存器FR的端子PO连接到锁存电路L的输入端，并且还通过晶体管QN1被接地。晶体管QN1例如是n型MOSFET，并且在其栅极处接收从控制器16供应的信号PORB。晶体管QN1被接通以便重设锁存电路L中的数据。锁存电路L的输出被反相器IV1反相并且用作信号An。
FIFO电路127进一步包括“与非”门ND1和ND2、反相器IV5和IV6、多输入“或”门OR11、以及延迟电路D1和D2。“与非”门ND1接收信号BWENS<BK>和COLUMN<CA>。向串联的延迟电路D1和反相器IV5供应“与非”门ND1的输出。反相器IV5的输出用作信号WAYTS<CA>。
“或”门OR11接收信号NWR<0>到NWR<n>，并且借助延迟电路D2向“与非”门ND2供应其输出。“与非”门ND2还接收信号An，并且向反相器电路IV6供应其输出。反相器IV6的输出用作信号WAYTE<CA>。
图9示出读写电路12<BK>的脉冲产生器128<CA>的配置。脉冲产生器128<CA>包括“与非”门ND11、ND12和ND13、“或非”门NR11、以及反相器IV11和IV12。“与非”门ND11接收信号WAYTS<CA>和“或非”门NR11的输出。“或非”门NR11接收信号WAYTE<CA>和信号RESET，并且被施加基准电压VSS(低电平)。向“与非”门ND12供应“与非”门ND11的输出。向“与非”门ND11和ND13供应“或非”门NR11的输出。“与非”门ND12接收“与非”门ND11的输出和“与非”门ND13的输出。“与非”门ND13接收“或非”门NR11的输出和“与非”门ND12的输出。向反相器IV11供应“与非”门ND12的输出，并且向反相器IV12供应反相器IV11的输出。反相器IV12输出信号WRITE_PULSE<CA>。
当供应高电平信号WAYTS<CA>时(此时，信号WAYTE<CA>和信号RESET处于低电平)，在脉冲产生器128<CA>中信号WRITE_PULSE上升到高电平。当供应高电平信号WAYTE<CA>时，信号WRITE_PULSE<CA>下降到低电平。即，当供应高电平WAYTS<CA>时，信号WRITE_PULSE<CA>上升到高电平，从而允许写入电流流向存储单元MC。当供应高电平WAYTE<CA>时，信号WRITE_PULSE<CA>下降到低电平，从而停止向存储单元MC供应写入电流。
例如，当向命令电路17供应一个写入命令时，脉冲产生器128接收高电平信号WAYTS<CA>并且导致信号WRITE_PULSE<CA>上升到高电平。信号WRITE_PULSE<CA>一直保持在高电平，直到接收到高电平WAYTE<CA>。当接收到高电平WAYTE<CA>时，信号WRITE_PULSE<CA>下降到低电平。因此，脉冲产生器128输出具有预定脉冲宽度的信号WRITE_PULSE<CA>。
基于信号BWEN2<BK>，将写入数据传输到页缓冲器并且重设FIFO电路127<CA>。随后，产生信号WRITE_PULSE<CA>。
[1-2]写入操作
图10是示出针对第一实施例的半导体存储装置1执行的写入的时间图，并且其中示出信号在写入周期中的状态。具体地说，图10与针对存储体10<BK>的列0(CA＝0)执行的写入相关。所述信号以与针对写入相同的方式而改变，与针对其执行写入的存储体无关。
在图10中所示的操作的开始时间，所有指示的信号都处于低电平(无效)。当向半导体存储装置1供应写入命令(在下文中被称为第一写入命令)时，将第一写入命令从输入和输出电路15传输到命令电路17。将第一写入命令从命令电路17传输到解码器121<BK>。
在接收到第一写入命令时，解码器121<BK>基于第一写入命令，在时间t1处将信号BWEN2_SUM<0>(W1)设定为高电平。信号BWEN2_SUM<0>在预定时间长度内被保持在高电平，并且在时间t2处下降到低电平。信号BWEN2_SUM<0>(W1)是响应于第一写入命令的输入而产生的信号的延迟信号。在输入第一写入命令之后必须一直待机，直到写入数据被输入并且后续被重写在页缓冲器中。由于此原因，产生信号BWEN2_SUM<0>(W1)，其被延迟从输入第一写入命令起到完成在页缓冲器中记录写入数据的时间长度。
在时间t2处信号BWEN2_SUM<0>(W1)到低电平的转变导致FIFO电路127<0>将信号WAYTS<0>转变为高电平。信号WAYTS<0>是响应于输入第一写入命令(或信号BWEN2_SUM<0>(W1))而产生的信号的延迟信号。在以下描述中，假设信号WAYTS<0>到高电平的转变与信号BWEN2_SUM<0>转变到低电平的时间t2同步，然而实际上信号WAYTS<0>到高电平的转变可能稍微迟于时间t2。
在时间t2处信号WAYTS<0>到高电平的转变导致脉冲产生器128<0>输出高电平信号WRITE_PULSE<0>。由于信号WRITE_PULSE<0>到高电平的转变，读写电路12<BK>在时间t2处开始向列0的存储单元MC供应写入电流。在时间t3处信号WAYTS<0>返回到低电平。
在输入第一写入命令之后的预定时间处，输入下一个写入命令(在下文中被称为第二写入命令)。当向半导体存储装置1供应第二写入命令时，将第二写入命令从输入和输出电路15传输到命令电路17。将第二写入命令从命令电路17传输到解码器121<BK>。
在接收到第二写入命令时，在时间t4处解码器121<BK>将信号BWEN2_SUM<0>(W2)设定为高电平。在时间t5处信号BWEN2_SUM<0>下降到低电平。上述预定时间是比响应于输入一个写入命令而产生的信号WRITE_PULSE<0>的脉冲宽度的时间短的时间。
在时间t5处信号BWEN2_SUM<0>到低电平的转变导致FIFO电路127<0>将信号WAYTS<0>转变为高电平。在时间t5处信号WAYTS<0>到高电平的转变导致脉冲产生器128<0>开始在时间t5处输出高电平信号WRITE_PULSE<0>。因为由于输入第一写入命令而已经将信号WRITE_PULSE<0>设定为高电平，信号WRITE_PULSE<0>维持高电平。因为信号WRITE_PULSE<0>维持高电平，读写电路12<BK>保持向列0的存储单元MC供应写入电流。在时间t6处信号WAYTS<0>返回到低电平。
在时间t7，即，在信号WAYTS<0>转变为高电平之后的预定时间处，信号WAYTE<0>上升到高电平。信号WAYTE<0>是响应于输入第二写入命令(或信号BWEN2_SUM<0>(W2))而产生的信号的延迟信号。更具体地说，信号WAYTE<CA>是借助采用移位寄存器、计时器、计数器等的延迟电路，通过使响应于输入第二写入命令(或信号BWEN2_SUM<0>(W2))产生的信号延迟而获得的信号。在输入信号BWEN2_SUM<0>(W2)之后的预定时间处，信号WAYTE<CA>从低电平转变为高电平。
在时间t7处信号WAYTE<CA>到高电平的转变导致脉冲产生器128<0>输出低电平信号WRITE_PULSE<0>。由于信号WRITE_PULSE<0>到低电平的转变，在时间t7处读写电路12<BK>停止向列0的存储单元MC供应写入电流。
如果不输入第二写入命令，则响应于输入第一写入命令(或信号BWEN2_SUM<0>(W1))而产生高电平信号WAYTE<0>。但是，在该实例中，在产生对应于第一写入命令的高电平信号WAYTE<0>之前输入第二写入命令。因此，不产生对应于第一写入命令的高电平信号WAYTE<0>。响应于输入第二写入命令而产生高电平信号WAYTS<0>，并且此后产生高电平信号WAYTE<0>。
针对列1到m执行的写入类似于针对列0执行的写入。
图11是示出第一实施例的写入中的某些信号的时间图。当半导体存储装置1在其接收活动命令之后首次接收到写入命令(第一写入命令)时，开始图11中所示的操作。
从存储控制器2向输入和输出电路15供应时钟CLK和CLKb、信号CA0到CA9、数据选通信号DQS和数据DQ。信号CA0到CA9包括存储体地址、列地址和命令。
首先，在时间T0处，输入活动命令。活动命令指定访问(写入)目标存储体10<BK>(在该实例中为存储体A)。在输入活动命令之后，在时间T1处输入第一写入命令。在接收第一写入命令之后，半导体存储装置1在写入延迟WL(对应于三个时钟)内保持待机，并且在时间T4处接收数据选通信号DQS和写入数据DQ。在数据选通信号DQS上升或下降的计时处接收写入数据DQ。向读写电路12<BK>的页缓冲器(未示出)供应所接收的写入数据DQ。
在接收第一写入数据之后的预定时间，在时间T3处接收下一个写入命令(第二写入命令)。在接收第二写入命令之后，半导体存储装置1在写入延迟WL(对应于三个时钟)内保持待机，并且开始接收数据选通信号DQS和写入数据DQ。在该实例中，输入与针对第一写入命令输入的写入数据相同的写入数据作为虚拟数据(dummy data)。因此，能够针对同一列的存储单元延长写入脉冲而不改变写入数据。
图12是示出根据第一实施例的变形例的写入中的某些信号的时间图。根据该变形例，不输入与第一写入命令的写入数据相同的数据作为第二写入命令的写入数据。相反，使用伴随第二写入命令的输入写入数据作为数据屏蔽(data mask)。
如图12中所示，从时间T6a到时间T8a输入伴随第二写入命令的写入数据DQ。在该实例中，从时间T6a到T8a将数据屏蔽信号DM保持在高电平。因此，忽略从时间T6a到时间T8a输入的写入数据，并且在时间T4a到时间T6a处输入的写入数据DQ保持在页缓冲器中。如在图11中所示的实例中，能够针对同一列的存储单元MC延长写入脉冲而不改变写入数据。图12中所示的其它信号和操作类似于图11中所示的信号和操作。
[1-3]第一实施例的优点
第一实施例的半导体存储装置是有益的，因为能够延长写入脉冲的脉冲宽度而不受电路布局的限制，即，不需要采用诸如移位寄存器、计时器和计数器之类的用于延长写入脉冲的电路。
例如，如果使用电路延长写入脉冲的脉冲宽度，则额外使用此类电路导致电路面积的增大。本实施例的半导体存储装置首先接收第一写入命令，并且然后在接收第一写入命令的预定时间内接收第二写入命令。与其中仅接收一个写入命令的情况相比，能够更多地延长写入脉冲的脉冲宽度。在接收第一写入命令之后的预定时间短于与其中仅接收一个写入命令的情况的写入脉冲的脉冲宽度对应的时间。
在第一实施例中，由信号WAYTS<CA>确定写入脉冲的脉冲宽度的增加，如图10中所示。信号WAYTS<CA>基于信号BWENS<BK>，并且信号BWENS<BK>基于信号CBANK<BK>和信号EACH_BL4。此外，信号CBANK<BK>和信号EACH_BL4基于包括写入命令的信号CA。因此，信号WAYTS<CA>是基于写入命令产生的信号。
此外，由信号WAYTE<CA>确定写入脉冲的脉冲宽度的下降。信号WAYTE<CA>基于信号NWR<n:0>和信号An，并且信号NWR<n:0>基于信号BNWR<BK>。信号BNWR<BK>基于信号BL4_BEND，并且信号BL4_BEND基于信号BB<4:1>。此外，信号BB<4:1>基于包括写入命令的信号CA。因此，信号WAYTE<CA>是基于写入命令产生的信号。
因为在产生基于第一写入命令的信号WAYTE<CA>之前输入第二写入命令，基于第一写入命令的信号WAYTE<CA>的产生被取消，并且开始基于第二写入命令的信号WAYTS<CA>和信号WAYTE<CA>的产生。相应地，基于第一写入命令产生信号WAYTS<CA>，并且基于第二写入命令产生WAYTE<CA>。因此，能够延长信号WRITE_PULSE<CA>的写入脉冲的脉冲宽度。
将写入脉冲的脉冲宽度的下降描述为基于信号WAYTE<CA>而被执行。替代地，可以使用用于导致写入脉冲的脉冲宽度下降的电路。具体地说，在输入WAYTS<CA>之后通过信号WAYTS<CA>增加写入脉冲的脉冲宽度，并且在预定时间之后该电路降低写入脉冲的脉冲宽度而不产生信号WAYTE<CA>。
[2]第二实施例
根据第二实施例，通过从存储控制器2向半导体存储装置1供应命令而延长程序脉冲。第二实施例的总体配置和电路类似于第一实施例的总体配置和电路。在下面，将主要给出区分第二实施例与第一实施例的特性的描述。
[2-1]写入操作
图13示出用于根据第二实施例的写入的命令输入。如图13中所示，将活动命令(Active)、第一写入命令(Write)、命令(VNOP：变量无操作)和第二写入命令(Write w/DM)(具有数据屏蔽)按顺序从存储控制器2输入到半导体存储装置1。在下面，将采取存储体地址BA[2:0]和列C[5:2](页地址)作为实例。
响应于第一写入命令和第二写入命令，针对同一存储体地址0和同一列0执行写入操作。因为伴随第二写入命令的写入数据是数据屏蔽的，所以不会将该写入数据输入到页缓冲器，并且在页缓冲器中按原样保留伴随第一写入命令的写入数据。
命令VNOP确定第一写入命令的输入与第二写入命令的输入之间的时间长度。根据写入脉冲的脉冲宽度被延长的时间长度改变命令VNOP的值。
假设写入脉冲的脉冲宽度被延长的时间长度为X[ns(纳秒)]，则根据时钟CLK和CLKb的时钟频率[MHz(兆赫)](或时钟的周期tCK[ns])改变命令VNOP的值。
图14示出当写入脉冲的脉冲宽度被延长的时间长度X为10或20[ns]时，时钟的周期数是多少。例如，如果当时钟频率为533并且时钟周期为1.875时，写入脉冲的脉冲宽度应被延长10ns，则将命令VNOP设定为“5个周期”。如果当时钟频率为400并且时钟周期为2.5时，写入脉冲的脉冲宽度应被延长20ns，则将命令VNOP设定为“7个周期”。命令VNOP的值由“VNOP＝RU(X/tCK)-1”给出，其中RU表示舍入小数点之后的数字，如上所述。
图15示出应用了图14中所示实例的写入脉冲。当时钟频率为400MHz，时钟周期为2.5ns并且命令VNOP为“3个周期”时，使用写入脉冲。如图15的(b)处所示，写入脉冲的脉冲宽度为(30+X)ns。如图15的(a)处所示，写入脉冲的未延长脉冲宽度(即，其中输入一个写入命令的情况的脉冲宽度)为30ns。
如果将写入目标列更改为另一列，则在输入第二写入命令之后输入命令NOP(无操作)，如图13中所示。然后，按顺序输入写入命令(Write)、命令VNOP和写入命令(Write w/DM)。以这种方式，将写入目标列从“0”更改为“1”，并且能够延长写入脉冲的脉冲宽度。命令NOP表示在相关的一个周期内不执行操作。
注意，根据第二实施例输入命令VNOP，代替命令VNOP，可以输入命令NOP。
[2-2]第二实施例的优点
如上所述，通过在输入第一写入命令之后输入命令VNOP，能够改变执行第二写入命令的计时。因此，能够控制写入脉冲的脉冲宽度被延长的时间长度。例如，如果通过编程按顺序输入活动命令(Active)、第一写入命令(Write)、命令(VNOP)、以及第二写入命令(Write w/DM)，则能够容易地延长写入脉冲的脉冲宽度。
例如，各实施例能够应用于类似MRAM的电阻变化型存储器，例如ReRAM(电阻随机存取存储器)和PCRAM(相变随机存取存储器)，所述电阻变化型存储器包括用于使用元件的电阻变化来存储数据的元件。
各实施例能够应用于包括这样的元件的半导体存储装置：该元件用于通过施加必要的电流或电压，使用该元件的电阻变化来存储数据，或者用于通过将取决于该元件的电阻变化的电阻差转换成电流差或电压差，读取存储到该元件的数据。
尽管描述了特定实施例，但这些实施例仅通过实例的方式提供，并且它们并非旨在限制实施例的范围。实际上，可以以各种其它形式体现在此描述的新颖方法和系统；此外，可以对在此描述的方法和系统的形式进行各种省略、替换和更改而不偏离实施例的精神。所附权利要求及其等效物旨在覆盖落入实施例的精神和范围内的这些形式或修改。

Claims (20)

1.一种半导体存储装置，包括：
存储单元；以及
第一电路，其被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流，
其中当所述第一电路接收到第一写入命令时，所述第一电路产生第一写入脉冲，以及
当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长所述第一写入脉冲。
2.根据权利要求1所述的半导体存储装置，其中所述第一时间短于与当所述第一电路接收到所述第一写入命令时产生的所述第一写入脉冲的脉冲宽度对应的时间。
3.根据权利要求1所述的半导体存储装置，其中伴随所述第二写入命令输入的地址和写入数据与伴随所述第一写入命令输入的地址和写入数据相同。
4.根据权利要求1所述的半导体存储装置，进一步包括控制器，其被配置为发出所述第一写入命令并且在发出所述第一写入命令之后的所述第一时间内发出所述第二写入命令。
5.根据权利要求1所述的半导体存储装置，其中伴随所述第一写入命令输入的第一写入数据被存储在缓冲器中，并且所述缓冲器被配置为如果伴随所述第二写入命令输入第二写入数据，则保留所述第一写入数据。
6.根据权利要求1所述的半导体存储装置，其中响应于基于所述第一写入命令产生的第一信号而断言所述第一写入脉冲，并且响应于基于所述第二写入命令产生的第二信号而使所述第一写入脉冲无效。
7.根据权利要求6所述的半导体存储装置，其中所述第一信号是响应于所述第一写入命令的输入而产生的信号的延迟信号，以及
所述第二信号是响应于所述第二写入命令的输入而产生的信号的延迟信号。
8.根据权利要求1所述的半导体存储装置，其中所述第一电路包括：
解码器，其对所述第一和第二写入命令解码，并且选择所述存储单元作为要被执行写入操作的存储单元；
电路，其基于所述第一和第二写入命令产生写入信号；
脉冲产生器，其基于所述写入信号产生所述第一和第二写入脉冲；以及
供电电路，其在与所述写入脉冲对应的时间长度内保持向所述存储单元供应所述写入电流。
9.根据权利要求1所述的半导体存储装置，其中如果在输入所述第一写入命令之后并且在输入所述第二写入命令之前将第一命令输入到所述第一电路，则所述第一写入脉冲的脉冲宽度根据所述第一命令而改变。
10.根据权利要求1所述的半导体存储装置，其中所述存储单元包括可变电阻元件。
11.一种半导体存储装置，包括：
存储单元；以及
第一电路，其被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流，
其中当所述第一电路接收到第一写入命令时，所述第一电路在第一周期内向所述存储单元供应所述写入电流，以及
当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长向所述存储单元供应所述写入电流的所述第一周期。
12.根据权利要求11所述的半导体存储装置，其中所述第一时间短于与当所述第一电路接收到所述第一写入命令时产生的所述第一写入脉冲的脉冲宽度对应的时间。
13.根据权利要求11所述的半导体存储装置，其中伴随所述第二写入命令输入的地址和写入数据与伴随所述第一写入命令输入的地址和写入数据相同。
14.根据权利要求11所述的半导体存储装置，进一步包括控制器，其被配置为发出所述第一写入命令并且在发出所述第一写入命令之后的所述第一时间内发出所述第二写入命令。
15.根据权利要求11所述的半导体存储装置，其中伴随所述第一写入命令输入的第一写入数据被存储在缓冲器中，并且所述缓冲器被配置为如果伴随所述第二写入命令输入第二写入数据，则保留所述第一写入数据。
16.根据权利要求11所述的半导体存储装置，其中响应于基于所述第一写入命令产生的第一信号而断言所述第一写入脉冲，并且响应于基于所述第二写入命令产生的第二信号而使所述第一写入脉冲无效。
17.根据权利要求16所述的半导体存储装置，其中所述第一信号是响应于所述第一写入命令的输入而产生的信号的延迟信号，以及
所述第二信号是响应于所述第二写入命令的输入而产生的信号的延迟信号。
18.根据权利要求11所述的半导体存储装置，其中所述第一电路包括：
解码器，其对所述第一和第二写入命令解码，并且选择所述存储单元作为要被执行写入操作的存储单元；
电路，其基于所述第一和第二写入命令产生写入信号；
脉冲产生器，其基于所述写入信号产生所述第一和第二写入脉冲；以及
供电电路，其在与所述写入脉冲对应的时间长度内保持向所述存储单元供应所述写入电流。
19.根据权利要求11所述的半导体存储装置，其中如果在输入所述第一写入命令之后并且在输入所述第二写入命令之前将第一命令输入到所述第一电路，则所述第一写入脉冲的脉冲宽度根据所述第一命令而改变。
20.根据权利要求11所述的半导体存储装置，其中所述存储单元包括可变电阻元件。
CN201710019346.XA 2016-03-08 2017-01-11 半导体存储装置 Expired - Fee Related CN107170477B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662305476P 2016-03-08 2016-03-08
US62/305476 2016-03-08
US15/265,759 US10043577B2 (en) 2016-03-08 2016-09-14 Semiconductor memory device
US15/265759 2016-09-14

Publications (2)

Publication Number Publication Date
CN107170477A true CN107170477A (zh) 2017-09-15
CN107170477B CN107170477B (zh) 2020-10-27

Family

ID=59786926

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710019346.XA Expired - Fee Related CN107170477B (zh) 2016-03-08 2017-01-11 半导体存储装置

Country Status (3)

Country Link
US (1) US10043577B2 (zh)
CN (1) CN107170477B (zh)
TW (1) TWI646542B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128281A (zh) * 2018-10-31 2020-05-08 长鑫存储技术有限公司 集成电路结构和存储器
CN115603713A (zh) * 2022-12-01 2023-01-13 深圳市恒运昌真空技术有限公司（Cn） 一种脉冲信号处理方法、装置及匹配电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102652001B1 (ko) * 2019-05-22 2024-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11113213B2 (en) * 2019-12-30 2021-09-07 Micron Technology, Inc. Determining write commands for deletion in a host interface
US20220413740A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Technologies for burst memory write operations
US11763910B2 (en) * 2021-10-20 2023-09-19 Micron Technology, Inc. Multi-command memory accesses

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030142531A1 (en) * 2002-01-29 2003-07-31 Kang Hee Bok Apparatus and method for driving ferroelectric memory
CN101118784A (zh) * 2007-09-06 2008-02-06 复旦大学 一种电阻随机存储器的复位操作方法
US20090052233A1 (en) * 2007-08-24 2009-02-26 Elpida Memory, Inc. Semiconductor memory device and writing control method thereof
CN105023609A (zh) * 2014-04-21 2015-11-04 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器储存装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4266436B2 (ja) 1999-04-28 2009-05-20 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP4090165B2 (ja) 1999-11-22 2008-05-28 富士通株式会社 半導体記憶装置
JP2002025288A (ja) 2000-06-30 2002-01-25 Hitachi Ltd 半導体集積回路
JP2010170607A (ja) * 2009-01-21 2010-08-05 Elpida Memory Inc 半導体メモリ
KR102142590B1 (ko) * 2014-06-16 2020-08-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030142531A1 (en) * 2002-01-29 2003-07-31 Kang Hee Bok Apparatus and method for driving ferroelectric memory
US20090052233A1 (en) * 2007-08-24 2009-02-26 Elpida Memory, Inc. Semiconductor memory device and writing control method thereof
CN101118784A (zh) * 2007-09-06 2008-02-06 复旦大学 一种电阻随机存储器的复位操作方法
CN105023609A (zh) * 2014-04-21 2015-11-04 群联电子股份有限公司 数据写入方法、存储器控制电路单元与存储器储存装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
翟亚红: "铁电存储器的设计及工艺研究", <<中国优秀硕士学位论文全文数据库（电子期刊）>> *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128281A (zh) * 2018-10-31 2020-05-08 长鑫存储技术有限公司 集成电路结构和存储器
CN115603713A (zh) * 2022-12-01 2023-01-13 深圳市恒运昌真空技术有限公司（Cn） 一种脉冲信号处理方法、装置及匹配电路
WO2024114200A1 (zh) * 2022-12-01 2024-06-06 深圳市恒运昌真空技术股份有限公司 一种脉冲信号处理方法、装置及匹配电路

Also Published As

Publication number Publication date
US20170263316A1 (en) 2017-09-14
TWI646542B (zh) 2019-01-01
CN107170477B (zh) 2020-10-27
US10043577B2 (en) 2018-08-07
TW201732820A (zh) 2017-09-16

Similar Documents

Publication Publication Date Title
USRE48178E1 (en) Semiconductor memory device
USRE48431E1 (en) Nonvolatile memory device, read method for nonvolatile memory device, and memory system incorporating nonvolatile memory device
CN107170477A (zh) 半导体存储装置
CN105474325B (zh) 将双单元的存储数据屏蔽而进行输出的半导体器件
US7646628B2 (en) Toggle magnetic random access memory and write method of toggle magnetic random access memory
US9263115B2 (en) Semiconductor device
CN102956268A (zh) 数据读取电路、非易失性存储器件以及读取数据的方法
CN108573732A (zh) 半导体存储装置以及数据读出方法
CN107204200A (zh) 半导体存储装置及存储器系统
US20200194065A1 (en) Non-volatile storage system with reduced program transfers
CN112445645A (zh) 具有经修改存取的半导体装置以及相关联方法和系统
US8982602B2 (en) Memory devices, circuits and, methods that apply different electrical conditions in access operations
US9691446B2 (en) Memory device
KR102651232B1 (ko) 자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 리드 방법
US20150269995A1 (en) Semiconductor device
US10699768B2 (en) Apparatuses and methods for command signal delay
JP2016517125A (ja) 不揮発性ランダムアクセスメモリ
TW200417863A (en) High speed programmable nonvolatile semiconductor memory device
CN104424139A (zh) 半导体器件、包括其的半导体系统及其操作方法
TWI573135B (zh) 半導體記憶裝置
KR20210011215A (ko) 자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 라이트 방법
JP2001148189A (ja) データ書き込み方法
JP2010182375A (ja) 半導体装置
JP2015185201A (ja) 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法
JP2005063553A (ja) 磁性体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220106

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20201027