KR20210011215A - 자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 라이트 방법 - Google Patents
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Abstract
자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 라이트 방법이 제공된다. 자기접합 메모리 장치는, 복수의 제1 자기접합 메모리 셀을 포함하는 제1 메모리 뱅크, 제1 메모리 뱅크에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인을 통해 복수의 제1 자기접합 메모리 셀에 데이터를 라이트하는 제1 로컬 라이트 드라이버로서, 제1 및 제2 글로벌 데이터 라인에 접속된 제1 로컬 라이트 드라이버, 제1 메모리 뱅크에 인접하여 배치되고, 복수의 제2 자기접합 메모리 셀을 포함하는 제2 메모리 뱅크, 제2 메모리 뱅크에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인에 접속되지 않은 제3 및 제4 로컬 데이터라인을 통해 복수의 제2 자기접합 메모리 셀에 데이터를 라이트하는 제2 로컬 라이트 드라이버로서, 제1 및 제2 글로벌 데이터 라인에 접속된 제2 로컬 드라이버, 및 제1 및 제2 글로벌 데이터 라인을 통해, 제1 로컬 라이트 드라이버에 제1 라이트 데이터를 제공하고, 제2 로컬 라이트 드라이버에 제2 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 포함한다.
Description
본 발명은 자기접합 메모리 장치 및 자기접합 메모리 장치의 데이터 라이트 방법에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 전원이 제거될 때마다 메모리에 저장된 정보를 잃는 반면에, 비휘발성 메모리는 전원이 메모리로부터 제거되는 때에도 비휘발성 메모리 내의 데이터를 유지할 수 있다.
비휘발성 메모리의 일종인 STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory)은 자기 터널 접합(Magnetic Tunneling Juntion, MTJ)의 저항 상태에 따라 데이터를 기록한다. 즉, 메모리 셀에 라이트 전류를 인가하여 메모리 셀의 저항 상태를 변경시킴으로써 데이터를 라이트할 수 있다. 그런데, 이러한 라이트 동작에는 메모리 셀의 저항 상태를 변경시키기위해 일정 시간이 필요하므로, 이를 단축하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 라이트 시간이 단축된 자기접합 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 라이트 시간이 단축된 자기접합 메모리 장치의 라이트 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 자기접합 메모리 장치는, 복수의 제1 자기접합 메모리 셀을 포함하는 제1 메모리 뱅크, 제1 메모리 뱅크에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인을 통해 복수의 제1 자기접합 메모리 셀에 데이터를 라이트하는 제1 로컬 라이트 드라이버로서, 제1 및 제2 글로벌 데이터 라인에 접속된 제1 로컬 라이트 드라이버, 제1 메모리 뱅크에 인접하여 배치되고, 복수의 제2 자기접합 메모리 셀을 포함하는 제2 메모리 뱅크, 제2 메모리 뱅크에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인에 접속되지 않은 제3 및 제4 로컬 데이터라인을 통해 복수의 제2 자기접합 메모리 셀에 데이터를 라이트하는 제2 로컬 라이트 드라이버로서, 제1 및 제2 글로벌 데이터 라인에 접속된 제2 로컬 드라이버, 및 제1 및 제2 글로벌 데이터 라인을 통해, 제1 로컬 라이트 드라이버에 제1 라이트 데이터를 제공하고, 제2 로컬 라이트 드라이버에 제2 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 자기접합 메모리 장치는, 복수의 제1 자기접합 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인을 통해 복수의 제1 자기접합 메모리 셀에 제1 라이트 데이터를 라이트하는 제1 로컬 라이트 드라이버, 및 복수의 제2 자기접합 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인에 접속되지 않은 제3 및 제4 로컬 데이터라인을 통해 복수의 제2 자기접합 메모리 셀에 제2 라이트 데이터를 라이트하는 제2 로컬 라이트 드라이버를 포함하되, 제1 로컬 라이트 드라이버는, 복수의 제1 자기접합 메모리 셀에 라이트되는 제1 라이트 데이터가 저장되는 제1 라이트 래치를 포함하고, 제2 로컬 라이트 드라이버는, 복수의 제2 자기접합 메모리 셀에 라이트되는 제2 라이트 데이터가 저장되고, 제1 라이트 래치와 분리된 제2 라이트 래치를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 자기접합 메모리 장치는, 제1 라이트 주기 동안, 복수의 제1 자기접합 메모리 셀을 포함하는 제1 메모리 뱅크에 대한 제1 라이트 코맨드를 수신하고, 제1 라이트 주기에 연속하는 제2 라이트 주기 동안, 복수의 제2 자기접합 메모리 셀을 포함하는 제2 메모리 뱅크에 대한 제2 라이트 코맨드를 수신하는 글로벌 라이트 드라이버, 제2 라이트 주기 동안, 제1 라이트 코맨드를 글로벌 라이트 드라이버로부터 수신하여 복수의 제1 자기접합 메모리 셀에 대해 제1 라이팅 동작을 수행하는 제1 로컬 라이트 드라이버, 및 제2 라이트 주기에 연속하는 제3 라이트 주기 동안, 제2 라이트 코맨드를 글로벌 라이트 드라이버로부터 수신하여 복수의 제2 자기접합 메모리 셀에 대해 제2 라이팅 동작을 수행하는 제2 로컬 라이트 드라이버를 포함하되, 제3 라이트 주기 동안, 제1 로컬 라이트 드라이버는 제1 라이트 코맨드에 대한 응답으로 복수의 제1 자기접합 메모리 셀에 대한 제1 라이팅 동작을 수행한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 자기접합 메모리 장치의 라이트 방법은, 글로벌 라이트 드라이버와 제1 및 제2 로컬 라이트 드라이버를 이용하여 제1 및 제2 자기접합 메모리 셀에 라이팅을 수행하는 자기접합 메모리 장치의 라이팅 방법으로서, 글로벌 라이트 드라이버가 제1 라이트 코맨드 및 제1 라이트 데이터를 수신하고, 글로벌 라이트 드라이버가 제2 라이트 코맨드 및 제2 라이트 데이터를 수신하는 동안, 제1 로컬 라이트 드라이버가 제1 라이트 코맨드에 대한 응답으로 제1 라이트 데이터를 제1 자기접합 메모리 셀에 라이팅하고, 제2 로컬 라이트 드라이버가 제2 라이트 코맨드에 대한 응답으로 제2 라이트 데이터를 제2 자기접합 메모리 셀에 라이팅하는 동안, 제1 로컬 라이트 드라이버가 제1 라이트 코맨드에 대한 응답으로 제1 라이트 데이터를 제1 자기접합 메모리 셀에 라이팅하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 3 및 도 4는 도 2의 메모리 셀의 자화 방향에 따라 저장된 데이터를 설명하기 위한 도면들이다.
도 5는 몇몇 실시예에 따른 비휘발성 메모리 장치의 개념적인 배치도이다.
도 6은 도 5의 서브 메모리 셀 어레이의 회로도이다.
도 7 내지 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도들이다.
도 10 및 도 11은 도 5의 센싱 회로를 설명하기 위한 회로도들이다.
도 2는 몇몇 실시예에 따른 메모리 셀을 설명하기 위한 예시적인 도면이다.
도 3 및 도 4는 도 2의 메모리 셀의 자화 방향에 따라 저장된 데이터를 설명하기 위한 도면들이다.
도 5는 몇몇 실시예에 따른 비휘발성 메모리 장치의 개념적인 배치도이다.
도 6은 도 5의 서브 메모리 셀 어레이의 회로도이다.
도 7 내지 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도들이다.
도 10 및 도 11은 도 5의 센싱 회로를 설명하기 위한 회로도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 비휘발성 메모리 장치(100)는 호스트(200)의 요청에 따라 데이터를 리드 또는 라이트(write)할 수 있다.
구체적으로, 비휘발성 메모리 장치(100)는 호스트(200)로부터 코맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 코맨드(CMD)는 리드 코맨드, 라이트 코맨드 등을 포함할 수 있다. 호스트(200)가 비휘발성 메모리 장치(100)에 리드 코맨드를 전송한 경우, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110)에서 리드한 데이터(DATA)를 호스트(200)에 제공할 수 있다.
호스트(200)가 비휘발성 메모리 장치(100)에 라이트 코맨드 및 라이트할 데이터(DATA)를 전송한 경우, 비휘발성 메모리 장치(100)는 호스트(200)로부터 제공받은 데이터(DATA)를 메모리 셀 어레이(110)에 라이트할 수 있다.
비휘발성 메모리 장치(100)는, 메모리 셀 어레이(110), 어드레스 디코더 회로(120), 비트 라인 선택 회로(130), 라이트 드라이버 회로(140), 감지 증폭 회로(150), 데이터 입출력 회로(160) 및 제어 로직(180)을 포함할 수 있다. 물론 이와 같은 구성은 예시적인 것일 뿐이며, 구체적인 구현 목적에 따라 일부 구성 요소가 생략되거나, 새로운 구성 요소가 추가될 수도 있다.
메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 비휘발성 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 저장된 데이터의 값에 대응하는 저항 값을 갖는 가변 저항 소자, 예컨대 자기 터널 접합(magnetic tunnel junction, MTJ)을 포함할 수 있다.
몇몇의 실시예에서, 비휘발성 메모리 장치(100)는 저항성 메모리 장치, RRAM(Resistive Random Access Memory)(또는 ReRAM) 장치로 지칭될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)의 메모리 셀 어레이(110)는 PRAM(Phase Change Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 구조를 포함할 수도 있고, STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory), Spin-RAM(Spin Torque Transfer Magnetization Switching RAM) 및 SMT-RAM(Spin Momentum Transfer) 등과 같은 MRAM(Magnetic Random Access Memory) 구조를 포함할 수도 있다.
이하에서는 비휘발성 메모리 장치(100)가 MRAM인 것을 예로 들어 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
메모리 셀 어레이(110)는 데이터가 기록되는 하나 이상의 메모리 셀(MC)을 포함할 수 있다. 구체적으로, 메모리 셀 어레이(110)는 복수의 워드 라인(WL)과 복수의 비트 라인(BL)이 대응하는 지점에 배치된 메모리 셀(MC)을 포함할 수 있다. 이러한 메모리 셀의 보다 구체적인 설명은 후술한다.
몇몇 실시예에서, 메모리 셀 어레이(110)는 자세히 도시하지는 않았으나, 일정 수의 메모리 셀(MC)을 포함하는 하나 이상의 서브 메모리 셀 어레이를 포함할 수 있다. 즉, 일정 수의 메모리 셀(MC)과 메모리 셀(MC)을 컨트롤하기 위한 워드 라인(WL) 및 비트 라인(BL)이 배치된 복수의 서브 메모리 셀 어레이가 모여, 도시된 메모리 셀 어레이(110)를 구성할 수 있다.
몇몇 실시예에서, 이러한 서브 메모리 셀 어레이는 호스트(200)로부터 데이터(DATA)를 리드하거나 라이트하는 단위로 이용될 수 있다. 몇몇 실시예에서, 비휘발성 메모리 장치(100)는 4개의 서브 메모리 셀 어레이 단위(예를 들어, 메모리 뱅크(memory bank) 단위)로 데이터를 라이트하거나 리드할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이는 얼마든지 변형되어 실시될 수 있다.
어드레스 디코더 회로(120)는 어드레스(ADDR)를 입력받아 행 어드레스(raw address) 및 열 어드레스(column address)로 디코딩 할 수 있다. 어드레스 디코더 회로(120)는 행 어드레스에 따라 복수의 워드 라인(WL) 중 하나의 워드 라인(WL)을 선택할 수 있다. 또한, 몇몇 실시예에서, 어드레스 디코더 회로(120)는 열 어드레스를 비트 라인 선택 회로(130)에 전달할 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
비트 라인 선택 회로(130)는 비트 라인들을 통해 메모리 셀 어레이(110)에 접속되고, 라이트 드라이버 회로(140) 및 감지 증폭 회로(150)에 접속될 수 있다. 비트 라인 선택 회로(130)는 제어 로직(180)의 제어에 응답하여 동작할 수 있다. 비트 라인 선택 회로(130)는 어드레스 디코더 회로(120)로부터 디코딩된 열 어드레스를 수신하도록 구성될 수 있다.
또한, 비트 라인 선택 회로(130)는 디코딩된 열 어드레스를 이용하여 비트 라인들을 선택할 수 있다. 예를 들어, 라이트 동작 시, 비트 라인 선택 회로(130)는 선택된 비트 라인들(BL)을 데이터 라인들(DL)에 연결함으로써 라이트 드라이버 회로(140)에 연결시킬 수 있다. 리드 동작 시, 비트 라인 선택 회로(130)는 선택된 비트 라인들을 감지 증폭 회로(150)와 연결할 수 있다.
라이트 드라이버 회로(140)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 라이트 드라이버 회로(140)는 비트 라인 선택 회로(130)에 의해 선택된 비트 라인들(BL)과 어드레스 디코더 회로(120)에 의해 선택된 워드 라인(WL)에 연결된 메모리 셀(MC)을 프로그램할 수 있다. 라이트 드라이버 회로(140)는 데이터 입출력 회로(160)로부터 입력되는 데이터에 따라 전류 또는 전압을 발생하여, 선택된 비트 라인들(BL)에 출력할 수 있다.
몇몇 실시예에서, 라이트 드라이버 회로(140)는 서브 메모리 셀 어레이에 포함된 메모리 셀(MC)에 데이터를 라이트하기 위한 로컬 라이트 드라이버와, 로컬 라이트 드라이버에 라이트 제어 신호 및/또는 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 포함할 수 있다.
감지 증폭 회로(150)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 감지 증폭 회로(150)는 비트 라인 선택 회로(130)에 의해 선택된 비트 라인들(BL)과 어드레스 디코더 회로(120)에 의해 선택된 워드 라인에 연결된 메모리 셀(MC)을 감지하는 리드 회로를 포함할 수 있다.
리드 회로는 선택된 비트 라인들(BL)을 통해 흐르는 전류 또는 선택된 비트 라인들(BL)에 인가된 전압을 감지하여 메모리 셀(MC)을 리드할 수 있다. 감지 증폭 회로(150)는 리드한 데이터를 데이터 입출력 회로(160)에 출력할 수 있다.
데이터 입출력 회로(160)는 제어 로직(180)의 제어에 따라 동작할 수 있다. 데이터 입출력 회로(160)는 외부로부터 입력되는 데이터를 라이트 드라이버 회로(140)로 전달하고, 감지 증폭 회로(150)로부터 입력되는 데이터를 외부로 출력할 수 있다.
제어 로직(180)은 비휘발성 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 예를 들어, 제어 로직(180)은 어드레스 디코더 회로(120), 비트 라인 선택 회로(130), 라이트 드라이버 회로(140), 감지 증폭 회로(150), 데이터 입출력 회로(160) 등을 제어할 수 있다. 한편, 제어 로직(180)은 외부로부터 입력되는 명령 혹은 제어 신호들에 응답하여 동작할 수 있다.
도 2는 몇몇 실시예에 따른 메모리 셀을 설명하기 위한 예시적인 도면이다. 도 3 및 도 4는 도 2의 메모리 셀의 자화 방향에 따라 저장된 데이터를 설명하기 위한 도면들이다.
도 2를 참조하면, 메모리 셀(MC)은 가변 저항 소자(MTJ) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 접속될 수 있다. 셀 트랜지스터(CT)의 일 전극은 가변 저항 소자(MTJ)를 통해 비트 라인(BL)에 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결될 수 있다.
몇몇 실시예에서, 워드 라인(WL)의 연장 방향과 소스 라인(SL)의 연장 방향은 서로 동일할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 한편, 다른 몇몇 실시예에서, 워드 라인(WL)의 연장 방향과 비트 라인(BL)의 연장 반향은 서로 직각일 수 있으나, 역시 실시예들이 이에 제한되는 것은 아니다.
가변 저항 소자(MTJ)는 자유층(free layer, L1), 고정층(fixed layer, L3) 및 이들 사이에 위치되는 장벽층(barrier layer, L2)을 포함할 수 있다. 고정층(L3)의 자화 방향은 고정되어 있으며, 자유층(L1)의 자화 방향은 조건에 따라 고정층(L3)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(L3)의 자화 방향을 고정시켜 주기 위하여, 가변 저항 소자(MTJ)는 반강자성층(anti-ferromagnetic layer)을 더 포함할 수도 있다.
몇몇 실시예에서, 자유층(L1)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(L1)의 자화 방향은 메모리 셀(MC)의 외부 또는 내부에서 제공되는 전기적 요인 또는 자기적 요인에 의해 변경될 수 있다. 자유 층(L1)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(L1)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
한편, 장벽층(L2)은 스핀 확산 길이(spin diffusion distance) 보다 얇은 두께를 가질 수 있다. 장벽층(L2)은 비자성 물질을 포함할 수 있다. 일 예로 장벽층(L2)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
한편, 고정층(L3)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(L3)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(L3)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 반강자성층은 반 강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
메모리 셀(MC)에 대한 리드 동작시, 워드 라인(WL)에 하이 레벨(예를 들어, 로직 하이 레벨)의 전압이 제공될 수 있다. 이 때, 워드 라인(WL) 전압에 응답하여 셀 트랜지스터(CT)가 턴 온 될 수 있다. 또한, 가변 저항 소자(MTJ)의 저항 값을 측정하기 위하여 비트 라인(BL)으로부터 소스 라인(SL) 방향으로, 또는 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 리드 전류(IREAD)가 제공될 수 있다. 측정되는 저항 값에 따라 가변 저항 소자(MTJ)에 저장된 데이터가 판별될 수 있다.
한편, 가변 저항 소자(MTJ)의 저항 값은 자유층(L1)의 자화 방향에 따라 달라진다. 가변 저항 소자(MTJ)에 리드 전류(IREAD)를 제공하면, 가변 저항 소자(MTJ)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IREAD)의 세기는 라이트 전류의 세기보다 매우 작기 때문에, 일반적으로 리드 전류(IREAD)로 인해 자유층(L1)의 자화 방향이 변화되지 않는다.
도 3을 함께 참조하면, 몇몇 실시예에서, 가변 저항 소자(MTJ)의 자유층(L1)의 자화 방향과 고정층(L3)의 자화 방향이 평행(parallel, p)하게 배치될 수 있다. 이 경우, 가변 저항 소자(MTJ)는 낮은 저항 값(Rp)을 가진다. 이 경우 데이터는, 예를 들어, '0'으로 판별될 수 있다.
이와 달리, 도 4를 함께 참조하면, 몇몇 실시예에서, 가변 저항 소자(MTJ)의 자유층(L1)의 자화 방향은 고정층(L3)의 자화 방향과 반 평행(anti-parallel, ap)으로 배치된다. 이 경우, 가변 저항 소자(MTJ)는 높은 저항 값(Rap)을 가진다. 이 경우 데이터는, 예를 들어, '1'로 판별될 수 있다.
한편, 도 2에서는, 가변 저항 소자(MTJ)의 자유층(L1)과 고정층(L3)을 수평 자기 소자로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 자유층(L1)과 고정층(L3)은 수직 자기 소자 형태로 제공될 수도 있다.
도 5는 몇몇 실시예에 따른 비휘발성 메모리 장치의 개념적인 배치도이다. 도 6은 도 5의 서브 메모리 셀 어레이의 회로도이다.
도 5 및 도 6을 참조하면, 비휘발성 메모리 장치(100)는 복수의 서브 메모리 셀 어레이(SMCA1~16)를 포함할 수 있다. 이러한 서브 메모리 셀 어레이(SMCA1~16)는 앞서 설명한 메모리 셀 어레이(도 1의 110)를 구성하는 구성 단위일 수 있다. 다시 말해, 메모리 셀 어레이(도 1의 110)는 복수의 서브 메모리 셀 어레이(SMCA1~16) 단위로 나뉘어 구성될 수 있다. 비록 도면에서는 설명의 편의상 16개의 서브 메모리 셀 어레이(SMCA1~16)만 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 서브 메모리 셀 어레이(SMCA1~16)는 메모리 셀 어레이(도 1의 110)를 구성하기 위한 개수만큼 얼마든지 추가적으로 확장될 수 있다.
도 6을 참조하면, 서브 메모리 셀 어레이(SMCA1)는 복수의 메모리 셀(MC)을 포함할 수 있다. 비록 도 6에서는 도 5의 구성 중 일부 구성(예를 들어, 동잃한 열(column)에 배치된 서브 메모리 셀 어레이(SMCA1, 5, 9, 13))에 대한 회로도를 도시하였으나, 상세하게 도시되지 않은 도 5의 구성 요소에 대해서도 동일한 구성이 적용될 수 있다. 또한, 설명의 편의를 위해, 도 6에서는 서브 메모리 셀 어레이(SMCA1)에 1개의 메모리 셀(MC) 만을 도시하였으나, 서브 메모리 셀 어레이(SMCA1)에 포함되는 메모리 셀(MC)의 개수가 이에 제한되는 것은 아니다.
복수의 메모리 셀(MC)은 각각 복수의 셀 트랜지스터(CT)에 접속될 수 있다. 셀 트랜지스터(CT)의 게이트단은 워드 라인(WL)에 접속되고, 메모리 셀(MC)에 접속되지 않은 셀 트랜지스터(CT)의 일단은 소스 라인(SL)에 접속될 수 있다. 한편, 메모리 셀(MC)은 비트 라인(BL)에 접속될 수 있다.
몇몇 실시예에서, 소스 라인(SL)과 비트 라인(BL)은 메모리 셀(MC)의 라이트 동작에 이용되는 도시되지 않은 라이트 어시스트 회로에 접속될 수 있다.
다시 도 5를 참조하면, 복수의 서브 메모리 셀 어레이(SMCA1~16)의 일 측에는 복수의 서브 메모리 셀 어레이(SMCA1~16) 내에 배치된 워드 라인(WL)을 선택하는 로우 디코더(RD)가 배치될 수 있다.
복수의 서브 메모리 셀 어레이(SMCA1~16)의 다른 일 측에는 복수의 서브 메모리 셀 어레이(SMCA1~16) 각각에 배치된 메모리 셀(MC)을 라이트하기 위한 로컬 라이트 드라이버(LWD1~LWD16)가 배치될 수 있다. 즉, 각 서브 메모리 셀 어레이(SMCA1~16) 별로 독립적인 로컬 라이트 드라이버(LWD1~LWD16)가 할당될 수 있다.
도 6을 참조하면, 로컬 라이트 드라이버(WD1)는 비트 라인 먹스(BLM1), 라이트 래치(WD_Latch1) 및 서브 메모리 셀 어레이 선택 소자(SASD1-1, SASD1-2)를 포함할 수 있다. 앞서 설명한 것과 같이, 로컬 라이트 드라이버(WD1)에 대한 설명은 나머지 로컬 라이트 드라이버(WD2~16)에 대해서도 적용될 수 있다.
비트 라인 먹스(BLM1)는 소정 제어 신호에 의해 제어되어 서브 메모리 셀 어레이(SMCA1)의 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)을 선택할 수 있다. 즉, 비트 라인 먹스(BLM1)는 데이터가 라이트(write)되어야할 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)을 선택하여, 메모리 셀(MC)에 데이터가 라이트되게 할 수 있다. 또한, 비트 라인 먹스(BLM1)는 데이터가 리드(read)되어야할 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)을 선택하여, 메모리 셀(MC)에 저장된 데이터가 리드되게 할 수 있다.
라이트 래치(WD_Latch1)는 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 라이트 동작을 수행할 수 있다. 구체적으로, 라이트 래치(WD_Latch1)는 글로벌 라이트 드라이버(도 5의 GWD1)로부터 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 라이트되어야할 데이터를 제공받고 이를 저장할 수 있다. 나아가, 라이트 래치(WD_Latch1)는 소정 제어 신호에 응답하여 저장된 데이터를 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 라이트할 수 있다. 몇몇 실시예에서, 라이트 래치(WD_Latch1)는 이러한 동작을 수행하기 위한 소정의 컨트롤 블록을 포함할 수 있다.
서브 메모리 셀 어레이 선택 소자(SASD1-1)는 뱅크 선택 제어 신호(WCSLd)에 응답하여, 글로벌 소스 라인(GSL)과 서브 메모리 셀 어레이(SMCA1)에 배치된 로컬 소스 라인(LSL)을 접속시킬 수 있다. 서브 메모리 셀 어레이 선택 소자(SASD1-2)는 뱅크 선택 제어 신호(WCSLd)에 응답하여, 글로벌 비트 라인(GBL)과 서브 메모리 셀 어레이(SMCA1)에 배치된 로컬 비트 라인(LBL)을 접속시킬 수 있다.
한편, 뱅크 선택 제어 신호(WCSLa~d)는 순차적으로 활성화될 수 있다. 예를 들어, 뱅크 선택 제어 신호(WCSLd)가 제1 시점에서 활성화된 후, 뱅크 선택 제어 신호(WCSLc)가 제1 시점보다 늦은 제2 시점에서 활성화되고, 뱅크 선택 제어 신호(WCSLb)가 제2 시점보다 늦은 제3 시점에서 활성화된 후, 뱅크 선택 제어 신호(WCSLa)가 제3 시점보다 늦은 제4 시점에서 활성화될 수 있다. 필요에 따라 뱅크 선택 제어 신호(WCSLa~d)가 활성화되는 시점은 이와 반대로 실시될 수도 있다.
다시 도 5를 참조하면, 로컬 컨트롤 블록(CTRL)은 복수의 서브 메모리 셀 어레이(SMCA1~16)에서 수행되는 각종 동작을 제어할 수 있다. 즉, 로컬 컨트롤 블록(CTRL)은 복수의 서브 메모리 셀 어레이(SMCA1~16)에서 수행되는 각종 동작을 제어하기 위한 소정의 제어 신호들을 생성할 수 있다.
컬럼 디코더(CD1~4), 글로벌 라이트 드라이버(GWD1~GWD4), 센싱 회로(SA1~SA4) 및 글로벌 컨트롤 블록(GCTRL)은, 복수의 서브 메모리 셀 어레이(SMCA1~16)의 외곽에 배치될 수 있다. 비록 도면에서는, 컬럼 디코더(CD1~4), 글로벌 라이트 드라이버(GWD1~GWD4), 센싱 회로(SA1~SA4) 및 글로벌 컨트롤 블록(GCTRL)이 복수의 서브 메모리 셀 어레이(SMCA1~16)의 하단 부에 배치된 것이 예시되어 있으나, 실시예들이 이에 제한되는 것은 아니다.
같은 로우(row)에 배치된 복수의 서브 메모리 셀 어레이(SMCA1~16)는 하나의 메모리 뱅크(BANK A~D)를 구성할 수 있다. 예를 들어, 메모리 뱅크(BANK A)는 4개의 서브 메모리 셀 어레이(SMCA1~4)를 포함하고, 메모리 뱅크(BANK B)는 4개의 서브 메모리 셀 어레이(SMCA5~8)를 포함하고, 메모리 뱅크(BANK C)는 4개의 서브 메모리 셀 어레이(SMCA9~12)를 포함하고, 메모리 뱅크(BANK D)는 4개의 서브 메모리 셀 어레이(SMCA13~16)를 포함할 수 있다.
호스트(도 1의 200)로부터 라이트 코맨드(write command)를 수신받은 비휘발성 메모리 장치(100)는, 메모리 뱅크(BANK A~D) 단위로 라이트 동작을 수행할 수 있다. 예를 들어, 제1 내지 제4 데이터를 라이트해야 되는 경우, 비휘발성 메모리 장치(100)는, 제1 라이트 주기에서, 제1 데이터를 메모리 뱅크(BANK A)에 포함된 서브 메모리 셀 어레이(SMCA1)에 배치된 메모리 셀(MC)에 라이트하고, 제2 라이트 주기에서, 제2 데이터를 메모리 뱅크(BANK B)에 포함된 서브 메모리 셀 어레이(SMCA5)에 배치된 메모리 셀(MC)에 라이트하고, 제3 라이트 주기에서, 제3 데이터를 메모리 뱅크(BANK C)에 포함된 서브 메모리 셀 어레이(SMCA9)에 배치된 메모리 셀(MC)에 라이트하고, 제4 라이트 주기에서, 제4 데이터를 메모리 뱅크(BANK D)에 포함된 서브 메모리 셀 어레이(SMCA13)에 배치된 메모리 셀(MC)에 라이트할 수 있다.
글로벌 라이트 드라이버(GWD1)는 비휘발성 메모리 장치(100)의 이러한 라이트 동작을 제어할 수 있다. 예를 들어, 글로벌 라이트 드라이버(GWD1)는, 제1 라이트 주기에서, 제1 데이터를 로컬 라이트 드라이버(LWD1)의 라이트 래치(WD_Latch1)에 제공하여, 로컬 라이트 드라이버(LWD1)가 서브 메모리 셀 어레이(SMCA1)에 배치된 메모리 셀(MC)에 제1 데이터를 라이트하도록 하고, 제2 라이트 주기에서, 제2 데이터를 로컬 라이트 드라이버(LWD5)의 라이트 래치(WD_Latch5)에 제공하여, 로컬 라이트 드라이버(LWD5)가 서브 메모리 셀 어레이(SMCA5)에 배치된 메모리 셀(MC)에 제2 데이터를 라이트하도록 하고, 제3 라이트 주기에서, 제3 데이터를 로컬 라이트 드라이버(LWD9)의 라이트 래치(WD_Latch9)에 제공하여, 로컬 라이트 드라이버(LWD9)가 서브 메모리 셀 어레이(SMCA9)에 배치된 메모리 셀(MC)에 제3 데이터를 라이트하도록 하고, 제4 라이트 주기에서, 제4 데이터를 로컬 라이트 드라이버(LWD13)의 라이트 래치(WD_Latch13)에 제공하여, 로컬 라이트 드라이버(LWD13)가 서브 메모리 셀 어레이(SMCA13)에 배치된 메모리 셀(MC)에 제4 데이터를 라이트하도록 할 수 있다.
이때, 글로벌 라이트 드라이버(GWD1)는 글로벌 소스 라인(GSL) 또는 글로벌 비트 라인(GBL)을 통해 제1 내지 제4 데이터를 라이트 래치(WD_Latch1, 5, 9, 13)에 순차적으로 제공할 수 있다. 제1 내지 제4 데이터를 제공받은 로컬 라이트 드라이버(LWD1, 5, 9, 13)는 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)을 이용하여 메모리 셀(MC)에 데이터를 라이트할 수 있다.
서브 메모리 셀 어레이 선택 소자(SASD1-1, 5-1. 9-1. 13-1)는 뱅크 선택 제어 신호(WCSLa~d)에 의해 로컬 소스 라인(LSL)과 글로벌 소스 라인(GSL)을 접속시키고, 서브 메모리 셀 어레이 선택 소자(SASD1-2, 5-2. 9-2. 13-2)는 뱅크 선택 제어 신호(WCSLa~d)에 의해 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)을 접속시킬 수 있다.
센싱 회로(SA1~SA4)는 예를 들어, 글로벌 소스 라인(GSL)을 통해 메모리 셀(MC)에 접속될 수 있다. 즉, 센싱 회로(SA1)는 서브 메모리 셀 어레이(SMCA1, 5, 9, 13)에 배치된 메모리 셀(MC)의 데이터를 리드하고, 센싱 회로(SA2)는 서브 메모리 셀 어레이(SMCA2, 6, 10, 14)에 배치된 메모리 셀(MC)의 데이터를 리드하고, 센싱 회로(SA3)는 서브 메모리 셀 어레이(SMCA3, 7, 11, 15)에 배치된 메모리 셀(MC)의 데이터를 리드하고, 센싱 회로(SA4)는 서브 메모리 셀 어레이(SMCA4, 8, 12, 16)에 배치된 메모리 셀(MC)의 데이터를 리드할 수 있다. 이러한 센싱 회로(SA1~SA4)의 보다 구체적인 구성은 후술한다.
글로벌 컨트롤 블록(GCTRL)은, 컬럼 디코더(CD1~4), 글로벌 라이트 드라이버(GWD1~GWD4) 및 센싱 회로(SA1~SA4)에서 수행되는 각종 동작을 제어할 수 있다. 즉, 글로벌 컨트롤 블록(GCTRL)은 컬럼 디코더(CD1~4), 글로벌 라이트 드라이버(GWD1~GWD4) 및 센싱 회로(SA1~SA4)에서 수행되는 각종 동작을 제어하기 위한 소정의 제어 신호들을 생성할 수 있다.
몇몇 실시예에서, 글로벌 컨트롤 블록(GCTRL)에는 센싱 회로(SA1~SA4)의 리드 동작에 필요한 제어 신호 및 레퍼런스 저항 신호를 생성하기 위한 회로가 배치될 수 있다.
이하, 도 5 내지 도 9를 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명한다.
도 7 내지 도 9는 몇몇 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도들이다.
도 5 내지 도 7을 참조하면, 제1 라이트 주기(T1) 동안, 호스트(도 1의 200)로부터 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)가 제공된다. 구체적으로, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 수신할 수 있다.
다음, 제2 라이트 주기(T2) 동안, 호스트(도 1의 200)로부터 제2 라이트 코맨드(WCMD2)와 제2 라이트 데이터(WDATA2)가 제공된다. 구체적으로, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제2 라이트 코맨드(WCMD2)와 제2 라이트 데이터(WDATA2)를 수신할 수 있다.
한편, 제2 라이트 주기(T2) 동안, 뱅크 선택 제어 신호(WCSLd)가 활성화될 수 있다. 이에 따라, 서브 메모리 셀 어레이(SMCA1)의 로컬 소스 라인(LSL)과 글로벌 소스 라인(GSL)이 접속되고, 서브 메모리 셀 어레이(SMCA1)의 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)이 접속될 수 있다. 이에 따라, 글로벌 라이트 드라이버(GWD1)는 제1 라이트 주기(T1)에서 호스트(도 1의 200)로부터 제공받았던 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 로컬 라이트 드라이버(LWD1)에 제공할 수 있다.
글로벌 라이트 드라이버(GWD1)로부터 제공된 제1 라이트 데이터(WDATA1)는 데이터 래치(WD_Latch1)에 저장될 수 있다. 그리고, 로컬 라이트 드라이버(LWD1)는 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 제1 라이트 데이터(WDATA1)를 라이트할 수 있다. 몇몇 실시예에서, 로컬 라이트 드라이버(LWD1)는 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)에 소정의 라이트 전류를 인가하여 메모리 셀(MC)에 제1 라이트 데이터(WDATA1)를 라이트할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 도 7에서는, 이해의 편의를 돕기 위해, 글로벌 라이트 드라이버(GWD1)가 제1 라이트 주기(T1)에서 호스트(도 1의 200)로부터 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공받고, 제2 라이트 주기(T2)에서 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 로컬 라이트 드라이버(LWD1)에 제공하는 예를 도시하였으나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 도 8에 도시된 것과 같이, 글로벌 라이트 드라이버(GWD1)가 제1 라이트 주기(T1)에서 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공받으면서, 동시에 로컬 라이트 드라이버(LWD1)에 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공하는 것으로 본 실시예가 변형되어 실시될 수도 있다.
또한, 도 9에 도시된 것과 같이, 제1 라이트 주기(T1)에서 글로벌 라이트 드라이버(GWD1)가 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공받는 동작이 우선 수행되나, 제1 라이트 주기(T1)가 종료되기 전에, 글로벌 라이트 드라이버(GWD1)가 로컬 라이트 드라이버(LWD1)에 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공하는 동작이 시작되도록 실시예가 변형되어 실시될 수도 있다. 이 경우, 글로벌 라이트 드라이버(GWD1)가 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 수신하는 동작과 글로벌 라이트 드라이버(GWD1)가 로컬 라이트 드라이버(LWD1)에 제1 라이트 코맨드(WCMD1)와 제1 라이트 데이터(WDATA1)를 제공하는 동작이 일부 구간에서 중첩되어 수행될 수 있다.
즉, 도 7에 도시된 라이트 동작 구간(T1~T8)은 이해의 편의를 돕기 위해 동작 구간을 구분한 것일 뿐, 본 발명의 기술적 사상에 따른 실시예들이 도 7에 도시된 구성에 제한되는 것은 아니다.
다시 도 5 내지 도 7을 참조하면, 제3 라이트 주기(T3) 동안, 호스트(도 1의 200)로부터 제3 라이트 코맨드(WCMD3)와 제3 라이트 데이터(WDATA3)가 제공된다. 구체적으로, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제3 라이트 코맨드(WCMD3)와 제3 라이트 데이터(WDATA3)를 수신할 수 있다.
한편, 제3 라이트 주기(T3) 동안, 뱅크 선택 제어 신호(WCSLc)가 활성화될 수 있다. 이에 따라, 서브 메모리 셀 어레이(SMCA5)의 로컬 소스 라인(LSL)과 글로벌 소스 라인(GSL)이 접속되고, 서브 메모리 셀 어레이(SMCA5)의 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)이 접속될 수 있다. 이에 따라, 글로벌 라이트 드라이버(GWD1)는 제2 라이트 주기(T2)에서 호스트(도 1의 200)로부터 제공받았던 제2 라이트 코맨드(WCMD2)와 제2 라이트 데이터(WDATA2)를 로컬 라이트 드라이버(LWD5)에 제공할 수 있다.
글로벌 라이트 드라이버(GWD1)로부터 제공된 제2 라이트 데이터(WDATA2)는 데이터 래치(WD_Latch5)에 저장될 수 있다. 그리고, 로컬 라이트 드라이버(LWD5)는 서브 메모리 셀 어레이(SMCA5)에 포함된 메모리 셀(MC)에 제2 라이트 데이터(WDATA2)를 라이트할 수 있다. 몇몇 실시예에서, 로컬 라이트 드라이버(LWD5)는 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)에 소정의 라이트 전류를 인가하여 메모리 셀(MC)에 제2 라이트 데이터(WDATA2)를 라이트할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 제3 라이트 주기(T3) 동안, 로컬 라이트 드라이버(LWD1)는 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 제1 라이트 데이터(WDATA1)를 라이트할 수 있다. 즉, 로컬 라이트 드라이버(LWD5)가 서브 메모리 셀 어레이(SMCA5)에 포함된 메모리 셀(MC)에 제2 라이트 데이터(WDATA2)를 라이트하는 동안, 로컬 라이트 드라이버(LWD1)도 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 제1 라이트 데이터(WDATA1)를 반복해서 라이트할 수 있다. 이러한 반복 라이트 동작은 메모리 셀(MC)이 자기접합 소자를 포함하여 데이터 라이팅을 위해서는 반복 라이팅 동작이 필요하기 때문일 수 있다.
다음 제4 라이트 주기(T4) 동안, 호스트(도 1의 200)로부터 제4 라이트 코맨드(WCMD4)와 제4 라이트 데이터(WDATA4)가 제공된다. 구체적으로, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제4 라이트 코맨드(WCMD4)와 제3 라이트 데이터(WDATA4)를 수신할 수 있다.
한편, 제4 라이트 주기(T4) 동안, 뱅크 선택 제어 신호(WCSLb)가 활성화될 수 있다. 이에 따라, 서브 메모리 셀 어레이(SMCA9)의 로컬 소스 라인(LSL)과 글로벌 소스 라인(GSL)이 접속되고, 서브 메모리 셀 어레이(SMCA9)의 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)이 접속될 수 있다. 이에 따라, 글로벌 라이트 드라이버(GWD1)는 제3 라이트 주기(T3)에서 호스트(도 1의 200)로부터 제공받았던 제3 라이트 코맨드(WCMD3)와 제3 라이트 데이터(WDATA3)를 로컬 라이트 드라이버(LWD9)에 제공할 수 있다.
글로벌 라이트 드라이버(GWD1)로부터 제공된 제3 라이트 데이터(WDATA3)는 데이터 래치(WD_Latch9)에 저장될 수 있다. 그리고, 로컬 라이트 드라이버(LWD9)는 서브 메모리 셀 어레이(SMCA9)에 포함된 메모리 셀(MC)에 제3 라이트 데이터(WDATA3)를 라이트할 수 있다. 몇몇 실시예에서, 로컬 라이트 드라이버(LWD9)는 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)에 소정의 라이트 전류를 인가하여 메모리 셀(MC)에 제3 라이트 데이터(WDATA3)를 라이트할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 제4 라이트 주기(T4) 동안, 로컬 라이트 드라이버(LWD5)는 서브 메모리 셀 어레이(SMCA5)에 포함된 메모리 셀(MC)에 제2 라이트 데이터(WDATA2)를 라이트할 수 있다. 즉, 로컬 라이트 드라이버(LWD9)가 서브 메모리 셀 어레이(SMCA9)에 포함된 메모리 셀(MC)에 제3 라이트 데이터(WDATA3)를 라이트하는 동안, 로컬 라이트 드라이버(LWD5)도 서브 메모리 셀 어레이(SMCA5)에 포함된 메모리 셀(MC)에 제2 라이트 데이터(WDATA2)를 반복해서 라이트할 수 있다. 역시 이러한 반복 라이트 동작은 메모리 셀(MC)이 자기접합 소자를 포함하기 때문일 수 있다.
한편, 비록 도면에 상세하게 도시하지는 않았으나, 필요하다면, 제4 라이트 주기(T4) 동안, 로컬 라이트 드라이버(LWD1)도 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)에 제1 라이트 데이터(WDATA1)를 라이트하는 동작을 지속할 수도 있다.
다음 제5 라이트 주기(T5) 동안, 호스트(도 1의 200)로부터 제5 라이트 코맨드(WCMD5)와 제5 라이트 데이터(WDATA5)가 제공된다. 구체적으로, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제5 라이트 코맨드(WCMD5)와 제5 라이트 데이터(WDATA5)를 수신할 수 있다.
한편, 제5 라이트 주기(T5) 동안, 뱅크 선택 제어 신호(WCSLa)가 활성화될 수 있다. 이에 따라, 서브 메모리 셀 어레이(SMCA13)의 로컬 소스 라인(LSL)과 글로벌 소스 라인(GSL)이 접속되고, 서브 메모리 셀 어레이(SMCA13)의 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)이 접속될 수 있다. 이에 따라, 글로벌 라이트 드라이버(GWD1)는 제4 라이트 주기(T4)에서 호스트(도 1의 200)로부터 제공받았던 제4 라이트 코맨드(WCMD4)와 제4 라이트 데이터(WDATA4)를 로컬 라이트 드라이버(LWD13)에 제공할 수 있다.
글로벌 라이트 드라이버(GWD1)로부터 제공된 제4 라이트 데이터(WDATA4)는 데이터 래치(WD_Latch13)에 저장될 수 있다. 그리고, 로컬 라이트 드라이버(LWD13)는 서브 메모리 셀 어레이(SMCA13)에 포함된 메모리 셀(MC)에 제4 라이트 데이터(WDATA4)를 라이트할 수 있다. 몇몇 실시예에서, 로컬 라이트 드라이버(LWD13)는 메모리 셀(MC)에 접속된 로컬 소스 라인(LSL)과 로컬 비트 라인(LBL)에 소정의 라이트 전류를 인가하여 메모리 셀(MC)에 제4 라이트 데이터(WDATA4)를 라이트할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 제5 라이트 주기(T5) 동안, 로컬 라이트 드라이버(LWD9)는 서브 메모리 셀 어레이(SMCA9)에 포함된 메모리 셀(MC)에 제3 라이트 데이터(WDATA3)를 라이트할 수 있다. 즉, 로컬 라이트 드라이버(LWD13)가 서브 메모리 셀 어레이(SMCA13)에 포함된 메모리 셀(MC)에 제4 라이트 데이터(WDATA4)를 라이트하는 동안, 로컬 라이트 드라이버(LWD9)도 서브 메모리 셀 어레이(SMCA9)에 포함된 메모리 셀(MC)에 제3 라이트 데이터(WDATA3)를 반복해서 라이트할 수 있다. 역시 이러한 반복 라이트 동작은 메모리 셀(MC)이 자기접합 소자를 포함하기 때문일 수 있다.
한편, 비록 도면에 상세하게 도시하지는 않았으나, 필요하다면, 제5 라이트 주기(T5) 동안, 로컬 라이트 드라이버(LWD1) 또는 로컬 라이트 드라이버(LWD5)도 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀(MC)과 서브 메모리 셀 어레이(SMCA5)에 포함된 메모리 셀(MC)에 각각 제1 라이트 데이터(WDATA1)와 제2 라이트 데이터(WDATA2)를 라이트하는 동작을 지속할 수도 있다.
다음 제6 라이트 주기(T6) 동안, 글로벌 라이트 드라이버(GWD1)는 호스트(도 1의 200)로부터 제공되는 제6 라이트 코맨드(WCMD6)와 제6 라이트 데이터(WDATA6)를 수신할 수 있다.
그리고, 제6 라이트 주기(T6) 동안, 뱅크 선택 제어 신호(WCSLa)가 다시 활성화될 수 있다. 이에 따라, 글로벌 라이트 드라이버(GWD1)는 제5 라이트 주기(T5)에서 호스트(도 1의 200)로부터 제공받았던 제5 라이트 코맨드(WCMD5)와 제5 라이트 데이터(WDATA5)를 로컬 라이트 드라이버(LWD1)에 제공할 수 있다. 그리고, 앞서 설명한 라이트 과정이 반복되어, 비휘발성 메모리 장치의 라이트 동작이 수행될 수 있다.
도 7을 참조하면, 본 실시예에 따른 비휘발성 메모리 장치의 라이트 방법에서는, 메모리 셀이 자기접합 소자를 포함하여 메모리 셀에 데이터를 라이트하기 위해 반복적인 라이트 동작이 필요하더라도, 호스트(도 1의 200)는 이와 무관하게 매 라이트 주기(T1~T8)마다 새로운 라이트 코맨드와 라이트 데이터를 비휘발성 메모리 장치에 제공할 수 있다. 또한, 라이트 코맨드와 라이트 데이터를 수신한 비휘발성 메모리 장치는 반복 라이팅 동작에 따른 대기 시간 없이 연속적으로 메모리 셀에 데이터 라이팅 동작을 수행할 수 있다. 따라서, 라이트 시간을 획기적으로 단축시킬 수 있다.
이하, 도 10 및 도 11을 참조하여, 도 5의 센싱 회로에 대해 보다 구체적으로 설명한다.
도 10 및 도 11은 도 5의 센싱 회로를 설명하기 위한 회로도들이다. 구체적으로, 도 10은 싱글 트랜지스터 커먼 게이트 증폭회로의 동작을 설명하기 위한 회로도이고, 도 11은 싱글 트랜지스터 커먼 게이트 증폭회로를 이용한 센싱 회로의 회로도이다.
도 10을 참조하면, 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA)는 트랜지스터(N4)를 포함할 수 있다. 트랜지스터(N4)는 게이팅 전압(VBIASN)에 게이팅(gating)되어, 일단의 정전류 소스(constant current source)로부터 제공되는 리드 전류(Iread)를 타단의 저항 소자에 흘려보낼 수 있다. 만약, 저항 소자의 저항이 낮다면(예를 들어, Rp), 리드 전류(Iread)가 트랜지스터(N4)로 흐를 때, 트랜지스터(N4)의 Vgs가 커지게되고, 이로 인해 센싱 노드(S1)의 전압이 낮아진다. 반대로, 저항 소자의 저항이 높다면(예를 들어, Rap), 리드 전류(Iread)가 트랜지스터(N4)로 흐를 때, 트랜지스터(N4)의 Vgs가 작아지게되고, 이로 인해 센싱 노드(S1)의 전압이 높아진다. 즉, 센싱 노드(S1)의 전압을 관찰하면, 저항 소자의 저항이 높은지 낮은지를 알 수 있다. 다시 말해, 자기접합 메모리 셀에 프로그램된 데이터를 리드할 수 있다.
본 실시예에서는 이러한 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA)를 이용하여, 자기접합 메모리 셀에 저장된 데이터를 리드할 수 있다. 이하 도 11을 참조하여 보다 구체적으로 설명한다.
도 11을 참조하면, 제1 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA1)는 트랜지스터(N5)가 게이팅 전압(VBIASN)에 게이팅되어, 일단의 정전류 소스로부터 제공되는 리드 전류(Iread)를 타단의 저항 소자에 흘려보낼 수 있다. 여기서, 타단은 제2 저항 값(Rap)을 갖는 레퍼런스 메모리 셀에 접속되므로, 리드 전류(Iread)는 제2 저항 값(Rap)을 갖는 레퍼런스 메모리 셀에 흐른다.
한편, 제2 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA2)는 트랜지스터(N6)가 게이팅 전압(VBIASN)에 게이팅되어, 일단의 정전류 소스로부터 제공되는 리드 전류(Iread)를 타단의 저항 소자에 흘려보낼 수 있다. 여기서, 타단은 제1 저항 값(Rp)을 갖는 레퍼런스 메모리 셀에 접속되므로, 리드 전류(Iread)는 제1 저항 값(Rp)을 갖는 레퍼런스 메모리 셀에 흐른다.
제2 저항 값(Rap)이 제1 저항 값(Rp)보다 크므로, 센싱 노드(M1)의 전압이 센싱 노드(M2)의 전압보다 상대적으로 커진다.
커먼 모드 피드백 증폭회로(CMF1)는, 제1 분배 저항(RA)과 제2 분배 저항(RB)을 포함하는 전압 분배 회로와, 제1 및 제2 입력단을 갖는 증폭기(A1)를 포함할 수 있다.
센싱 노드(M1)의 전압과 센싱 노드(M2)의 전압 차이는 전압 분배 회로를 통해 증폭기(A1)의 제1 입력단에 제공될 수 있다. 여기서, 제1 분배 저항(RA)과 제2 분배 저항(RB)의 저항 값에 따라 증폭기(A1)의 제1 입력단에 제공되는 전압 레벨이 달라질 수 있다. 증폭기(A1)의 제2 입력단에는 기준 전압(VPRE)이 제공될 수 있다. 이 기준 전압(VPRE)은 후술할 센싱 회로(SA1)에서 메모리 셀(MC)에 저장된 데이터를 리드하는데 사용된다.
증폭기(A1)의 출력인 게이팅 전압(VBIASN)은 다시 트랜지스터(N5)의 게이트 단과 트랜지스터(N6)의 게이트 단에 피드백되고, 설명한 과정이 반복된다. 이러한 피드백 루프가 진행됨에 따라 센싱 회로(SA1)에서 사용될 게이팅 전압(VBIASN)이 결정된다. 즉, 센싱 회로(SA1)의 리드 전류(Iread)가 메모리 셀(MC)의 제1 저항 값(Rp)와 제2 저항값(Rap) 사이의 전류로 셋팅될 수 있게 게이팅 전압(VBIASN)의 전압 레벨이 조정된다. 즉, 레퍼런스 셀의 제1 저항 값(Rp) 산포와 제2 저항 값(Rap) 산포를 반영하여 게이팅 전압(VBIASN)이 결정된다. 이에 따라, 기준 전압(VPRE)을 이용하여 메모리 셀(MC)에 저장된 데이터를 리드하는 경우 신뢰성 있는 센싱 마진이 확보될 수 있다.
센싱 회로(SA1)는 제3 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA3)와, 프리차지 회로(PCC) 및 크로스 커플드 래치(cross coupled latch)(CCL)를 포함할 수 있다.
제3 싱글 트랜지스터 커먼 게이트 증폭회로(SCGA3)의 트랜지스터(N4)는 커먼 모드 피드백 증폭회로(CMF1)로부터 출력된 게이팅 전압(VBIASN)에 게이팅되어, 일단의 정전류 소스로부터 제공되는 리드 전류(Iread)를 타단에 접속된 서브 메모리 셀 어레이(예를 들어, 도 5 및 도 6의 SMCA1) 내의 메모리 셀(MC)로 흘려보낸다. 이렇게 리드 전류(Iread)를 서브 메모리 셀 어레이(예를 들어, 도 5 및 도 6의 SMCA1) 내의 메모리 셀(MC)로 흘려보낼 때, 도 6에 도시된 글로벌 소스 라인(GSL) 및 로컬 소스 라인(LCL)이 이용될 수 있다.
메모리 셀(MC)에 저장된 데이터에 따라 센싱 노드(S1)의 전압 레벨이 변경된다. 예를 들어, 메모리 셀(MC)이 제1 저항 값(Rp)을 갖는 경우 센싱 노드(S1)의 전압 레벨은 낮아지고, 메모리 셀(MC)이 제2 저항 값(Rap)을 갖는 경우 센싱 노드(S1)의 전압 레벨은 높아질 수 있다.
프리차지 회로(PCC)는 제1 출력 노드(S2)와 제2 출력 노드(S3)를 기준 전압(VPRE)으로 프리차지 시킬 수 있다. 이를 위해 프리차지 회로(PCC)는 제1 프리차지 신호(PRECH)에 게이팅되는 트랜지스터들(P3, P5)과, 제2 프리차지 신호(PRECHD)에 게이팅되는 트랜지스터(P4)를 포함할 수 있다.
크로스 커플드 래치(CCL)는 제1 및 제2 출력 노드(S2, S3)의 전압 레벨을 센싱 노드(S1)의 전압 레벨에 따라 디벨롭(develop)시키고, 디벨롭된 제1 및 제2 출력 노드(S2, S3)의 전압 레벨을 바탕으로 메모리 셀(MC)에 저장된 데이터를 래치할 수 있다. 크로스 커플드 래치(CCL)는, 제1 출력 노드(S2)의 전압 레벨에 게이팅되어 제2 출력 노드(S3)를 풀업시키는 트랜지스터(P1)와, 제1 출력 노드(S2)의 전압 레벨에 게이팅되어 제2 출력 노드(S3)를 풀다운시키는 트랜지스터(N2)와, 제2 출력 노드(S3)의 전압 레벨에 게이팅되어 제1 출력 노드(S2)를 풀업시키는 트랜지스터(P2)와, 제2 출력 노드(S3)의 전압 레벨에 게이팅되어 제1 출력 노드(S2)를 풀다운시키는 트랜지스터(N3)와, 제3 프리차지 신호(PRECHB)에 게이팅되어 트랜지스터들(N2, N3)의 일단을 접지 전압에 접속시키는 트랜지스터(N1)를 포함할 수 있다.
메모리 셀(MC)이 제1 저항 값(Rp)을 갖는 경우, 제2 출력 노드(S3)의 전압 레벨이 기준 전압(VPRE)으로 유지되는 사이, 센싱 노드(S1)의 전압 레벨이 낮아지므로, 제1 출력 노드(S2)의 전압 레벨도 낮아질 수 있다. 크로스 커플드 래치(CCL)는 제1 출력 노드(S2)와 제2 출력 노드(S3) 사이의 전압 레벨 차이를 증폭하여, 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
한편, 메모리 셀(MC)이 제2 저항 값(Rap)을 갖는 경우, 제2 출력 노드(S3)의 전압 레벨이 기준 전압(VPRE)으로 유지되는 사이, 센싱 노드(S1)의 전압 레벨이 높아지므로, 제1 출력 노드(S2)의 전압 레벨도 높아질 수 있다. 크로스 커플드 래치(CCL)는 제1 출력 노드(S2)와 제2 출력 노드(S3) 사이의 전압 레벨 차이를 증폭하여, 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
GWD: 글로벌 라이트 드라이버
LWD: 로컬 라이트 드라이버
GSL: 글로벌 소스 라인
LSL: 로컬 소스 라인
GBL: 글로벌 비트 라인
LBL: 로컬 비트 라인
LWD: 로컬 라이트 드라이버
GSL: 글로벌 소스 라인
LSL: 로컬 소스 라인
GBL: 글로벌 비트 라인
LBL: 로컬 비트 라인
Claims (20)
- 복수의 제1 자기접합 메모리 셀을 포함하는 제1 메모리 뱅크;
상기 제1 메모리 뱅크에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인을 통해 상기 복수의 제1 자기접합 메모리 셀에 데이터를 라이트하는 제1 로컬 라이트 드라이버로서, 제1 및 제2 글로벌 데이터 라인에 접속된 제1 로컬 라이트 드라이버;
상기 제1 메모리 뱅크에 인접하여 배치되고, 복수의 제2 자기접합 메모리 셀을 포함하는 제2 메모리 뱅크;
상기 제2 메모리 뱅크에 인접하여 배치되고, 상기 제1 및 제2 로컬 데이터 라인에 접속되지 않은 제3 및 제4 로컬 데이터라인을 통해 상기 복수의 제2 자기접합 메모리 셀에 데이터를 라이트하는 제2 로컬 라이트 드라이버로서, 상기 제1 및 제2 글로벌 데이터 라인에 접속된 제2 로컬 드라이버; 및
상기 제1 및 제2 글로벌 데이터 라인을 통해, 상기 제1 로컬 라이트 드라이버에 제1 라이트 데이터를 제공하고, 상기 제2 로컬 라이트 드라이버에 제2 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 포함하는 자기접합 메모리 장치. - 제 1항에 있어서,
상기 제1 메모리 뱅크는, 상기 복수의 제1 자기접합 메모리 셀이 배치된 제1 서브 메모리 셀 어레이를 포함하고,
상기 제2 메모리 뱅크는, 상기 복수의 제2 자기접합 메모리 셀이 배치되고, 상기 제1 서브 메모리 셀 어레이와 워드 라인을 공유하지 않는 제2 서브 메모리 셀 어레이를 포함하고,
상기 제1 로컬 라이트 드라이버는, 상기 제1 서브 메모리 셀 어레이와 상기 제2 서브 메모리 셀 어레이 사이에 배치되는 자기접합 메모리 장치. - 제 2항에 있어서,
상기 제2 로컬 라이트 드라이버는, 상기 제1 로컬 라이트 드라이버와 분리되어 상기 제1 서브 메모리 셀 어레이에 비해 상기 제2 서브 메모리 셀 어레이에 인접하여 배치되는 자기접합 메모리 장치. - 제 1항에 있어서,
상기 제1 로컬 라이트 드라이버는,
상기 복수의 제1 자기접합 메모리 셀에 라이트되는 상기 제1 라이트 데이터가 저장되는 제1 라이트 래치를 포함하고,
상기 제2 로컬 라이트 드라이버는,
상기 복수의 제2 자기접합 메모리 셀에 라이트되는 상기 제2 라이트 데이터가 저장되고, 상기 제1 라이트 래치와 분리된 제2 라이트 래치를 포함하는 자기접합 메모리 장치. - 제 4항에 있어서,
뱅크 선택 제어신호에 따라, 상기 제1 글로벌 데이터 라인과 상기 제1 로컬 데이터 라인을 접속시키고, 상기 제2 글로벌 데이터 라인과 상기 제2 로컬 데이터 라인을 접속시키는 제1 서브 메모리 셀 어레이 선택 소자; 및
상기 뱅크 선택 제어신호에 따라, 상기 제1 글로벌 데이터 라인과 상기 제3 로컬 데이터 라인을 접속시키고, 상기 제2 글로벌 데이터 라인과 상기 제4 로컬 데이터 라인을 접속시키는 제2 서브 메모리 셀 어레이 선택 소자를 더 포함하는 자기접합 메모리 장치. - 제 5항에 있어서,
상기 제1 및 제2 로컬 데이터 라인을 선택하는 제1 비트 라인 먹스; 및
상기 제3 및 제4 로컬 데이터 라인을 선택하는 제1 비트 라인 먹스를 더 포함하는 자기접합 메모리 장치. - 제 1항에 있어서,
상기 제1 로컬 데이터 라인은 상기 제1 자기접합 메모리 셀의 일단에 접속되고, 상기 제2 로컬 데이터 라인은 상기 제1 자기접합 메모리 셀의 타단에 접속되는 자기접합 메모리 장치. - 제 7항에 있어서,
상기 제1 글로벌 데이터 라인은, 글로벌 소스 라인을 포함하고,
상기 제2 글로벌 데이터 라인은, 글로벌 비트 라인을 포함하고,
상기 제1 및 제3 로컬 데이터 라인은, 상기 글로벌 소스 라인에 접속된 제1 및 제3 로컬 소스 라인을 포함하고,
상기 제2 및 제4 로컬 데이터 라인은, 상기 글로벌 비트 라인에 접속된 제2 및 제4 로컬 비트 라인을 포함하는 자기접합 메모리 장치. - 제 1항에 있어서,
제1 라이트 주기 동안, 상기 제1 로컬 라이트 드라이버는 상기 글로벌 라이트 드라이버로부터 제1 라이트 데이터를 제공받아 상기 제1 자기접합 메모리 셀에 상기 제1 라이트 데이터를 라이트하고,
상기 제1 라이트 주기에 연속하는 제2 라이트 주기 동안, 상기 제2 로컬 라이트 드라이버는 상기 글로벌 라이트 드라이버로부터 제2 라이트 데이터를 제공받아 상기 제2 자기접합 메모리 셀에 상기 제2 라이트 데이터를 라이트하는 자기접합 메모리 장치. - 제 9항에 있어서,
상기 제2 라이트 주기 동안, 상기 제1 로컬 라이트 드라이버는 상기 제1 자기접합 메모리 셀에 상기 제1 라이트 데이터를 라이트하는 자기접합 메모리 장치. - 복수의 제1 자기접합 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인을 통해 상기 복수의 제1 자기접합 메모리 셀에 제1 라이트 데이터를 라이트하는 제1 로컬 라이트 드라이버; 및
복수의 제2 자기접합 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이에 인접하여 배치되고, 제1 및 제2 로컬 데이터 라인에 접속되지 않은 제3 및 제4 로컬 데이터라인을 통해 상기 복수의 제2 자기접합 메모리 셀에 제2 라이트 데이터를 라이트하는 제2 로컬 라이트 드라이버를 포함하되,
상기 제1 로컬 라이트 드라이버는, 상기 복수의 제1 자기접합 메모리 셀에 라이트되는 상기 제1 라이트 데이터가 저장되는 제1 라이트 래치를 포함하고,
상기 제2 로컬 라이트 드라이버는, 상기 복수의 제2 자기접합 메모리 셀에 라이트되는 상기 제2 라이트 데이터가 저장되고, 상기 제1 라이트 래치와 분리된 제2 라이트 래치를 포함하는 자기접합 메모리 장치. - 제 11항에 있어서,
상기 제1 및 제2 로컬 라이트 드라이버에 각각 상기 제1 및 제2 라이트 데이터를 제공하는 글로벌 라이트 드라이버를 더 포함하되,
상기 글로벌 라이트 드라이버는,
제1 라이트 주기 동안, 상기 제1 라이트 데이터를 상기 제1 라이트 래치에 제공하고,
상기 제1 라이트 주기에 연속하는 제2 라이트 주기 동안, 상기 제2 라이트 데이터를 상기 제2 라이트 래치에 제공하는 자기접합 메모리 장치. - 제 12항에 있어서,
뱅크 선택 제어 신호에 따라 상기 제1 및 제2 로컬 데이터 라인을 제1 및 제2 글로벌 데이터 라인과 접속시키는 서브 메모리 셀 어레이 선택 소자를 더 포함하고,
상기 글로벌 라이트 드라이버는 상기 제1 및 제2 데이터를 상기 제1 및 제2 글로벌 데이터 라인을 통해 상기 제1 및 제2 라이트 래치에 제공하는 자기접합 메모리 장치. - 제 12항에 있어서,
상기 제1 및 제2 라이트 주기 동안, 상기 제1 라이트 드라이버는 상기 제1 라이트 데이터를 상기 제1 자기접합 메모리 셀에 라이트하는 자기접합 메모리 장치. - 제 11항에 있어서,
상기 제1 로컬 라이트 드라이버는,
상기 제1 서브 메모리 셀 어레이와 상기 제2 서브 메모리 셀 어레이 사이에 배치되는 자기접합 메모리 장치. - 제1 라이트 주기 동안, 복수의 제1 자기접합 메모리 셀을 포함하는 제1 메모리 뱅크에 대한 제1 라이트 코맨드를 수신하고, 상기 제1 라이트 주기에 연속하는 제2 라이트 주기 동안, 복수의 제2 자기접합 메모리 셀을 포함하는 제2 메모리 뱅크에 대한 제2 라이트 코맨드를 수신하는 글로벌 라이트 드라이버;
상기 제2 라이트 주기 동안, 상기 제1 라이트 코맨드를 상기 글로벌 라이트 드라이버로부터 수신하여 상기 복수의 제1 자기접합 메모리 셀에 대해 제1 라이팅 동작을 수행하는 제1 로컬 라이트 드라이버; 및
상기 제2 라이트 주기에 연속하는 제3 라이트 주기 동안, 상기 제2 라이트 코맨드를 상기 글로벌 라이트 드라이버로부터 수신하여 상기 복수의 제2 자기접합 메모리 셀에 대해 제2 라이팅 동작을 수행하는 제2 로컬 라이트 드라이버를 포함하되,
상기 제3 라이트 주기 동안, 상기 제1 로컬 라이트 드라이버는 상기 제1 라이트 코맨드에 대한 응답으로 상기 복수의 제1 자기접합 메모리 셀에 대한 상기 제1 라이팅 동작을 수행하는 자기접합 메모리 장치. - 제 16항에 있어서,
상기 제2 라이트 주기 동안, 상기 글로벌 라이트 드라이버로부터 상기 제1 라이트 동작에 필요한 제1 라이트 데이터를 제공받는 제1 라이트 래치; 및
상기 제3 라이트 주기 동안, 상기 글로벌 라이트 드라이버로부터 상기 제2 라이트 동작에 필요한 제2 라이트 데이터를 제공받고, 상기 제1 라이트 래치와 분리된 제2 라이트 래치를 더 포함하는 자기접합 메모리 장치. - 제 16항에 있어서,
제3 로컬 라이트 드라이버를 더 포함하되,
상기 글로벌 라이트 드라이버는, 복수의 제3 자기접합 메모리 셀을 포함하는 제3 메모리 뱅크에 대한 제3 라이트 코맨드를 더 수신하고,
상기 제3 로컬 라이트 드라이버는, 상기 제3 라이트 주기에 연속하는 제4 라이트 주기 동안, 상기 제3 라이트 코맨드를 상기 글로벌 라이트 드라이버로부터 수신하여 상기 복수의 제3 자기접합 메모리 셀에 대해 제3 라이팅 동작을 수행하되,
상기 제4 라이트 주기 동안, 상기 제2 로컬 라이트 드라이버는 상기 제2 라이트 코맨드에 대한 응답으로 상기 복수의 제2 자기접합 메모리 셀에 대한 상기 제2 라이팅 동작을 수행하는 자기접합 메모리 장치. - 제 18항에 있어서,
상기 글로벌 라이트 드라이버는, 상기 제3 라이트 주기 동안, 상기 제3 라이트 코맨드를 수신하는 자기접합 메모리 장치. - 글로벌 라이트 드라이버와 제1 및 제2 로컬 라이트 드라이버를 이용하여 제1 및 제2 자기접합 메모리 셀에 라이팅을 수행하는 자기접합 메모리 장치의 라이팅 방법으로서,
상기 글로벌 라이트 드라이버가 제1 라이트 코맨드 및 제1 라이트 데이터를 수신하고,
상기 글로벌 라이트 드라이버가 제2 라이트 코맨드 및 제2 라이트 데이터를 수신하는 동안, 상기 제1 로컬 라이트 드라이버가 상기 제1 라이트 코맨드에 대한 응답으로 상기 제1 라이트 데이터를 상기 제1 자기접합 메모리 셀에 라이팅하고,
상기 제2 로컬 라이트 드라이버가 상기 제2 라이트 코맨드에 대한 응답으로 상기 제2 라이트 데이터를 상기 제2 자기접합 메모리 셀에 라이팅하는 동안, 상기 제1 로컬 라이트 드라이버가 상기 제1 라이트 코맨드에 대한 응답으로 상기 제1 라이트 데이터를 상기 제1 자기접합 메모리 셀에 라이팅하는 것을 포함하는 자기접합 메모리 장치의 라이팅 방법.
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