KR20230071016A - 병합 쓰기 드라이버를 포함하는 메모리 장치 - Google Patents

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Abstract

본 개시는 병합 쓰기 드라이버를 포함하는 메모리 장치에 관한 것이다 본 개시에 따른 메모리 장치는, 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이, 쓰기 입출력 라인을 통해 n 비트의 데이터를 수신하고, n 비트의 데이터 중 제1 비트의 데이터에 응답하여 제1 쓰기 전압을 병합 노드로 출력하고, n 비트의 데이터 중 제2 비트의 데이터에 응답하여 제2 쓰기 전압을 병합 노드로 출력하는 제1 쓰기 회로를 포함하는 병합 쓰기 드라이버, 및 제1 비트의 데이터에 대응하는 병합 노드의 제1 전압을 제1 메모리 셀에 인가하는 제1 컬럼 먹스 및 제2 비트의 데이터에 대응하는 병합 노드의 제2 전압을 제2 메모리 셀에 인가하는 제2 컬럼 먹스를 포함하는 컬럼 디코더를 포함할 수 있다. 본 개시에 따르면, 쓰기 회로들에 의해 발생하는 전압 산포를 감소시키는 메모리 장치를 제공한다.

Description

병합 쓰기 드라이버를 포함하는 메모리 장치{MEMORY DEVICE INCLUDING MERGED WRITE DRIVER}
본 개시는 병합 쓰기 드라이버를 포함하는 메모리 장치에 관한 것으로, 좀 더 상세하게는, 쓰기 회로들의 쓰기 전압들을 하나의 노드로 출력하게 하는 병합 쓰기 드라이버를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
MRAM은 가변 저항 소자(자기 터널 접합)(MTJ; magnetic tunnel junction)을 포함할 수 있다. MTJ로 인가되는 전류의 방향에 따라 MTJ의 자화 방향이 바뀔 수 있으며, MTJ의 자화 방향에 따라 MTJ의 저항 값이 달라질 수 있다. 이와 같은 MTJ의 특성을 사용하여 MRAM은 데이터를 저장(또는 쓰기)하거나 또는 판독(또는 읽기)할 수 있다.
일반적으로, MRAM은 쓰기 I/O마다 개별적인 쓰기 드라이버를 통해 쓰기 동작을 수행 할 수 있다. 개별적인 쓰기 드라이버는 논리 값에 대응하는 쓰기 전압을 출력하는데, 쓰기 드라이버들이 출력하는 쓰기 전압들이 산포를 형성하는 문제가 있다. 기준 쓰기 전압의 트리밍을 통해 쓰기 전압을 조정할 수 있으나, 쓰기 전압들의 산포를 조정할 수 없는 문제가 있다.
본 개시의 목적은, 병합 노드를 사용함으로써 쓰기 전압의 산포를 감소시키는 병합 쓰기 드라이버를 포함하는 메모리 장치를 제공하는 데에 있다.
본 개시의 실시 예에 따른 메모리 장치는, 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이, 쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터 중 제1 비트의 데이터에 응답하여 제1 쓰기 전압을 병합 노드로 출력하고, 상기 n 비트의 데이터 중 제2 비트의 데이터에 응답하여 제2 쓰기 전압을 상기 병합 노드로 출력하는 제1 쓰기 회로를 포함하는 병합 쓰기 드라이버, 및 상기 제1 비트의 데이터에 대응하는 상기 병합 노드의 제1 전압을 제1 메모리 셀에 인가하는 제1 컬럼 먹스 및 상기 제2 비트의 데이터에 대응하는 상기 병합 노드의 제2 전압을 제2 메모리 셀에 인가하는 제2 컬럼 먹스를 포함하는 컬럼 디코더를 포함할 수 있다.
본 개시의 실시 예에 따른 메모리 장치는, 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이, 제1 값에 대응하는 제1 병합 노드의 제1 전압 또는 제2 값에 대응하는 제2 병합 노드의 제2 전압을 제1 메모리 셀에 인가하는 제1 컬럼 먹스, 및 상기 제1 값에 대응하는 상기 제1 병합 노드의 상기 제1 전압 또는 상기 제2 값에 대응하는 상기 제2 병합 노드의 상기 제2 전압을 제2 메모리 셀에 인가하는 제2 컬럼 먹스를 포함하는 컬럼 디코더, 및 쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터에 응답하여 상기 제1 전압 또는 상기 제2 전압을 상기 컬럼 디코더에 제공하는 병합 쓰기 드라이버를 포함하되, 상기 병합 쓰기 드라이버는: 각각이 상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제1 비트의 데이터에 응답하여 제1 쓰기 전압을 제1 병합 노드로 출력하는 제1 쓰기 회로들, 및 각각이 상기 n 비트의 데이터 중 상기 제2 값에 대응하는 제2 비트의 데이터에 응답하여 제2 쓰기 전압을 제2 병합 노드로 출력하는 제2 쓰기 회로들을 포함할 수 있다.
본 개시의 실시 예에 따른 메모리 장치는, 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이, 제1 값에 대응하는 제1 전류 또는 제2 값에 대응하는 제1 병합 노드의 제1 전압을 상기 제1 메모리 셀에 제공하는 제1 컬럼 먹스, 및 상기 제1 값에 대응하는 제2 전류 또는 상기 제2 값에 대응하는 상기 제1 병합 노드의 상기 제1 전압을 상기 제2 메모리 셀에 제공하는 제2 컬럼 먹스를 포함하는 컬럼 디코더, 및 쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터에 응답하여 상기 제1 전류, 상기 제2 전류, 또는 상기 제1 전압을 상기 컬럼 디코더에 제공하는 병합 쓰기 드라이버를 포함하되, 상기 병합 쓰기 드라이버는: 상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제1 비트의 데이터에 응답하여 제1 전류를 상기 제1 컬럼 먹스에 제공하는 제1 전류 쓰기 회로, 상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제2 비트의 데이터에 응답하여 제2 전류를 상기 제2 컬럼 먹스에 제공하는 제2 전류 쓰기 회로, 및 각각이 상기 n 비트의 데이터 중 상기 제2 값에 대응하는 제3 비트의 데이터에 응답하여 쓰기 전압을 제2 병합 노드로 출력하는 제2 쓰기 회로들을 포함할 수 있다.
본 개시에 의하면, 쓰기 회로들이 출력하는 쓰기 전압들이 형성하는 전압 산포에 의한 영향을 최소화할 수 있다. 본 개시에 의하면, 쓰기 회로들이 집적되는 면적이 감소될 수 있다. 본 개시에 의하면, 기준 쓰기 전압에 대한 트리밍 효율이 높아질 수 있다.
본 개시의 일 실시 예에 의하면, 테스트 모드로 동작하기 위해 필요한 스위치 및 배선의 수를 줄일 수 있다. 본 개시의 일 실시 예에 의하면, MTJ 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 구성을 보여주는 회로도이다.
도 3a 내지 3b는 도 2의 메모리 셀의 예시적인 구성을 보여주는 회로도이다.
도 4는 도 3a 내지 3b의 메모리 셀의 프로그램 상태와 관련된 그래프를 예시적으로 보여준다.
도 5는 도 3a의 메모리 셀의 예시적인 구성을 보여주는 개념도이다.
도 6은 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 7은 도 6의 기준 전압 드라이버를 좀 더 상세하게 보여주는 회로도이다.
도 8은 도 6의 제1 쓰기 회로를 예시적으로 보여주는 회로도이다.
도 9는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 10은 도 9의 기준 전압 드라이버를 좀 더 상세하게 보여주는 회로도이다.
도 11은 도 6 및 도 9의 메모리 장치의 쓰기 동작을 예시적으로 보여주는 타이밍도이다.
도 12는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 13은 도 12의 메모리 장치의 쓰기 동작을 예시적으로 보여주는 타이밍도이다.
도 14는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 15는 도 14의 메모리 장치의 MTJ 소자의 저항 값을 개략적으로 보여주는 그래프이다.
아래에서는, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 쉽게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 일 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 병합 쓰기 드라이버(140), 센싱 회로(150), 입출력 회로(160), 그리고 제어 로직(170)을 포함할 수 있다.
메모리 셀 어레이(110)는 각각이 데이터를 저장하도록 구성되는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 각 메모리 셀은 저장된 데이터의 값이 저항 값에 따라 판별되는 가변 저항 소자를 포함할 수 있다. 예를 들어, 각 메모리 셀은 MRAM (Magneto-resistive RAM), STT-MRAM (Spin Transfer Torque MRAM), PRAM (Phase-change RAM), ReRAM (Resistive RAM) 등을 포함할 수 있다. 다만, 이하 본 명세서에서, 메모리 각 메모리 셀은 MRAM을 포함하는 것으로 가정하고 설명하기로 한다.
메모리 셀 어레이(110)를 구성하는 메모리 셀들은 소스 라인들(SL), 비트 라인들(BL), 및 워드 라인들(WL)에 연결될 수 있다. 예를 들어, 행을 따라 배열되는 메모리 셀들은 각 워드 라인에 공통으로 연결될 수 있으며, 열을 따라 연결되는 메모리 셀들은 각 소스 라인과 각 비트 라인에 공통으로 연결될 수 있다.
제어 로직(170)의 제어에 따라, 로우 디코더(120)는 로우 어드레스(RA)에 기초하여 읽기 동작 또는 쓰기(또는 프로그램) 동작이 수행되는 메모리 셀과 연결되는 워드 라인(WL)을 선택(또는 구동)할 수 있다. 로우 디코더(120)는 제어 로직(170)으로부터 입력 받은 구동 전압을 선택된 워드 라인에 제공할 수 있다. 예를 들어, 로우 디코더(120)는 선택된 워드 라인에 읽기 또는 쓰기를 위한 선택 전압을 인가하고, 선택되지 않은 다른 워드 라인들에 읽기 또는 쓰기를 금지하기 위한 비선택 전압(또는 전압들)을 인가할 수 있다.
제어 로직(170)의 제어에 따라, 컬럼 디코더(130)는 컬럼 어드레스(CA)에 기초하여 읽기 동작 또는 쓰기 동작이 수행되는 메모리 셀과 연결되는 비트 라인(BL) 및/또는 소스 라인(SL)을 선택할 수 있다. 제어 로직(170)의 제어에 따라, 컬럼 디코더(130)는 비선택된 소스 라인들, 그리고 비선택된 비트 라인들에 바이어스 전압들을 인가할 수 있다. 바이어스 전압들은 선택된 워드 라인, 선택된 일부 비트 라인들, 그리고 선택된 일부 소스 라인들에 연결된 선택된 메모리 셀들에 대한 읽기 동작 또는 쓰기 동작에 영향을 주지 않도록 정해지며, 예를 들어 접지 전압을 포함할 수 있다.
병합 쓰기 드라이버(140)는 쓰기 동작 시 로우 디코더(120) 및 컬럼 디코더(130)에 의해 선택된 메모리 셀에 쓰기 데이터를 저장하기 위한 쓰기 전압 (또는 쓰기 전류)을 구동할 수 있다. 예를 들어, 메모리 장치(100)에 대한 쓰기 동작 시, 병합 쓰기 드라이버(140)는 쓰기 입출력 라인(WIO)(이하, 쓰기 I/O라 지칭함)을 통하여 입출력 회로(160)로부터 입력된 쓰기 데이터에 기반하여 데이터 라인(DL)의 전압을 제어함으로써, 선택된 메모리 셀에 쓰기 데이터를 저장할 수 있다.
한편, 설명의 편의 및 도면의 간결함을 위해, 데이터 라인(DL)이 도시되었으나, 데이터 라인(DL)은 컬럼 디코더(130)에 의해 선택된 비트 라인(BL) 및 소스 라인(SL)에 대응하는 것으로 이해될 수 있다.
센싱 회로(150)는 읽기 동작 시 데이터 라인(DL)을 통하여 출력되는 신호를 감지하여, 메모리 셀에 저장된 데이터의 값을 판별할 수 있다. 센싱 회로(150)는 데이터 라인(DL)을 통하여 컬럼 디코더(130)와 연결될 수 있으며, 읽기 입출력 라인(RIO)을 통하여, 입출력 회로(160)에 연결될 수 있다. 센싱 회로(150)는 감지된 읽기 데이터를 읽기 입출력 라인(RIO)을 통하여 입출력 회로(160)로 출력할 수 있다.
일 실시 예에 있어서, 데이터 라인(DL)은 컬럼 디코더(130)에 의해 선택된 비트 라인 또는 소스 라인과 연결될 수 있다. 즉, 메모리 장치(100)의 읽기 동작에서, 센싱 회로(150)가 데이터 라인(DL)을 통해 제공되는 신호를 감지함으로써, 컬럼 디코더(130)에 의해 선택된 비트 라인 또는 소스 라인과 대응되는 메모리 셀로부터 읽기 데이터가 독출될 수 있다. 메모리 장치(100)의 쓰기 동작에서, 병합 쓰기 드라이버(140)가 쓰기 데이터를 기반으로 데이터 라인(DL)의 전압을 제어함으로써, 컬럼 디코더(130)에 의해 선택된 비트 라인 또는 소스 라인과 대응되는 메모리 셀들에 쓰기 데이터(DIN)가 기입될 수 있다.
예를 들어, 특정한 메모리 셀의 데이터를 변경할 때, 병합 쓰기 드라이버(140)는 특정한 메모리 셀에 연결된 소스 라인 및 비트 라인 중 하나에 쓰기 전압을 전달하고 다른 하나에 저전압, 예를 들어 접지 전압을 전달할 수 있다.
제어 로직(170)의 제어에 따라, 입출력(I/O) 회로(150)는 외부 장치(예컨대, 메모리 컨트롤러)와 데이터(DATA)를 교환할 수 있다. 예를 들어, 쓰기 동작 시에, 입출력 회로(160)는 외부 장치로부터 수신되는 데이터(DATA)를 병합 쓰기 드라이버 (140)에 전달할 수 있다. 읽기 동작 시에, 입출력 회로(160)는 센싱 회로(150)로부터 전달되는 데이터(DATA)를 외부 장치로 출력할 수 있다.
제어 로직(170)은 외부 장치로부터의 커맨드(CMD)에 응답하여, 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 메모리 장치(100)의 쓰기 동작에서, 제어 로직(170)은 병합 쓰기 드라이버(140)를 활성화시킬 수 있고, 메모리 장치(100)의 읽기 동작에서, 제어 로직(170)은 센싱 회로(150)를 활성화시킬 수 있다.
제어 로직(170)은 전압 생성기(171)를 포함할 수 있다. 전압 생성기(171)는 쓰기 동작 시에 제1 및 제2 구동 전압들(VD1, VD2)을 생성할 수 있다. 제1 및 제2 구동 전압들(VD1, VD2)은 병합 쓰기 드라이버(140)로 전달될 수 있다. 제1 및 제2 구동 전압들(VD1, VD2)은 병합 쓰기 드라이버(140)가 쓰기 전압을 생성하는 데에 사용될 수 있다.
도 2는 도 1의 메모리 셀 어레이의 예시적인 구성을 보여주는 회로도이다. 도 2와 함께, 도 1을 참조하면, 메모리 셀 어레이(110)는 행과 열 방향을 따라 배치되는 복수의 메모리 셀들을 포함할 수 있다. 예시적으로, 도 2에는, 복수의 메모리 셀들 중, 임의의 하나의 메모리 셀(MC)이 점선의 박스로 표시되었다. 각 메모리 셀(MC)은 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)와 셀 트랜지스터(CT)를 포함할 수 있다. 각 메모리 셀(MC)을 구성하는 MTJ 소자가 특정 저항 값을 갖도록 프로그램 됨으로써, 특정 저항 값에 대응하는 데이터가 각 메모리 셀(MC)에 저장될 수 있다.
복수의 메모리 셀들은 워드 라인들(WL1~WLm), 비트 라인들(BL1~BLn), 및 소스 라인들(SL1~SLn)과 연결될 수 있다. MTJ 소자의 일단은 제 1 비트 라인(BL1)에 연결될 수 있고, MTJ 소자의 타단은 셀 트랜지스터(CT)의 일단에 연결될 수 있다. 셀 트랜지스터(CT)의 타단은 소스 라인(SL1)에 연결될 수 있고, 셀 트랜지스터(CT)의 게이트 전극은 제 1 워드 라인(WL1)에 연결될 수 있다.
도 3a 내지 3b는 도 2의 메모리 셀의 예시적인 구성을 보여주는 회로도이다. 도 3a 내지 3b를 참조하면, MTJ 소자는 고정층(pinned layer; PL), 터널층(tunneling layer; TL), 및 자유층(free layer; FL)을 포함할 수 있다. 터널층 (TL)은 비자성 물질을 포함할 수 있다. 예를 들어, 터널층 (TL)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중 적어도 하나 또는 그들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 터널층(TL)의 두께는 스핀 확산 길이(spin diffusion distance)보다 얇을 수 있다. 고정층(PL)과 자유층(FL) 각각은 적어도 하나의 자성층을 포함할 수 있다.
구체적으로, 고정층(PL)은 특정 방향으로 고정된 자화 방향을 갖는 자성층을 포함할 수 있고, 자유층(FL)은 고정층(PL)의 자화 방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자성층을 포함할 수 있다.
일 실시 예에 있어서, 도 3a에 도시된 것과 같이, 자화 방향들은 터널층 (TL)과 고정층(PL)의 계면에 대체로 평행할 수 있다. 이 경우, 고정층(PL)과 자유층(FL) 각각은 강자성 물질을 포함할 수 있다. 예를 들어, 고정층(PL)과 자유층(FL) 각각은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다. 일 실시 예에 있어서, 고정층(PL)은 강자성 물질의 자화 방향을 고정시키기 위한 반-강자성(anti-ferromagnetic) 물질을 더 포함할 수 있다. 예를 들어, 고정층(PL)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다.
일 실시 예에 있어서, 도 3b에 도시된 것과 같이, 자화 방향들은 터널층 (TL)과 고정층(PL)의 계면에 대체로 수직일 수 있다. 이 경우, 고정층(PL)과 자유층(FL) 각각은 수직 자성 물질(예컨대, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나 또는 이들의 조합을 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 또는 이들의 조합을 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나 또는 이들의 조합을 포함할 수 있다.
일 실시 예에 있어서, 상대적으로 높은 레벨의 전압이 비트 라인(BL1)으로 인가되고 상대적으로 낮은 레벨의 전압이 소스 라인(SL1)으로 인가되는 경우, 쓰기 전류(I1)가 흐를 수 있다. 이 경우, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 동일해질 수 있고, MTJ 소자는 낮은 저항 값을 가질 수 있다(즉, 평형(parallel; P) 상태).
반면, 상대적으로 높은 레벨의 전압이 소스 라인(SL1)으로 인가되고 상대적으로 낮은 레벨의 전압이 비트 라인(BL1)으로 인가되는 경우, 전류(I2)가 흐를 수 있다. 이 경우, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대로 될 수 있고, MTJ 소자는 높은 저항 값을 가질 수 있다(즉, 반-평형(anti-parallel; AP) 상태). 즉, 반-평형 상태의 저항 값이 평형 상태의 저항 값보다 더 높을 수 있다.
일 실시 예에 있어서, MTJ 소자가 평형 상태에 있는 경우, 메모리 셀(MC)은 제 1 값(예컨대, 논리 '0')의 데이터를 저장하는 것으로 여겨질 수 있다. 반면, MTJ 소자가 반평형 상태에 있는 경우, 메모리 셀(MC)은 제 2 값(예컨대, 논리 '1')의 데이터를 저장하는 것으로 여겨질 수 있다.
도 4는 도 3a 내지 3b의 메모리 셀의 프로그램 상태와 관련된 그래프를 예시적으로 보여준다. 도 4와 함께, 도 1 내지 3b를 참조하면, 가변 저항 소자(MTJ)가 반-평형 상태인 경우, 가변 저항 소자(MTJ)는 도 3b에 도시된 바와 같이, 반-평형 저항(Rap)을 가질 수 있고, 가변 저항 소자(MTJ)가 평형 상태인 경우, 가변 저항 소자(MTJ)는 평형 저항(Rp)을 가질 수 있다. 즉, 가변 저항 소자(MTJ)의 저항 값에 따라 데이터가 메모리 셀(MC)에 저장될 수 있으며, 가변 저항 소자(MTJ)의 저항 값을 판독함으로써, 메모리 셀(MC)에 저장된 데이터를 독출할 수 있다.
도 5는 도 3a의 메모리 셀의 예시적인 구성을 보여주는 개념도이다. 셀 트랜지스터(CT)는 바디 기판(111), 게이트 전극(112), 및 접합들(113, 114)을 포함할 수 있다. 접합(113)은 바디 기판(111) 상에 형성될 수 있고, 소스 라인(SL1)에 연결될 수 있다. 접합(114)은 바디 기판(111) 상에 형성될 수 있고, MTJ 소자를 통해 비트 라인(BL1)에 연결될 수 있다. 게이트 전극(112)은 접합들(113, 114) 사이에서 바디 기판(111) 상에 형성될 수 있고, 워드 라인(WL1)에 연결될 수 있다.
도 6은 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도시의 간략화를 위해, 도 6의 실시 예를 설명하는데 불필요한 구성 요소들(예컨대, 로우 디코더 등)은 생략된다. 도 1에서 설명한 내용과 중복되는 내용은 생략한다. 도 6과 함께, 도 1 및 도 2를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 컬럼 디코더(230), 및 병합 쓰기 드라이버(240)를 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)을 포함할 수 있다. 일 실시 예에 있어서, 복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)은 복수의 메모리 셀들을 포함할 수 있다. 복수이 서브 메모리 셀 어레이들(SMCA1~SMCAn) 각각은 쓰기 I/O(WIO)를 통해 제공되는 데이터를 저장하도록 구성될 수 있다. 일 실시 예에 있어서, 서브 메모리 셀 어레이는 쓰기 입출력 유닛(이하에서 쓰기 I/O 유닛으로 지칭됨.)으로 구분될 수 있다. 예를 들어, 제1 서브 메모리 셀 어레이(SMCA1)는 제1 쓰기 I/O 유닛(WIOU1)을 구성할 수 있고, 제2 서브 메모리 셀 어레이(SMCA2)는 제2 쓰기 I/O 유닛(WIOU2)를 구성할 수 있다. 마찬가지로, 제n 서브 메모리 셀 어레이(SMCAn)는 제n 쓰기 I/O 유닛(WIOUn)을 구성할 수 있다.
복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)은 복수의 워드 라인들(WL1~WLm)을 통해 연결될 수 있다. 예를 들어, 제1 워드 라인(WL1)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)의 첫 번째 행에 위치한 메모리 셀들과 연결될 수 있고, 제2 워드 라인(WL2)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)의 두 번째 행에 위치한 메모리 셀들과 연결될 수 있다. 마찬가지로, 제m 워드 라인(WLm)은 복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)의 m-번째 행에 위치한 메모리 셀들과 연결될 수 있다.
복수의 서브 메모리 셀 어레이들(SMCA1~SMCAn)은 복수의 워드라인들(WL1~WLm)을 통해 복수의 워드 라인 신호들(WL[1:m])을 각각 수신할 수 있다. 예를 들어, 제1 워드 라인(WL1)은 제1 워드 라인 신호(WL[1])에 대응할 수 있고, 제2 워드 라인(WL2)은 제2 워드 라인 신호(WL[2])에 대응할 수 있다. 마찬가지로, 제m 워드 라인(WLm)은 제m 워드 라인 신호(WL[m])에 대응할 수 있다. 메모리 셀 어레이(210)의 구조는 도 2를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
컬럼 디코더(230)는 복수의 컬럼 먹스들(CM1~CMn)을 포함할 수 있다. 복수의 컬럼 먹스들(CM1~CMn) 각각은 컬럼 선택 신호(CS[1:k])에 응답하여, 대응하는 소스 라인 및 대응하는 비트 라인을 선택하도록 구성될 수 있다. 복수의 컬럼 먹스들(CM1~CMn)은 병합 노드(NM)에 연결될 수 있다. 일 실시 예에 있어서, 컬럼 먹스는 쓰기 I/O 단위로 구분될 수 있다. 예를 들어, 제1 컬럼 먹스(CM1)는 제1 쓰기 I/O 유닛(WIOU1)을 구성할 수 있고, 제2 컬럼 먹스(CM2)는 제2 쓰기 I/O 유닛(WIOU2)를 구성할 수 있다. 마찬가지로, 제n 컬럼 먹스(CMn)는 제n 쓰기 I/O 유닛(WIOUn)을 구성할 수 있다.
병합 쓰기 드라이버(240)는 기준 전압 드라이버(241a) 및 적어도 하나의 쓰기 회로(WDC1~WDCi)를 포함할 수 있다. 여기서, i는 자연수일 수 있다. 일 실시 예에 있어서, i는 n보다 작을 수 있다.
기준 전압 드라이버(241a)는 복수의 쓰기 I/O들(WIO[1:n]) 중 대응하는 쓰기 I/O(예컨대, WIO[1])를 통해 수신된 데이터(이하, 쓰기 데이터)에 기반하여 기준 쓰기 전압(VRW)을 생성할 수 있다. 일 실시 예에 있어서, 쓰기 데이터는 n 비트의 데이터 중 하나의 비트에 대응되는 데이터일 수 있다. 기준 전압 드라이버(241a)는 전압 생성기(도 1, 171)로부터 제1 구동 전압(VD0) 및 제2 구동 전압(VD1)을 수신할 수 있다. 제1 구동 전압(VD0)은 제1 값(예컨대, 논리 '0')의 데이터에 대응하고, 제2 구동 전압(VD1)은 제2 값(예컨대, 논리 '1')의 데이터에 대응할 수 있다.
예를 들어, 쓰기 데이터가 제1 값(예컨대, 논리 '0')을 갖는 경우, 기준 전압 드라이버(241a)는 제1 구동 전압(VD0)에 기반하여 제1 값의 데이터(예컨대, 논리 '0')를 쓰기 위한 기준 쓰기 전압(VRW)을 생성할 수 있다. 반대로, 쓰기 데이터가 제2 값(예컨대, 논리 '1')을 갖는 경우, 기준 전압 드라이버(241a)는 제2 구동 전압(VD1)에 기반하여 제2 값(예컨대, 논리 '1')의 데이터를 쓰기 위한 기준 쓰기 전압(VRW)을 생성할 수 있다. 기준 전압 드라이버(241a)의 구체적인 구성 및 기능은 도 7에서 좀 더 상세하게 설명한다.
적어도 하나의 쓰기 회로(WDC1~WDCi)는 기준 쓰기 전압(VRW)에 기반하여 쓰기 전압을 출력할 수 있다. 쓰기 회로의 개수가 2 이상인 경우, 쓰기 회로들(WDC1~WDCi) 각각이 출력하는 쓰기 전압의 레벨은 균일하지 않을 수 있다. 예를 들어, 제1 쓰기 회로(WDC1)가 출력하는 쓰기 전압의 레벨과 제2 쓰기 회로(WDC2)가 출력하는 쓰기 전압의 레벨이 서로 다를 수 있다. 쓰기 회로들(WDC1~WDCi) 각각은 데이터 라인들(DL[1]~DL[i]) 각각에 연결되고, 데이터 라인들(DL[1]~DL[i]) 각각을 통해 병합 노드(NM)에 연결될 수 있다. 따라서, 병합 노드(NM)는 쓰기 회로들(WDC1~WDCi) 각각의 출력 단에 연결될 수 있다.
본 개시에 의하면, 쓰기 I/O 단위에 무관하게, 병합 노드(NM)의 전압 레벨은 쓰기 데이터의 논리 값(예컨대, 논리 '0' 또는 논리 '1')에 따라 특정 값으로 균일(또는 수렴)할 수 있다. 본 개시에 의하면, 쓰기 회로들(WDC1~WDCi) 각각이 출력하는 쓰기 전압들이 형성하는 전압 산포에 의한 영향을 최소화할 수 있다. 예시적으로, i가 2인 경우를 가정한다. 제1 쓰기 회로(WDC1)가 출력하는 쓰기 전압의 레벨이 2.0V 이고, 제2 쓰기 회로(WDC2)가 출력하는 쓰기 전압의 레벨이 1.8V 인 경우, 병합 노드(NM)는 1.9V의 전압 레벨을 가질 수 있다.
적어도 하나의 쓰기 회로(WDC1~WDCi)는 병합 노드(NM)의 전압을 제어함으로써, 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인에 대응하는 메모리 셀들에 쓰기 데이터를 기입할 수 있다. 즉, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 쓰기 데이터의 기입을 위해 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인으로 쓰기 전압을 인가할 수 있다.
적어도 하나의 쓰기 회로(WDC1~WDCi)가 병합 노드(NM)에 모두 연결되므로, 쓰기 회로는 쓰기 I/O 단위로 구분되지 않을 수 있다. 즉, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 쓰기 I/O 유닛들(WIOU1~WIOUn)을 구성하지 않을 수 있다. 일 실시 예에 있어서, 적어도 하나의 쓰기 회로(WDC1~WDCi)의 개수는 쓰기 I/O 유닛들(WIOU1~WIOUn)의 개수보다 작을 수 있다. 본 개시에 의하면, 쓰기 I/O와 쓰기 회로가 1:1 대응(one-to-one correspondence)이 아닌 1:N(여기서, N은 1 이상의 자연수이며, n과 다를 수 있다.)으로 매칭될 수 있으며, 한 쓰기 I/O에 활용된 쓰기 회로가 다른 쓰기 I/O에 활용될 수 있다. 즉, 쓰기 I/O 마다 쓰기 회로를 배치하지 않아도 되므로, 쓰기 회로들이 집적되는 면적이 감소될 수 있다.
결과적으로, 제1 쓰기 I/O(WIO[1])를 통해 제공되는 제1 쓰기 데이터는 적어도 하나의 쓰기 회로(WDC1~WDCi)에 의해 제1 서브 메모리 셀 어레이(SMCA1)에 포함된 메모리 셀들에 저장되고, 제2 쓰기 I/O(WIO[2])를 통해 제공되는 제2 쓰기 데이터는 적어도 하나의 쓰기 회로(WDC1~WDCi)에 의해 제2 서브 메모리 셀 어레이(SMCA2)에 포함된 메모리 셀들에 저장될 수 있다. 마찬가지로, 제n 쓰기 I/O(WIO[n])를 통해 제공되는 제n 쓰기 데이터는 적어도 하나의 쓰기 회로(WDC1~WDCi)에 의해 제n 서브 메모리 셀 어레이(SMCAn)에 포함된 메모리 셀들에 저장될 수 있다.
도시되지 않았으나, 병합 노드(NM)는 두 개의 노드(예컨대, 병합 비트 노드 및 병합 소스 노드)를 포함할 수 있다. 예를 들어, 제1 쓰기 회로(WDC1)는 제1 데이터 라인(DL[1])에 연결될 수 있고, 제1 데이터 라인(DL[1])은 제1 병합 비트 라인 및 제1 병합 소스 라인을 포함할 수 있다. 제1 병합 비트 라인은 병합 비트 노드에 연결되고, 제1 병합 소스 라인은 병합 소스 노드에 연결될 수 있다. 이 경우, 복수의 컬럼 먹스들(CM1~CMn) 각각은 병합 비트 노드의 전압을 선택된 비트 라인에 인가하고, 병합 소스 노드의 전압을 선택된 소스 라인에 인가할 수 있다.
일 실시 예에 있어서, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 복수의 쓰기 I/O들(WIO[1:n])를 통해 n 비트의 데이터를 수신할 수 있다. 예를 들어, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 쓰기 I/O(WIO[1])를 통해 n 비트의 데이터 중 제1 비트의 데이터를 수신하고, 쓰기 I/O(WIO[2])를 통해 n 비트의 데이터 중 제2 비트의 데이터를 수신할 수 있다.
이 경우, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 n 비트의 데이터 각각에 대응하는 쓰기 전압을 병합 노드로 출력할 수 있다. 즉, 병합 노드의 전압은 n 비트의 데이터 각각에 대응할 수 있다. 병합 노드의 전압 레벨은, n 비트의 데이터 중 한 비트의 데이터의 논리 값에 따라, 특정 값으로 균일할 수 있다.
이 경우, 컬럼 디코더(230)는 메모리 셀 어레이(210)의 메모리 셀들 중 n 비트의 데이터를 저장할 n 개의 메모리 셀들을 선택할 수 있다. 예를 들어, 제1 컬럼 먹스(CM1)는 제1 비트의 데이터를 저장하기 위해 제1 서브 메모리 셀 어레이(SMCA1)의 메모리 셀을 선택할 수 있다. 제1 컬럼 먹스(CM1)는 제1 비트의 데이터에 대응하는 병합 노드의 전압을 제1 서브 메모리 셀 어레이(SMCA1)의 메모리 셀에 인가할 수 있다. 제2 컬럼 먹스(CM2)는 제2 비트의 데이터를 저장하기 위해 제2 서브 메모리 셀 어레이(SMCA2)의 메모리 셀을 선택할 수 있다. 제2 컬럼 먹스(CM2)는 제2 비트의 데이터에 대응하는 병합 노드의 전압을 제2 서브 메모리 셀 어레이(SMCA2)의 메모리 셀에 인가할 수 있다.
도 7은 도 6의 기준 전압 드라이버를 좀 더 상세하게 보여주는 회로도이다. 기준 전압 드라이버(241a)는 데이터 스위치(SW_D), 연산 증폭기(OP), 및 제1 저항(R1)을 포함할 수 있다.
도 7과 함께 도 6을 참조하면, 데이터 스위치(SW_D)는 쓰기 I/O(예컨대, WIO[1])를 통해 제공되는 쓰기 데이터(DIN)에 응답하여 제1 구동 전압(VD0) 또는 제2 구동 전압(VD1)을 선택하여 출력할 수 있다. 도시의 간략화를 위해, 복수의 쓰기 I/O들(WIO[1:n]) 중 제1 쓰기 I/O(WIO[1])만을 도시하였으나, 본 개시는 이에 한정되지 않는다.
예를 들어, 쓰기 데이터(DIN)가 제1 값(예컨대, 논리 '0')을 갖는 경우, 데이터 스위치(SW_D)는 제1 구동 전압(VD0)을 출력할 수 있다. 반대로, 쓰기 데이터(DIN)가 제2 값(예컨대, 논리 '1')을 갖는 경우, 데이터 스위치(SW_D)는 제2 구동 전압(VD1)을 출력할 수 있다.
연산 증폭기(OP)는 제1 구동 전압(VD0) 또는 제2 구동 전압(VD1)에 기반하여 기준 쓰기 전압(VRW)을 출력할 수 있다. 연산 증폭기(OP)는 제1 입력 단, 제2 입력 단, 및 출력 단을 포함할 수 있다. 연산 증폭기(OP)의 제1 입력 단(예컨대, 양의 입력 단)은 데이터 스위치(SW_D)에 연결되고, 제2 입력 단(예컨대, 음의 입력단)은 피드백 노드(NFB)에 연결되고, 출력 단은 기준 쓰기 전압(VRW)을 출력하는 출력 핀에 연결될 수 있다. 출력 핀을 통해, 적어도 하나의 쓰기 회로(WDC1~WDCi)에 기준 쓰기 전압이 인가될 수 있다. 즉, 연산 증폭기(OP)의 출력 단은 적어도 하나의 쓰기 회로(WDC1~WDCi)에 연결될 수 있다. 도시되지 않았으나, 연산 증폭기(OP)는 양적 전원 단자, 및 부적 전원 단자를 더 포함할 수 있고, 양적 전원 단자, 및 부적 전원 단자에 별도의 바이어스 전압이 인가될 수 있다.
제1 저항(R1)은 피드백 노드(NFB) 및 접지 전압 단 사이에 연결될 수 있다. 제1 저항(R1)의 값은 가변적일 수 있다. 피드백 노드(NFB)의 전압은 기준 쓰기 전압(VRW)이 제1 저항(R1)의 값에 따라 감압된 전압일 수 있다. 피드백 노드(NFB)의 전압은 연산 증폭기(OP)의 제2 입력 단에 입력될 수 있다. 도시되지 않았으나, 일 실시 예에 있어서, 연산 증폭기(OP)의 출력 단과 피드백 노드(NFB) 사이에 제2 저항(미도시)를 더 포함할 수 있다. 이 경우, 피드백 노드(NFB)의 전압은 제1 저항(R1) 및 제2 저항(미도시)에 의해 분배되어, 연산 증폭기(OP)의 제2 입력 단에 입력될 수 있다.
기준 전압 드라이버(241a)는 연산 증폭기(OP) 및 제1 저항(R1)으로 구성되는 피드백 루프를 통해 기준 쓰기 전압(VRW)을 트리밍(trimming)할 수 있다. 본 개시에 의하면, 적어도 하나의 쓰기 회로(WDC1~WDCi)가 병합 노드(NM)를 공유함에 따라, 기준 쓰기 전압(VRW)에 대한 트리밍 효율이 높아질 수 있다.
도 8은 도 6의 제1 쓰기 회로를 예시적으로 보여주는 회로도이다. 설명의 편의를 위해, 도 6의 적어도 하나의 쓰기 회로(WDC1~WDCi) 중 제1 쓰기 회로(WDC1)의 예시만을 도시하였으나, 나머지 쓰기 회로들의 구성 및 기능은 제1 쓰기 회로(WDC1)의 구성 및 기능과 실질적으로 동일한 것으로 이해되어야 할 것이다.
도 8과 함께 도 6을 참조하면, 제1 쓰기 회로(WDC1)는 소스 라인 스위치(SW_S), 비트 라인 스위치(SW_B), 제1 쓰기 전류(IWR1)를 생성하는 제1 전류원, 및 제2 쓰기 전류(IWR2)를 생성하는 제2 전류원을 포함할 수 있다.
소스 라인 스위치(SW_S)는 제1 쓰기 I/O(WIO[1])의 쓰기 데이터(DIN)에 응답하여 제1 평형 소스 라인(SL1p) 또는 제1 반-평형 소스 라인(SL1ap)을 제1 병합 소스 라인(mSL1)에 연결시킬 수 있다. 즉, 제1 병합 소스 라인(mSL1)의 전압 레벨은 제1 평형 소스 라인(SL1p)의 전압 레벨 또는 제1 반-평형 소스 라인(SL1ap)의 전압 레벨일 수 있다.
유사하게, 비트 라인 스위치(SW_B)는 제1 쓰기 I/O(WIO[1])의 쓰기 데이터(DIN)에 응답하여 제1 평형 비트 라인(BL1p) 또는 제1 반-평형 비트 라인(BL1ap)을 제1 병합 비트 라인(mBL1)에 연결시킬 수 있다. 즉, 제1 병합 비트 라인(mBL1)의 전압 레벨은 제1 평형 비트 라인(BL1p)의 전압 레벨 또는 제1 반-평형 비트 라인(BL1ap)의 전압 레벨일 수 있다. 도시의 간략화를 위해, 복수의 쓰기 I/O들(WIO[1:n]) 중 제1 쓰기 I/O(WIO[1])만을 도시하였으나, 본 개시는 이에 한정되지 않는다.
제1 전류원은 제1 전원 전압(VDD1)에 기반하여 제1 쓰기 전류(IWR1)를 생성할 수 있다. 제1 전류원은 제1 반-평형 소스 라인(SL1ap)에 제1 쓰기 전류(IWR1)을 제공할 수 있다. 또한, 제1 전류원은 제1 값(예컨대, 논리 '0')에 대응하는 기준 쓰기 전압(VRW)에 응답하여 제1 쓰기 전류(IWR1)를 생성할 수 있다.
마찬가지로, 제2 전류원은 제2 전원 전압(VDD2)에 기반하여 제2 쓰기 전류(IWR2)를 생성할 수 있다. 제2 전류원은 제1 평형 비트 라인(BL1p)에 제2 쓰기 전류(IWR2)를 제공할 수 있다. 또한, 제2 전류원은 제2 값(예컨대, 논리 '1')에 대응하는 기준 쓰기 전압(VRW)에 응답하여 제2 쓰기 전류(IWR2)를 생성할 수 있다. 제1 쓰기 전류(IWR1) 또는 제2 쓰기 전류(IWR2)의 세기는 기준 쓰기 전압(VRW)에 기초하여 조절될 수 있다.
이러한 방식으로, 적어도 하나의 쓰기 회로(WDC1~WDCi)는 상이한 값들을 갖는 쓰기 전류들(예컨대, IWR1 또는 IWR2)을 생성할 수 있다. 메모리 셀(도 2, MC)의 데이터 상태는 쓰기 전류들(예컨대, IWR1 또는 IWR2)에 의존할 수 있다.
제1 평형 소스 라인(SL1p)은 소스 라인 스위치(SW_S) 및 제1 소스 전압(VSS1) 단 사이의 라인(또는 도선)일 수 있다. 제1 평형 소스 라인(SL1p)의 전압 레벨은 제1 소스 전압(VSS1)의 레벨일 수 있다. 제1 반-평형 소스 라인(SL1ap)은 소스 라인 스위치(SW_S) 및 제1 전류원의 일단 사이의 라인일 수 있다. 제1 반-평형 소스 라인(SL1ap)에 제1 쓰기 전류(IWR1)가 흐를 수 있다.
마찬가지로, 제1 평형 비트 라인(BL1p)은 비트 라인 스위치(SW_B) 및 제2 전류원의 일단 사이의 라인일 수 있다. 제1 평형 비트 라인(BL1p)에 제2 쓰기 전류(IWR2)가 흐를 수 있다. 제1 반-평형 비트 라인(BL1ap)은 비트 라인 스위치(SW_B) 및 제2 소스 전압(VSS2) 단 사이의 라인일 수 있다. 제1 반-평형 비트 라인(BL1ap)의 전압 레벨은 제2 소스 전압(VSS2)의 레벨일 수 있다. 일 실시 예에 있어서, 제1 소스 전압(VSS1) 및/또는 제2 소스 전압(VSS2)는 접지 전압일 수 있다.
예를 들어, 쓰기 데이터(DIN)가 제1 값(예컨대, 논리 '0')을 갖는 경우, 소스 라인 스위치(SW_S)는 제1 병합 소스 라인(mSL1)을 제1 반-평형 소스 라인(SL1ap)에 연결시키고, 비트 라인 스위치(SW_B)는 제1 병합 비트 라인(mBL1)을 제1 반-평형 비트 라인(BL1ap)에 연결시킬 수 있다. 이 때, 제1 반-평형 소스 라인(SL1ap)의 전압 레벨은 제1 반-평형 비트 라인(BL1ap)의 전압 레벨보다 클 수 있다.
반대로, 쓰기 데이터(DIN)가 제2 값(예컨대, 논리 '1')을 갖는 경우, 소스 라인 스위치(SW_S)는 제1 평형 소스 라인(SL1p)을 제1 병합 소스 라인(mSL1)에 연결시키고, 비트 라인 스위치(SW_B)는 제1 평형 비트 라인(BL1p)을 제1 병합 비트 라인(mBL1)에 연결시킬 수 있다. 이 때, 제1 평형 비트 라인(BL1p)의 전압 레벨은 제1 평형 소스 라인(SL1p)의 전압 레벨보다 클 수 있다.
도 9는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 설명의 편의를 위해, 도 6에서 설명한 내용과 중복되는 내용은 생략한다.
도 9와 함께, 도 6을 참조하면, 메모리 장치(200)는 테스트 스위치(SW_T)를 포함할 수 있다. 테스트 스위치(SW_T)는 테스트 제어 신호(TCON)에 응답하여 외부 테스트 전압(VT)을 병합 노드(NM)에 제공할 수 있다. 일 실시 예에 있어서, 메모리 장치(200)의 제품 출하 전에 메모리 장치(200)에 외부 테스트 전압(VT)이 인가될 수 있다. 메모리 장치(200)가 테스트 모드로 동작함으로써, 요청된 데이터를 메모리 셀(도 2, MC)에 적절하게 저장하고, 메모리 셀(도 2, MC)에 저장된 데이터를 적절하게 독출하기 위한 병합 노드(NM)의 전압 레벨이 계산될 수 있다. 본 개시의 일 실시 예에 의하면, 병합 노드(NM)에만 테스트 전압(VT)을 인가함으로써 테스트 모드가 수행될 수 있는 바, 테스트 모드로 동작하기 위해 필요한 스위치(예컨대, SW_T) 및 배선의 수를 크게 줄일 수 있다.
병합 쓰기 드라이버(240)는 기준 전압 드라이버(241b)를 포함할 수 있다. 기준 전압 드라이버(241b)는 직접 피드백 라인(DFBL)을 통해 병합 노드(NM)에 연결될 수 있다. 기준 전압 드라이버(241b)는 병합 노드(NM)의 전압 레벨에 기반한 직접 피드백 루프를 통해 기준 쓰기 전압(VRW)을 트리밍(trimming)할 수 있다. 기준 전압 드라이버(241b)의 구체적인 구성 및 기능은 도 10에서 좀 더 상세하게 설명한다.
도 10은 도 9의 기준 전압 드라이버를 좀 더 상세하게 보여주는 회로도이다. 설명의 편의를 위해, 도 6, 7, 및 9에서 설명한 내용과 중복되는 내용은 생략한다. 기준 전압 드라이버(241b)는 기준 쓰기 전압(VRW)에 기반하여 피드백을 수행하는 제1 피드백 모드 또는 병합 노드(NM)의 전압에 기반하여 피드백을 수행하는 제2 피드백 모드로 동작할 수 있다.
기준 전압 드라이버(241b)는 피드백 스위치(SW_F)를 포함할 수 있다. 피드백 스위치(SW_F)는 피드백 제어 신호(FC)에 응답하여 직접 피드백 라인(DFBL) 또는 간접 피드백 라인(IFBL)을 선택할 수 있다. 피드백 제어 신호(FC)는 외부(예컨대, 제어 로직(도 1, 170))로부터 제공될 수 있다. 예를 들어, 기준 전압 드라이버(241b)가 제1 피드백 모드로 동작하는 경우, 피드백 노드(NFB)는 간접 피드백 라인(IFBL)에 연결될 수 있다. 기준 전압 드라이버(241b)가 제2 피드백 모드로 동작하는 경우, 피드백 노드(NFB)는 직접 피드백 라인(DFBL)에 연결될 수 있다. 본 개시의 일 실시 예에 의하면, 적어도 하나의 쓰기 회로(WDC1~WDCi)가 병합 노드(NM)를 공유함에 따라, 적어도 하나의 쓰기 회로(WDC1~WDCi)의 출력 전압을 이용해 기준 쓰기 전압(VRW)을 트리밍할 수 있다. 본 개시의 일 실시 예에 의하면, 기준 쓰기 전압(VRW)의 트리밍을 위한 피드백 루프를 다양화함으로써 쓰기 전압의 정밀 조정(fine tuning)을 효과적으로 수행할 수 있다.
도 11은 도 6 및 도 9의 메모리 장치의 쓰기 동작을 예시적으로 보여주는 타이밍도이다. 설명의 편의를 위해, 도 6 내지 10에서 설명한 내용과 중복되는 내용은 생략한다.
도 11과 함께, 도 6 및 도 9를 참조하면, 메모리 장치(200)는 제1 시점(t1)부터 제3 시점(t3)까지 쓰기 동작(WRITE)을 수행할 수 있다. 제1 쓰기 데이터(D1)는 제1 값(예컨대, 논리 '0')에 대응하고, 제2 쓰기 데이터(D2)는 제1 값과 다른 제2 값(예컨대, 논리 '1')에 대응할 수 있다. 일 실시 예에 있어서, 복수의 쓰기 I/O들(WIO[1:n])로부터 수신되는 데이터들을 쓰기 위한 쓰기 사이클(write cycle)은 오버랩(overlap)되지 않을 수 있다. 본 개시에 의하면, 다른 논리 값을 갖는 데이터들에 대한 쓰기 사이클이 오버랩되지 않음으로써 병합 노드(NM)를 포함하는 메모리 장치(200)를 구현할 수 있다.
구체적으로, 제1 시점(t1)에서, 병합 쓰기 드라이버(240)는 제1 쓰기 I/O(WIO[1])를 통해 제1 쓰기 데이터(D1)를 수신할 수 있다. 적어도 하나의 쓰기 회로(WDC1~WDCi)는 병합 노드(NM)에 연결된 데이터 라인(예컨대, DL[1])에 제1 값(예컨대, 논리 '0')에 대응하는 제1 쓰기 전압(WRITE1)을 제공할 수 있다. 즉, 제1 쓰기 전압(WRITE1)은 컬럼 디코더(230)에 의해 선택된 비트 라인 또는 소스 라인에 인가될 수 있다.
제2 시점(t2)에서, 병합 쓰기 드라이버(240)는 제1 쓰기 데이터(D1)를 더 이상 수신하지 않을 수 있다. 병합 쓰기 드라이버(240)는 제2 쓰기 I/O(WIO[2])를 통해 제2 쓰기 데이터(D2)를 수신할 수 있다. 적어도 하나의 쓰기 회로(WDC1~WDCi)는 병합 노드(NM)에 연결된 데이터 라인(예컨대, DL[1])에 제2 값(예컨대, 논리 '1')에 대응하는 제2 쓰기 전압(WRITE2)을 제공할 수 있다. 즉, 제2 쓰기 전압(WRITE2)은 컬럼 디코더(230)에 의해 선택된 비트 라인 또는 소스 라인에 인가될 수 있다.
예를 들어, 제1 쓰기 전압(WRITE1) 및 제2 쓰기 전압(WRITE2)이 선택된 비트 라인에 인가되는 전압인 경우를 가정하여 설명한다. 제1 쓰기 전압(WRITE1)의 레벨은 선택된 소스 라인에 인가된 전압의 레벨보다 낮을 수 있다. 제2 쓰기 전압(WRITE2)의 레벨은 선택된 소스 라인에 인가된 전압의 레벨보다 높을 수 있다.
제3 시점(t3)에서, 메모리 장치(200)는 쓰기 동작(WRITE)을 더 이상 수행하지 않을 수 있다. 병합 쓰기 드라이버(240)는 제2 쓰기 데이터(D2)를 더 이상 수신하지 않을 수 있다.
도 12는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 설명의 편의를 위해, 도 1, 6, 및 9에서 설명한 내용과 중복되는 내용은 생략한다. 메모리 장치(300)는 메모리 셀 어레이(310), 컬럼 디코더(330), 및 병합 쓰기 드라이버(340)를 포함할 수 있다. 메모리 셀 어레이(310) 및 컬럼 디코더(330)의 구성 및 기능은 도 6 및 도 9의 메모리 셀 어레이(210) 및 컬럼 디코더(230)의 구성 및 기능과 유사하므로 설명은 생략한다.
병합 쓰기 드라이버(340)는 제1 기준 전압 드라이버(341), 적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai), 제2 기준 전압 드라이버(342), 및 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)를 포함할 수 있다. 병합 쓰기 드라이버는 복수의 쓰기 I/O들(WIO[1:n])을 통해 n 비트의 데이터를 수신할 수 있다. 여기서, i와 j는 같거나 다른 자연수일 수 있다. 일 실시 예에 있어서, i와 j는 n보다 작을 수 있다.
제1 기준 전압 드라이버(341)는 제1 구동 전압(VD0)에 기반하여 제1 값의 데이터(예컨대, 논리 '0')를 쓰기 위한 제1 기준 쓰기 전압(VRW1)을 생성할 수 있다. 제1 기준 전압 드라이버(341)는 전압 생성기(도 1, 171)로부터 제1 구동 전압(VD0)을 수신할 수 있다. 제1 구동 전압(VD0)은 제1 값(예컨대, 논리 '0')의 데이터에 대응할 수 있다.
마찬가지로, 제2 기준 전압 드라이버(342)는 제2 구동 전압(VD1)에 기반하여 제2 기준 쓰기 전압(VRW2)을 생성할 수 있다. 제2 쓰기 데이터는 제2 값(예컨대, 논리 '1')의 데이터일 수 있다. 제2 기준 전압 드라이버(342)는 전압 생성기(도 1, 171)로부터 제2 구동 전압(VD1)을 수신할 수 있다. 제2 구동 전압(VD1)은 제2 값(예컨대, 논리 '1')의 데이터에 대응할 수 있다.
적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai)는 제1 기준 쓰기 전압(VRW1)에 기반하여 제1 쓰기 전압을 출력할 수 있다. 제1 쓰기 회로의 개수가 2 이상인 경우, 제1 값 쓰기 회로들(WDCa1~WDCai) 각각이 출력하는 제1 쓰기 전압의 레벨은 균일하지 않을 수 있다. 제1 값 쓰기 회로들(WDCa1~WDCai) 각각은 데이터 라인들(DL0[1]~DL0[i]) 각각에 연결되고, 데이터 라인들(DL0[1]~DL0[i]) 각각을 통해 제1 병합 노드(NM1)에 연결될 수 있다. 따라서, 제1 값 쓰기 회로들(WDCa1~WDCai) 각각이 출력하는 제1 쓰기 전압들의 레벨은 서로 다를 수 있으나, 제1 병합 노드(NM1)의 전압 레벨은 균일한 특정 값일 수 있다.
마찬가지로, 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)는 제2 기준 쓰기 전압(VRW2)에 기반하여 제2 쓰기 전압을 출력할 수 있다. 제2 쓰기 회로의 개수가 2 이상인 경우, 제2 값 쓰기 회로들(WDCb1~WDCbj) 각각이 출력하는 제2 쓰기 전압의 레벨은 균일하지 않을 수 있다. 제2 값 쓰기 회로들(WDCb1~WDCbj) 각각은 데이터 라인들(DL1[1]~DL1[i]) 각각에 연결되고, 데이터 라인들(DL1[1]~DL1[i]) 각각을 통해 제2 병합 노드(NM2)에 연결될 수 있다. 따라서, 제2 값 쓰기 회로들(WDCb1~WDCbj) 각각이 출력하는 제2 쓰기 전압들의 레벨은 서로 다를 수 있으나, 제2 병합 노드(NM2)의 전압 레벨은 균일한 특정 값일 수 있다.
적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai)는 제1 병합 노드(NM1)의 전압을 제어함으로써, 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인에 대응하는 메모리 셀들에 제1 값(예컨대, 논리 '0')의 제1 쓰기 데이터를 기입할 수 있다. 즉, 적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai)는 제1 쓰기 데이터의 기입을 위해 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인으로 제1 쓰기 전압을 인가할 수 있다. 마찬가지로, 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)는 제2 병합 노드(NM2)의 전압을 제어함으로써, 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인에 대응하는 메모리 셀들에 제2 값(예컨대, 논리 '1')의 제2 쓰기 데이터를 기입할 수 있다. 즉, 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)는 제2 쓰기 데이터의 기입을 위해 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인으로 제2 쓰기 전압을 인가할 수 있다.
제1 및 제2 쓰기 회로들은 쓰기 I/O 단위로 구분되지 않을 수 있다. 일 실시 예에 있어서, 적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai)의 개수 및 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)의 개수는 쓰기 I/O 유닛들(WIOU1~WIOUn)의 개수보다 작을 수 있다. 도시되지 않았으나, 제1 및 제2 병합 노드(NM1, NM2) 각각은 두 개의 노드(예컨대, 병합 비트 노드 및 병합 소스 노드)를 포함할 수 있다.
메모리 장치(300)은 제1 테스트 스위치(SW_T1) 및 제2 테스트 스위치(SW_T2)를 포함할 수 있다. 제1 테스트 스위치(SW_T1)는 테스트 제어 신호(TCON)에 응답하여 제1 외부 테스트 전압(VT1)을 제1 병합 노드(NM1)에 제공할 수 있다. 마찬가지로, 제2 테스트 스위치(SW_T2)는 테스트 제어 신호(TCON)에 응답하여 제2 외부 테스트 전압(VT2)을 제2 병합 노드(NM2)에 제공할 수 있다. 일 실시 예에 있어서, 메모리 장치(300)의 제품 출하 전에 메모리 장치(300)에 제1 및 제2 외부 테스트 전압들(VT1, VT2)이 인가될 수 있다. 메모리 장치(300)가 테스트 모드로 동작함으로써, 요청된 데이터를 메모리 셀(도 2, MC)에 적절하게 저장하고, 메모리 셀(도 2, MC)에 저장된 데이터를 적절하게 독출하기 위한 제1 및 제2 병합 노드들(NM1, NM2)의 전압 레벨들이 계산될 수 있다.
제1 기준 전압 드라이버(341)는 제1 직접 피드백 라인(DFBL1)을 통해 제1 병합 노드(NM1)에 연결될 수 있다. 제1 기준 전압 드라이버(341)는 제1 병합 노드(NM1)의 전압 레벨에 기반한 직접 피드백 루프를 통해 제1 기준 쓰기 전압(VRW1)을 트리밍할 수 있다. 마찬가지로, 제2 기준 전압 드라이버(342)는 제2 직접 피드백 라인(DFBL2)을 통해 제2 병합 노드(NM2)에 연결될 수 있다. 제2 기준 전압 드라이버(342)는 제2 병합 노드(NM2)의 전압 레벨에 기반한 직접 피드백 루프를 통해 제2 기준 쓰기 전압(VRW2)을 트리밍할 수 있다.
도 13은 도 12의 메모리 장치의 쓰기 동작을 예시적으로 보여주는 타이밍도이다. 설명의 편의를 위해, 도 11 내지 12에서 설명한 내용과 중복되는 내용은 생략한다.
도 13과 함께, 도 12를 참조하면, 메모리 장치(300)는 제1 시점(t1)부터 제4 시점(t4)까지 쓰기 동작(WRITE)을 수행할 수 있다. 제1 쓰기 데이터(D1)는 제1 값(예컨대, 논리 '0')에 대응하고, 제2 쓰기 데이터(D2)는 제1 값과 다른 제2 값(예컨대, 논리 '1')에 대응할 수 있다. 일 실시 예에 있어서, 서로 다른 논리 값을 갖는 데이터들(D1, D2)을 쓰기 위한 쓰기 사이클(write cycle)은 오버랩(overlap)될 수 있다. 본 개시에 의하면, 서로 다른 논리 값을 갖는 데이터들 각각에 대응하는 병합 노드를 분리시킴으로써, 쓰기 사이클이 오버랩될 수 있다.
구체적으로, 제1 시점(t1)에서, 병합 쓰기 드라이버(240)는 제1 쓰기 I/O(WIO[1])를 통해 제1 값(예컨대, 논리 '0')에 대응하는 제1 쓰기 데이터(D1)를 수신할 수 있다. 적어도 하나의 제1 값 쓰기 회로(WDCa1~WDCai)는 제1 병합 노드(NM1)에 연결된 데이터 라인(예컨대, DL0[1])에 제1 값(예컨대, 논리 '0')에 대응하는 제1 쓰기 전압(WRITE1)을 제공할 수 있다. 즉, 제1 쓰기 전압(WRITE1)은 컬럼 디코더(230)에 의해 선택된 비트 라인 또는 소스 라인에 인가될 수 있다.
제2 시점(t2)에서, 병합 쓰기 드라이버(240)는 제1 쓰기 데이터(D1)를 수신하고 있을 수 있다. 병합 쓰기 드라이버(240)는 제2 쓰기 I/O(WIO[2])를 통해 제2 값(예컨대, 논리 '1')에 대응하는 제2 쓰기 데이터(D2)를 수신할 수 있다. 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)는 제2 병합 노드(NM2)에 연결된 데이터 라인(예컨대, DL1[1])에 제2 값(예컨대, 논리 '1')에 대응하는 제2 쓰기 전압(WRITE2)을 제공할 수 있다. 즉, 제2 쓰기 전압(WRITE2)은 컬럼 디코더(230)에 의해 선택된 비트 라인 또는 소스 라인에 인가될 수 있다.
제3 시점(t3)에서, 병합 쓰기 드라이버(240)는 제2 쓰기 데이터(D2)를 수신하고 있을 수 있다. 병합 쓰기 드라이버(240)는 제1 쓰기 데이터(D1)를 더 이상 수신하지 않을 수 있다. 제4 시점(t4)에서, 메모리 장치(200)는 쓰기 동작(WRITE)을 더 이상 수행하지 않을 수 있다. 병합 쓰기 드라이버(240)는 제2 쓰기 데이터(D2)를 더 이상 수신하지 않을 수 있다.
도 14는 본 개시의 일 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 설명의 편의를 위해, 도 1, 6, 9, 및 12에서 설명한 내용과 중복되는 내용은 생략한다. 메모리 장치(400)는 메모리 셀 어레이(410), 컬럼 디코더(430), 병합 쓰기 드라이버(440), 및 테스트 스위치(SW_T)를 포함할 수 있다. 메모리 셀 어레이(410) , 컬럼 디코더(430), 및 테스트 스위치(SW_T)의 구성 및 기능은 도 12의 메모리 셀 어레이(310), 컬럼 디코더(330), 및 제2 테스트 스위치(SW_T2)의 구성 및 기능과 유사하므로 설명은 생략한다.
병합 쓰기 드라이버(440)는 기준 전압 드라이버(441), 적어도 하나의 전압 쓰기 회로(VWDC1~VWDCi), 기준 전류 드라이버(442), 복수의 전류 쓰기 회로들(CWDC1~CWDCn)을 포함할 수 있다. 일 실시 예에 있어서, i는 n보다 작을 수 있다. 기준 전압 드라이버(441) 및 적어도 하나의 전압 쓰기 회로(VWDC1~VWDCi)의 구성 및 기능은 도 12의 제2 기준 전압 드라이버(342) 및 적어도 하나의 제2 값 쓰기 회로(WDCb1~WDCbj)의 구성 및 기능과 유사하므로 설명은 생략한다.
기준 전류 드라이버(442)는 기준 쓰기 전류(CRW)를 생성할 수 있다. 복수의 전류 쓰기 회로들(CWDC1~CWDCn)은 제1 쓰기 I/O들(WIO1)을 통해 제1 쓰기 데이터들을 수신할 수 있다. 복수의 전류 쓰기 회로들(CWDC1~CWDCn)은 제1 쓰기 데이터 및 기준 쓰기 전류(CRW)에 기반하여 제1 값(예컨대, 논리 '0')을 쓰기 위한 쓰기 전류를 출력할 수 있다. 일 실시 예에 있어서, 복수의 전류 쓰기 회로들(CWDC1~CWDCn)은 쓰기 I/O 단위로 구분될 수 있다. 예를 들어, 제1 전류 쓰기 회로(CWDC1)는 제1 쓰기 I/O 유닛(WIOU1)에 대응할 수 있고, 제2 전류 쓰기 회로(CWDC2)는 제2 쓰기 I/O 유닛(WIOU2)에 대응할 수 있다. 마찬가지로, 제n 전류 쓰기 회로(CWDCn)는 제n 쓰기 I/O 유닛(WIOUn)에 대응할 수 있다.
복수의 전류 쓰기 회로들(CWDC1~CWDCn) 각각은 쓰기 전류를 제공함으로써, 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인에 대응하는 메모리 셀들에 제1 값(예컨대, 논리 '0')의 제1 쓰기 데이터를 기입할 수 있다. 즉, 복수의 전류 쓰기 회로들(CWDC1~CWDCn) 각각은 제1 쓰기 데이터의 기입을 위해 컬럼 디코더(230)에 의해 선택된 비트 라인 및 소스 라인으로 쓰기 전류를 인가할 수 있다.
도 15는 도 14의 메모리 장치의 MTJ 소자의 저항 값을 개략적으로 보여주는 그래프이다. 도 15와 함께 도 2 및 도 14를 참조하면, 메모리 셀 어레이(410)은 메모리 셀(MC)을 포함하고, 메모리 셀(MC)은 MTJ 소자를 포함할 수 있다.
x 축은 MTJ 소자의 일측에 인가되는 전압의 레벨을 나타내고, y 축은 MTJ 소자의 저항 값을 나타낸다. 먼저 Rp는 MTJ 소자가 평형 상태에 있는 경우의 저항 값을 나타내고, RAP는 MTJ 소자가 반-평형 상태에 있는 경우의 저항 값을 나타낸다. 먼저, MTJ 소자의 저항 값이 Rp인 경우, 메모리 셀(MC)은 제 1 값(예컨대, 논리 '0')의 데이터를 저장하는 것으로 여겨질 수 있다.
이후, 메모리 셀(MC)에 저장된 데이터를 제2 값(예컨대, 논리 '1')의 데이터로 변경하여 저장하려는 경우를 가정한다. 기준 전압 드라이버(441)는 기준 쓰기 전압(VRW)를 생성할 수 있다. 적어도 하나의 전압 쓰기 회로(VWDC1~VWDCi)는 병합 노드(NM)에 쓰기 전압을 출력할 수 있다. 병합 노드(NM)의 전압은 메모리 셀(MC)에 대응하는 비트 라인 및/또는 소스 라인에 인가될 수 있다. 즉, MTJ 소자에 대응하는 소스 라인에서 비트 라인으로 전류가 흐를 수 있다. 이에 따라, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대로 될 수 있고, MTJ 소자는 높은 저항 값을 갖도록 변할 수 있다. MTJ 소자가 높은 저항 값을 갖도록 변하는 과정은 도 15에서 제1 쓰기 경로(WP1)로 표현된다. 제1 쓰기 경로(WP1)를 통해 MTJ 소자의 저항 값은 RAP로 변할 수 있다.
이후, 메모리 셀(MC)에 저장된 데이터를 제1 값(예컨대, 논리 '0')의 데이터로 변경하여 저장하려는 경우를 가정한다. 기준 전류 드라이버(442)는 기준 쓰기 전류(CRW)를 생성할 수 있다. 전류 쓰기 회로(예컨대, CWD1)는 메모리 셀(MC)에 대응하는 비트 라인에서 소스 라인으로 쓰기 전류를 출력할 수 있다. 이에 따라, 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 동일해질 수 있고, MTJ 소자는 낮은 저항 값을 갖도록 변할 수 있다. MTJ 소자가 낮은 저항 값을 갖도록 변하는 과정은 도 15에서 제2 쓰기 경로(WP2)로 표현된다. 제2 쓰기 경로(WP2)를 통해 MTJ 소자의 저항 값은 RP로 변할 수 있다.
제1 쓰기 경로(WP1)에서 MTJ 소자의 저항 값은 낮은 값에서 높은 값으로 변한다. 옴의 법칙(Ohm's Law)에 입각하면, 병합 노드(NM)의 전압이 유지되는 상태에서 저항 값이 높아지므로, MTJ 소자에 흐르는 전류의 레벨이 감소할 수 있다. 마찬가지로, 제2 쓰기 경로(WP2)에서 MTJ 소자의 저항 값은 높은 값에서 낮은 값으로 변한다. 본 개시의 실시 예에 의하면, 제2 쓰기 경로(WP2)에서 저항 값이 낮아지나, 쓰기 전류의 레벨은 일정하게 출력되는 바, MTJ 소자의 신뢰성을 개선시킬 수 있다. 본 개시의 실시 예에 의하면, 쓰기 경로와 무관하게 전류 레벨 또는 전력량에서 일관성을 유지함으로써, 메모리 장치(400)가 보다 효율적으로 동작할 수 있다.
상술한 내용은 본 개시를 실시하기 위한 구체적인 예들이다. 본 개시에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 개시에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 위에서 설명한 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300, 400: 메모리 장치
110, 210, 310, 410: 메모리 셀 어레이
120: 로우 디코더
130, 230, 330, 430: 컬럼 디코더
140, 240, 340, 440: 병합 쓰기 드라이버
150: 센싱 회로
160: 입출력 회로
170: 제어 로직
172: 전압 생성기
241a, 241b, 441: 기준 전압 드라이버
341: 제1 기준 전압 드라이버
342: 제2 기준 전압 드라이버
442: 기준 전류 드라이버

Claims (10)

  1. 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이;
    쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터 중 제1 비트의 데이터에 응답하여 제1 쓰기 전압을 병합 노드로 출력하고, 상기 n 비트의 데이터 중 제2 비트의 데이터에 응답하여 제2 쓰기 전압을 상기 병합 노드로 출력하는 제1 쓰기 회로를 포함하는 병합 쓰기 드라이버; 및
    상기 제1 비트의 데이터에 대응하는 상기 병합 노드의 제1 전압을 제1 메모리 셀에 인가하는 제1 컬럼 먹스 및 상기 제2 비트의 데이터에 대응하는 상기 병합 노드의 제2 전압을 제2 메모리 셀에 인가하는 제2 컬럼 먹스를 포함하는 컬럼 디코더를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 셀들의 각각은:
    일단이 소스 라인에 연결되고 게이트 전극이 워드 라인에 연결되는 셀 트랜지스터; 그리고
    일단이 상기 셀 트랜지스터의 타단에 연결되고 타단이 비트 라인에 연결되는 자기 터널링 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함하는 메모리 장치.
  3. 상기 병합 쓰기 드라이버는 상기 쓰기 입출력 라인을 통해 상기 n 비트의 데이터를 수신하고, 상기 제1 비트의 데이터에 응답하여 제3 쓰기 전압을 상기 병합 노드로 출력하고, 상기 제2 비트의 데이터에 응답하여 제4 쓰기 전압을 상기 병합 노드로 출력하는 제2 쓰기 회로를 더 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 전압의 레벨은 상기 제1 쓰기 전압 및 상기 제3 쓰기 전압에 의해 형성되고,
    상기 제2 전압의 레벨은 상기 제2 쓰기 전압과 상기 제4 쓰기 전압에 의해 형성되는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 병합 쓰기 드라이버는, 제1 구동 전압 또는 제2 구동 전압을 수신하고, 상기 제1 구동 전압 또는 상기 제2 구동 전압에 기반하여 기준 쓰기 전압을 생성하는 기준 전압 드라이버를 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 기준 전압 드라이버는:
    상기 n 비트의 데이터 중 하나의 비트에 대응하는 쓰기 데이터에 응답하여 상기 제1 구동 전압 또는 제2 구동 전압을 선택하여 출력하는 데이터 스위치;
    제1 입력 단은 상기 데이터 스위치에 연결되고, 제2 입력 단은 피드백 노드에 연결되고, 출력 단은 제1 쓰기 회로에 연결되고, 상기 기준 쓰기 전압을 생성하는 연산 증폭기; 및
    상기 피드백 노드 및 접지 전압 단 사이에 연결되는 제1 저항을 포함하되,
    상기 쓰기 데이터는 제1 값 또는 제2 값을 갖는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 쓰기 회로는:
    상기 쓰기 데이터에 응답하여 제1 평형 소스 라인 또는 제1 반-평형 소스 라인을 제1 병합 소스 라인에 연결시키는 소스 라인 스위치;
    상기 쓰기 데이터에 응답하여 제1 평형 비트 라인 또는 제1 반-평형 비트 라인을 제1 병합 비트 라인에 연결시키는 비트 라인 스위치;
    제1 전원 전압에 기반하여 제1 쓰기 전류를 생성하고, 상기 제1 쓰기 전류를 상기 제1 반-평형 소스 라인에 제공하는 제1 전류원; 및
    제2 전원 전압에 기반하여 제2 쓰기 전류를 생성하고, 상기 제2 쓰기 전류를 상기 제1 평형 비트 라인에 제공하는 제2 전류원을 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 쓰기 데이터가 상기 제1 값을 갖는 경우, 상기 소스 라인 스위치는 상기 반-평형 소스 라인을 제1 병합 소스 라인에 연결시키고, 상기 비트 라인 스위치는 상기 제1 반-평형 비트 라인을 상기 제1 병합 비트 라인에 연결시키고,
    상기 쓰기 데이터가 상기 제2 값을 갖는 경우, 상기 소스 라인 스위치는 상기 평형 소스 라인은 제1 병합 소스 라인에 연결시키고, 상기 비트 라인 스위치는 상기 제1 평형 비트 라인을 상기 제1 병합 비트 라인에 연결시키는 메모리 장치.
  9. 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이;
    제1 값에 대응하는 제1 병합 노드의 제1 전압 또는 제2 값에 대응하는 제2 병합 노드의 제2 전압을 제1 메모리 셀에 인가하는 제1 컬럼 먹스, 및 상기 제1 값에 대응하는 상기 제1 병합 노드의 상기 제1 전압 또는 상기 제2 값에 대응하는 상기 제2 병합 노드의 상기 제2 전압을 제2 메모리 셀에 인가하는 제2 컬럼 먹스를 포함하는 컬럼 디코더; 및
    쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터에 응답하여 상기 제1 전압 또는 상기 제2 전압을 상기 컬럼 디코더에 제공하는 병합 쓰기 드라이버를 포함하되,
    상기 병합 쓰기 드라이버는:
    각각이 상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제1 비트의 데이터에 응답하여 제1 쓰기 전압을 제1 병합 노드로 출력하는 제1 쓰기 회로들; 및
    각각이 상기 n 비트의 데이터 중 상기 제2 값에 대응하는 제2 비트의 데이터에 응답하여 제2 쓰기 전압을 제2 병합 노드로 출력하는 제2 쓰기 회로들을 포함하는 메모리 장치.
  10. 제1 메모리 셀을 포함하는 제1 서브 메모리 셀 어레이, 및 제2 메모리 셀을 포함하는 제2 서브 메모리 셀 어레이를 포함하는 메모리 셀 어레이;
    제1 값에 대응하는 제1 전류 또는 제2 값에 대응하는 제1 병합 노드의 제1 전압을 상기 제1 메모리 셀에 제공하는 제1 컬럼 먹스, 및 상기 제1 값에 대응하는 제2 전류 또는 상기 제2 값에 대응하는 상기 제1 병합 노드의 상기 제1 전압을 상기 제2 메모리 셀에 제공하는 제2 컬럼 먹스를 포함하는 컬럼 디코더; 및
    쓰기 입출력 라인을 통해 n(n은 2 이상의 자연수) 비트의 데이터를 수신하고, 상기 n 비트의 데이터에 응답하여 상기 제1 전류, 상기 제2 전류, 또는 상기 제1 전압을 상기 컬럼 디코더에 제공하는 병합 쓰기 드라이버를 포함하되,
    상기 병합 쓰기 드라이버는:
    상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제1 비트의 데이터에 응답하여 제1 전류를 상기 제1 컬럼 먹스에 제공하는 제1 전류 쓰기 회로;
    상기 n 비트의 데이터 중 상기 제1 값에 대응하는 제2 비트의 데이터에 응답하여 제2 전류를 상기 제2 컬럼 먹스에 제공하는 제2 전류 쓰기 회로; 및
    각각이 상기 n 비트의 데이터 중 상기 제2 값에 대응하는 제3 비트의 데이터에 응답하여 쓰기 전압을 제2 병합 노드로 출력하는 제2 쓰기 회로들을 포함하는 메모리 장치.
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