CN116129956A - 包括合并写入驱动器的存储器件 - Google Patents

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Abstract

一种存储器件，包括：存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，第一子存储器单元阵列包括第一存储器单元，第二子存储器单元阵列包括第二存储器单元；合并写入驱动器，包括第一写入电路，该第一写入电路通过写入输入/输出线接收n比特数据，响应于n比特数据中的第一数据比特将第一写入电压输出到合并节点，以及响应于n比特数据中的第二数据比特将第二写入电压输出到合并节点；以及列解码器，包括第一列多路复用器和第二列多路复用器，第一列多路复用器将合并节点的与第一数据比特相对应的第一电压施加到第一存储器单元，第二列多路复用器将合并节点的与第二数据比特相对应的第二电压施加到第二存储器单元。

Description

包括合并写入驱动器的存储器件
相关申请的交叉引用
本申请要求于2021年11月15日在韩国知识产权局提交的韩国专利申请No.10-2021-0157075和于2022年3月2日在韩国知识产权局提交的韩国专利申请No.10-2022-0026967的优先权，所述申请的全部公开内容通过引用合并于此。
技术领域
实施例涉及一种包括合并写入驱动器的存储器件。
背景技术
半导体存储器件被分类为易失性存储器件(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))或非易失性存储器件(例如，闪存器件、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)或铁电RAM(FRAM))，在易失性存储器件中，当电源关闭时，存储的数据消失，在非易失性存储器件中，即使在电源关闭时，也可以保留存储的数据。
发明内容
根据实施例，一种存储器件可以包括：存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，第一子存储器单元阵列包括第一存储器单元，第二子存储器单元阵列包括第二存储器单元；合并写入驱动器，包括第一写入电路，该第一写入电路通过写入输入/输出线接收n比特数据(n是2或更大的自然数)、响应于n比特数据中的第一数据比特将第一写入电压输出到合并节点、以及响应于n比特数据中的第二数据比特将第二写入电压输出到合并节点；以及列解码器，包括第一列多路复用器和第二列多路复用器，第一列多路复用器将合并节点的与第一数据比特相对应的第一电压施加到第一存储器单元，第二列多路复用器将合并节点的与第二数据比特相对应的第二电压施加到第二存储器单元。
根据实施例，一种存储器件可以包括：存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，第一子存储器单元阵列包括第一存储器单元，第二子存储器单元阵列包括第二存储器单元；列解码器，包括第一列多路复用器和第二列多路复用器，第一列多路复用器将第一合并节点的与第一值相对应的第一电压或第二合并节点的与第二值相对应的第二电压施加到第一存储器单元，第二列多路复用器将第一合并节点的与第一值相对应的第一电压或第二合并节点的与第二值相对应的第二电压施加到第二存储器单元；以及合并写入驱动器，通过写入输入/输出线接收“n个”数据比特(n是2或更大的自然数)，并且响应于n比特数据向列解码器提供第一电压或第二电压。合并写入驱动器可以包括：第一写入电路，每个第一写入电路响应于“n个”数据比特中的与第一值相对应的第一数据比特将第一写入电压输出到第一合并节点；以及第二写入电路，每个第二写入电路响应于“n个”数据比特中的与第二值相对应的第二数据比特将第二写入电压输出到第二合并节点。
根据实施例，一种存储器件可以包括：存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，第一子存储器单元阵列包括第一存储器单元，第二子存储器单元阵列包括第二存储器单元；列解码器，包括第一列多路复用器和第二列多路复用器，第一列多路复用器向第一存储器单元提供与第一值相对应的第一电流或第一合并节点的与第二值相对应的第一电压，第二列多路复用器向第二存储器单元提供与第一值相对应的第二电流或第一合并节点的与第二值相对应的第一电压；以及合并写入驱动器，通过写入输入/输出线接收“n个”数据比特(n为2或更大的自然数)，并且响应于n比特数据向列解码器提供第一电流、第二电流或第一电压。合并写入驱动器可以包括：第一电流写入电路，响应于“n个”数据比特中的与第一值相对应的第一数据比特向第一列多路复用器提供第一电流；第二电流写入电路，响应于“n个”数据比特中的与第一值相对应的第二数据比特将向第二列多路复用器提供第二电流；以及第二写入电路，响应于“n个”数据比特中的与第二值相对应的第三数据比特将写入电压输出到第二合并节点。
附图说明
通过参照附图详细描述示例实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1是示出了根据示例实施例的存储器件的框图。
图2是示出了图1的存储器单元阵列的配置的电路图。
图3A和图3B是示出了图2的存储器单元的配置的电路图。
图4示出了与图3A和图3B的存储器单元的编程状态相关联的曲线图。
图5是示出了图3A的存储器单元的配置的概念图。
图6是示出了根据示例实施例的存储器件的框图。
图7是详细地示出了图6的参考电压驱动器的电路图。
图8是示出了图6的第一写入电路的电路图。
图9是示出了根据示例实施例的存储器件的框图。
图10是详细地示出了图9的参考电压驱动器的电路图。
图11是示出了图6和图9的存储器件的写入操作的时序图。
图12是示出了根据示例实施例的存储器件的框图。
图13是示出了图12的存储器件的写入操作的时序图。
图14是示出了根据示例实施例的存储器件的框图。
图15是示出了图14的存储器件的MTJ元件的电阻值的曲线图。
具体实施方式
图1是示出了根据示例实施例的存储器件的框图。
根据示例实施例，存储器件100可以包括存储器单元阵列110、行解码器120、列解码器130、合并写入驱动器140、感测电路150、输入/输出电路160和控制逻辑170。
存储器单元阵列110可以包括多个存储器单元，每个存储器单元被配置为存储数据。例如，每个存储器单元可以包括可变电阻元件，并且可以基于可变电阻元件的电阻值来确定存储在存储器单元中的数据的值。例如，每个存储器单元可以包括MRAM(磁阻RAM)单元、STT-MRAM(自旋转移扭矩MRAM)单元、PRAM(相变RAM)单元、ReRA M(电阻RAM)单元等。在此，将针对每个存储器单元包括MRAM单元的情况给出一些示例。
构成存储器单元阵列110的存储器单元可以与源极线SL、位线BL和字线WL连接。例如，沿行布置的存储器单元可以与对应于该行的字线共同连接，并且沿列布置的存储器单元可以与对应于该列的源极线和位线共同连接。
在控制逻辑17()的控制下，行解码器12()可以基于行地址RA来选择(或驱动)与以读取操作或写入(或编程)操作为目标的存储器单元连接的字线WL。行解码器120可以向所选择的字线提供从控制逻辑170提供的驱动电压。例如，行解码器120可以将用于读取或写入的选择电压施加到所选择的字线，并且可以将用于读取或写入禁止的非选择电压(或多个电压)施加到未选择的字线。
在控制逻辑170的控制下，列解码器130可以基于列地址CA来选择与以读取操作或写入操作为目标的存储器单元连接的位线BL和/或源极线SL。在控制逻辑170的控制下，列解码器130可以将偏置电压施加到未选择的源极线和未选择的位线。偏置电压可以被确定为对与所选择的存储器单元相关联的读取操作或写入操作没有影响，该所选择的存储器单元与所选择的字线、所选择的位线和所选择的源极线连接，并且偏置电压可以包括例如接地电压。
在写入操作中，合并写入驱动器140可以驱动用于将写入数据存储在由行解码器120和列解码器130选择的存储器单元中的写入电压(或写入电流)。例如，在存储器件100的写入操作中，合并写入驱动器140可以基于通过写入输入/输出线(以下称为“写入I/O”)WI0从输入/输出电路160提供的写入数据，通过控制数据线DL的电压将写入数据存储在所选择的存储器单元中。
数据线DL是为了描述方便和附图简洁而示出的，但是可以将数据线DL理解为与由列解码器130选择的位线BL和源极线SL相对应。
在读取操作中，感测电路150可以感测通过数据线DL输出的信号，以确定存储在所选择的存储器单元中的数据的值。感测电路150可以通过数据线DL与列解码器130连接，并且可以通过读取输入/输出线RIO与输入/输出电路160连接。感测电路150可以通过读取输入/输出线RIO将感测到的读取数据输出到输入/输出电路160。
在示例实施例中，数据线DL可以与由列解码器130选择的位线或源极线连接。因此，在存储器件100的读取操作中，当感测电路150感测到通过数据线DL提供的信号时，读取数据可以从与由列解码器130选择的位线或源极线相对应的存储器单元中读取。在存储器件100的写入操作中，由于合并写入驱动器140基于写入数据控制数据线DL的电压，因此写入数据DIN可以写入与由列解码器130选择的位线或源极线相对应的存储器单元中。
例如，当打算改变特定存储器单元的数据时，合并写入驱动器140可以向连接到特定存储器单元的源极线和位线中的一个提供写入电压，并且可以向其中的另一个提供低电压，例如，接地电压。
输入/输出电路160可以在控制逻辑170的控制下与外部器件(例如，存储器控制器)交换数据“DATA”。例如，在写入操作中，输入/输出电路160可以向合并写入驱动器140提供从外部器件接收到的数据“DATA”。在读取操作中，输入/输出电路160可以将从感测电路150传送的数据“DATA”输出到外部器件。
控制逻辑170可以响应于来自外部器件的命令CMD来控制存储器件100的操作。例如，控制逻辑170可以在存储器件100的写入操作中激活合并写入驱动器140；控制逻辑170可以在存储器件100的读取操作中激活感测电路150。
控制逻辑170可以包括电压发生器171。电压发生器171可以在写入操作中生成第一驱动电压VD0和第二驱动电压VD1。可以向合并写入驱动器140提供第一驱动电压VD0和第二驱动电压VD1。第一驱动电压VDO和第二驱动电压VD1可以用于合并写入驱动器140以生成写入电压。
图2是示出了图1的存储器单元阵列的配置的电路图。
参照图1和图2，存储器单元阵列110可以包括沿行方向和列方向布置的多个存储器单元。在示例实施例中，在图2中，多个存储器单元中的一个存储器单元MC由虚线框标记。每个存储器单元MC可以包括磁隧道结(MTJ)元件和单元晶体管CT。由于每个存储器单元MC的MTJ元件被编程为具有特定电阻值，因此与特定电阻值相对应的数据可以存储在每个存储器单元MC中。
多个存储器单元可以与字线WL1至WLm、位线BL1至BLn和源极线SL1至SLn连接。在存储器单元MC中，MTJ元件的第一端可以与第一位线BL1连接，并且MTJ元件的第二端可以与单元晶体管CT的第一端连接。单元晶体管CT的第二端可以与第一源极线SL1连接，并且单元晶体管CT的栅电极可以与第一字线WL1连接。
图3A和图3B是示出了图2的存储器单元的配置的电路图。
参照图3A和图3B，MTJ元件可以包括固定层PL、隧道层TL和自由层FL。隧道层TL可以包括非磁性材料。例如，隧道层TL可以包括氧化镁(Mg)、氧化钛(Ti)、氧化铝(Al)、氧化镁锌(Mg-Zn)、氧化镁硼(Mg-B)、或其组合中的一种或多种。在示例实施例中，隧道层TL的厚度可以小于自旋扩散距离的厚度。固定层PL和自由层FL中的每一个可以包括至少一个磁性层。
详细地，固定层PL可以包括具有在特定方向上固定的磁化方向的磁性层，并且自由层FL可以包括具有能够改变为与固定层PL的磁化方向平行或反平行的磁化方向的磁性层。
在示例实施例中，参照图3A，磁化方向可以大部分地平行于隧道层TL和固定层PL的界面。在这种情况下，固定层PL和自由层FL中的每一个可以包括铁磁材料。例如，固定层PL和自由层FL中的每一个可以包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO或Y3Fe5O12中的一种或多种。在示例实施例中，固定层PL还可以包括用于固定铁磁材料的磁化方向的反铁磁材料。例如，固定层PL可以包括PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO或Cr中的一种或多种。
在示例实施例中，参照图3B，磁化方向可以大部分地垂直于隧道层TL和固定层PL的界面。在这种情况下，隧道层TL和固定层PL中的每一个可以包括垂直磁性材料(例如，CoFeTb、CoFeGd或CoFeDy)、具有L10结构的垂直磁性材料、具有六方紧密堆积晶格结构和垂直磁性结构的基于CoPt的材料、或其组合中的一种或多种。具有L10结构的垂直磁性材料可以包括具有L10结构的FePt、具有L10结构的FePd、具有L10结构的CoPd、或具有L10结构的CoPt、或其组合中的一种或多种。垂直磁性结构可以包括交替且重复堆叠的磁性层和非磁性层。例如，垂直磁性结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/pt)n、(CoCr/pt)n、(CoCr/pd)n、或其组合中的一种或多种，其中，“n”为堆叠层数。
在示例实施例中，当相对高电平的电压被施加到位线BL1并且相对低电平的电压被施加到源极线SL1时，写入电流I1可以流动。在这种情况下，自由层FL的磁化方向可以与固定层PL的磁化方向相同，并且因此，MTJ元件可以具有低电阻值(即，平行(P)状态)。
相反，当相对高电平的电压被施加到源极线SL1并且相对低电平的电压被施加到位线BL1时，写入电流I2可以流动。在这种情况下，自由层FL的磁化方向可以与固定层PL的磁化方向相反，并且因此，MTJ元件可以具有大电阻值(即，反平行(AP)状态)。因此，反平行状态的电阻值可以大于平行状态的电阻值。
在示例实施例中，在MTJ元件处于平行状态的情况下，存储器单元MC可以被视为存储第一值(例如，逻辑“0”)的数据。相反，在MTJ元件处于反平行状态的情况下，存储器单元MC可以被视为存储第二值(例如，逻辑“1”)的数据。
图4示出了与图3A和图3B的存储器单元的编程状态相关联的曲线图。
参照图1至图3B和图4，在可变电阻元件MTJ处于反平行状态的情况下，可变电阻元件MTJ可以具有反平行电阻值Rap；在可变电阻元件MTJ处于平行状态的情况下，可变电阻元件MTJ可以具有平行电阻值Rp。因此，可以根据可变电阻元件MTJ的电阻值将数据存储在存储器单元MC中，并且可以通过确定可变电阻元件MTJ的电阻值来读取存储在存储器单元MC中的数据。
图5是示出了图3A的存储器单元的配置的概念图。
单元晶体管CT可以包括体衬底111、栅电极112以及结113和114。结113可以形成在体衬底111上，并且可以与源极线SL1连接。结114可以形成在体衬底111上，并且可以通过MTJ元件与位线BL1连接。栅电极112可以形成在结113和114之间的体衬底111上，并且可以与字线WL1连接。
图6是示出了根据示例实施例的存储器件的框图。
为了说明的简洁，省略了描述图6的示例性实施例所不需要的组件(例如，行解码器)。将省略参照图1所给出的描述以避免冗余。
参照图1、图2和图6，存储器件200可以包括存储器单元阵列210、列解码器230和合并写入驱动器240。
存储器单元阵列210可以包括多个子存储器单元阵列SMCA1至SMCAn。在示例实施例中，多个子存储器单元阵列SMCA1至SMCAn中的每一个可以包括多个存储器单元。多个子存储器单元阵列SMCA1至SMCAn中的每一个可以被配置为存储通过写入I/O WIO提供的数据。
在示例实施例中，多个子存储器单元阵列SMCA1至SMCAn可以包括在相应的写入输入/输出单元(以下称为“写入I/0单元”)中。例如，第一子存储器单元阵列SMCA1可以包括在第一写入I/O单元WIOU1中，第二子存储器单元阵列SMCA2可以包括在第二写入I/O单元WIOU2中，并且第n子存储器单元阵列SMCAn可以包括在第n写入I/O单元WIOUn中。
多个子存储器单元阵列SMCA1至SMCAn可以通过多条字线WL1至WLm连接。例如，第一字线WL1可以与位于多个子存储器单元阵列SMCA1至SMCAn的存储器单元中的第一行处的存储器单元连接，第二字线WL2可以与位于多个子存储器单元阵列SMCA1至SMCAn的存储器单元中的第二行处的存储器单元连接，并且第m字线WLm可以与位于多个子存储器单元阵列SMCA1至SMCAn的存储器单元中的第m行处的存储器单元连接。
多个子存储器单元阵列SMCA1至SMCAn可以通过多条字线WL1至WLm接收多个字线信号WL[1：m]。例如，第一字线WL1可以对应于第一字线信号WL[1]，第二字线WL2可以对应于第二字线信号WL[2]，并且第m字线WLm可以对应于第m字线信号WL[m]。存储器单元阵列210的结构与参照图2描述的结构类似，并且因此，将省略附加的描述以避免冗余。
列解码器230可以包括多个列多路复用器CM1至CMn。多个列多路复用器CM1至CMn中的每一个可以被配置为响应于列选择信号CS[1：k]来选择对应的源极线和对应的位线。多个列多路复用器CM1至CMn可以与合并节点NM连接。在示例实施例中，多个列多路复用器CM1至CMn可以包括在相应的写入I/O单元中。例如，第一列多路复用器CM1可以包括在第一写入I/O单元WIOU1中，第二列多路复用器CM2可以包括在第二写入I/O单元WIOU2中，并且第n列多路复用器CMn可以包括在第n写入I/O单元WIOUn中。
合并写入驱动器240可以包括参考电压驱动器241a和多个写入电路WDC1至WDCi。在此，“i”可以是2或更大的自然数。在示例实施例中，“i”可以小于“n”。
参考电压驱动器241a可以基于通过多个写入I/O WIO[1：n]中的对应的写入I/O(例如，WIO[1])接收到的数据(以下称为“写入数据”)来生成参考写入电压VRW。
在示例实施例中，写入数据可以指与“n个”数据比特中的一个相对应的数据。
参考电压驱动器241a可以从电压发生器171(参照图1)接收第一驱动电压VD0和第二驱动电压VD1。第一驱动电压VD0可以对应于第一值(例如，逻辑“0”)的数据，并且第二驱动电压VD1可以对应于第二值(例如，逻辑“1”)的数据。
当写入数据具有第一值(例如，逻辑“0”)时，参考电压驱动器241a可以基于第一驱动电压VD0生成用于写入第一值(例如，逻辑“0”)的数据的参考写入电压VRW。
相反，当写入数据具有第二值(例如，逻辑“1”)时，参考电压驱动器241a可以基于第二驱动电压VD1生成用于写入第二值(例如，逻辑“1”)的数据的参考写入电压VRW。
将参照图7详细描述参考电压驱动器241a的配置和功能。
多个写入电路WDC1至WDCi中的每一个可以基于参考写入电压VRW输出写入电压。多个写入电路WDC1至WDCi分别输出的写入电压的电平可以是不一致的，例如，第一写入电路WDC1输出的写入电压的电平可以与第二写入电路WDC2输出的写入电压的电平不同。
多个写入电路WDC1至WDCi可以分别与数据线DL[1]至DL[i]连接，并且可以通过数据线DL[1]至DL[i]与合并节点NM连接。因此，合并节点NM可以与多个写入电路WDC1至WDCi的输出端连接。
根据本公开，无论写入I/O单元如何，合并节点NM的电压电平可以根据写入数据的逻辑值(例如，逻辑“0”或逻辑“1”)一致地具有特定值(或可以收敛到特定值)。根据本公开，可以最小化由于由多个写入电路WDC1至WDCi分别输出的写入电压形成的电压分布造成的影响。
详细地，例如，如果“i”是“2”，并且第一写入电路WDC1输出的写入电压的电平是2.0V，并且第二写入电路WDC2输出的写入电压的电平是1.8V，则合并节点NM可以具有1.9V的电压电平。
多个写入电路WDC1至WDCi中的每一个可以控制合并节点NM的电压，使得写入数据被写入到与由列解码器230选择的字线和源极线相对应的存储器单元中。因此，多个写入电路WDC1至WDCi中的每一个可以将写入电压施加到由列解码器230选择的位线和源极线以用于写入写入数据。
因为多个写入电路WDC1至WDCi中的每一个都与合并节点NM连接，所以写入电路可以不被分类为写入I/O单元。因此，多个写入电路WDC1至WDCi中的每一个可以不构成写入I/O单元WIOU1至WIOUn。
在示例实施例中，多个写入电路WDC1至WDCi的数量可以少于写入I/O单元WIOU1至WIOUn的数量。根据本公开，写入I/O和写入电路可以不以一一对应的形式匹配，而是以一对N(N是1或更大的自然数，并且与n不同)对应的形式匹配，并且用于一个写入I/O的写入电路可以用于另一写入I/O。因此，因为不是每个写入I/O都设置有写入电路，所以可以减小集成写入电路的面积。
鉴于上述内容，通过第一写入I/O WIO[1]提供的第一写入数据可以由多个写入电路WDC1至WDCi存储在包括在第一子存储器阵列SMCA1中的存储器单元中，通过第二写入I/OWIO[2]提供的第二写入数据可以由多个写入电路WDC1至WDCi存储在包括在第二子存储器单元阵列SMCA2中的存储器单元中，并且通过第n写入I/O WIO[n]提供的第n写入数据可以由多个写入电路WDC1至WDCi存储在包括在第n子存储器单元阵列SMCAn中的存储器单元中。
在另一实施方式(未示出)中，合并节点NM可以包括两个节点(例如，合并位节点和合并源节点)。例如，第一写入电路WDC1可以与第一数据线DL[1]连接，并且第一数据线DL[1]可以包括第一合并位线和第一合并源极线。第一合并位线可以与合并位节点连接，并且第一合并源极线可以与合并源节点连接。在这种情况下，多个列多路复用器CM1至CMn中的每一个可以将合并位节点的电压施加到所选择的位线，并且可以将合并源节点的电压施加到所选择的源极线。
在示例实施例中，多个写入电路WDC1至WDCi可以通过多个写入I/O WIO[1：n]接收n比特数据。例如，多个写入电路WDC1至WDCi可以通过写入I/O WIO[1]接收n比特数据的第一数据比特，并且可以通过写入I/O WIO[2]接收n比特数据的第二数据比特。
在这种情况下，多个写入电路中的一个(例如，WDC1至WDCi中的一个)可以将与n比特数据中的每一个相对应的写入电压输出到合并节点NM。因此，合并节点NM的电压可以对应于n比特数据中的每一个。根据n比特数据中的一个数据比特的逻辑值，合并节点NM的电压电平可以一致地具有特定值。
在这种情况下，列解码器230可以从存储器单元阵列210的存储器单元中选择要存储n比特数据的“n个”存储器单元。例如，第一列多路复用器CM1可以选择第一子存储单元阵列SMCA1的存储单元以用于存储第一数据比特。第一列多路复用器CM1可以将与第一数据比特相对应的合并节点NM的电压施加到第一子存储器单元阵列SMCA1的存储器单元。第二列多路复用器CM2可以选择第二子存储单元阵列SMCA2的存储单元以用于存储第二数据比特。第二列多路复用器CM2可以将与第二数据比特相对应的合并节点NM的电压施加到第二子存储器单元阵列SMCA2的存储器单元。
图7是详细地示出了图6的参考电压驱动器的电路图。
参考电压驱动器241a可以包括数据开关SW_D、运算放大器OP和第一电阻器R1。
参照图6和图7，数据开关SW_D可以响应于通过写入I/O(例如，WIO[1])提供的写入数据DIN来选择并输出第一驱动电压VD0或第二驱动电压VD1。为了说明的简洁，仅示出了多个写入I/O WIO[1：n]中的第一写入I/O WIO[1]。
详细地，例如，如果写入数据DIN具有第一值(例如，逻辑“0”)，则数据开关SW_D可以输出第一驱动电压VD0。相反，如果写入数据DIN具有第二值(例如，逻辑“1”)，则数据开关SW_D可以输出第二驱动电压VD1。
运算放大器OP可以基于第一驱动电压VD0或第二驱动电压VD1输出参考写入电压VRW。
运算放大器OP可以包括第一输入端子、第二输入端子和输出端子。在运算放大器OP中，第一输入端子(例如，正输入端子)可以与数据开关SW_D连接，第二输入端子(例如，负输入端子)可以与反馈节点NFB连接，并且输出端子可以与输出参考写入电压VRW的输出引脚连接。
参考写入电压VRW可以通过输出端子施加到多个写入电路WDC1至WDCi。因此，运算放大器OP的输出端子可以与多个写入电路WDC1至WDCi连接。
在另一实施方式中(未示出)，运算放大器OP还可以包括正电源端子和负电源端子，并且可以分别向正电源端子和负电源端子施加单独的偏置电压。
第一电阻器R1可以连接在反馈节点NFB和接地电压端子之间。第一电阻器R1的值可以是可变的。反馈节点NFB的电压可以对应于通过根据第一电阻器R1的值减小参考写入电压VRW而获得的电压。反馈节点NFB的电压可以输入到运算放大器OP的第二输入端子。
在另一实施方式中(未示出)，在运算放大器OP的输出端子和反馈节点NFB之间还可以包括第二电阻器。在这种情况下，反馈节点NFB的电压可以被第一电阻器R1和第二电阻器分压，以便输入到运算放大器OP的第二输入端子。
参考电压驱动器241a可以通过由运算放大器OP和第一电阻器R1组成的反馈回路来修整参考写入电压VRW。在示例实施例中，多个写入电路WDC1至WDCi共享合并节点NM，并且因此可以提高修整参考写入电压VRW的效率。
图8是示出了图6的第一写入电路的电路图。
为了便于说明，仅将多个写入电路WDC1至WDCi中的第一写入电路WDC1作为示例示出，但应理解，其余的写入电路WDC2至WDCi的配置和功能与第一写入电路WDC1的配置和操作基本相同。
参照图6和图8，第一写入电路WDC1可以包括源极线开关SW_S、位线开关SW_B、生成第一写入电流IWR1的第一电流源和生成第二写入电流IWR2的第二电流源。
响应于第一写入I/O WIO[1]的写入数据DIN，源极线开关SW_S可以将第一平行源极线SL1p或第一反平行源极线SL1ap与第一合并源极线mSL1连接。因此，第一合并源极线mSL1的电压电平可以是第一平行源极线SL1p的电压电平或第一反平行源极线SL1ap的电压电平。
如上所述，响应于第一写入I/O WIO[1]的写入数据DIN，位线开关SW_B可以将第一平行位线BL1p或第一反平行位线BL1ap与第一合并位线mBL1连接。因此，第一合并位线mBL1的电压电平可以是第一平行位线BL1p的电压电平或第一反平行位线BL1ap的电压电平。
为了说明的简洁，仅示出了多个写入I/O WIO[1：n]中的第一写入I/O WIO[1]。
第一电流源可以基于第一电源电压VDD1生成第一写入电流IWR1。第一电流源可以向第一反平行源极线SL1ap提供第一写入电流IWR1。此外，第一电流源可以基于与第一值(例如，逻辑“0”)相对应的参考写入电压VRW生成第一写入电流IWR1。
同样，第二电流源可以基于第二电源电压VDD2生成第二写入电流IWR2。第二电流源可以向第一平行位线BL1p提供第二写入电流IWR2。此外，第二电流源可以基于与第二值(例如，逻辑“1”)相对应的参考写入电压VRW生成第二写入电流IWR2。
可以基于参考写入电压VRW调整第一写入电流IWR1或第二写入电流IWR2的强度。
根据以上描述，多个写入电路WDC1至WDCi中的每一个可以生成具有不同值的写入电流(例如，IWR1和IWR2)。存储器单元MC(参照图2)的数据状态可以取决于写入电流IWR1或IWR2。
第一平行源极线SL1p可以指源极线开关SW_S和第一源极电压VSS1端子之间的线(例如，导线)。第一平行源极线SL1p的电压电平可以对应于第一源极电压VSS1的电压电平。
第一反平行源极线SL1ap可以指源极线开关SW_S和第一电流源的第一端子之间的线。第一写入电流IWR1可以流向第一反平行源极线SL1ap。
第一平行位线BL1p可以指位线开关SW_B和第二电流源的第一端子之间的线。第二写入电流IWR2可以流向第一平行位线BL1p。
第一反平行位线BL1ap可以指位线开关SW_B和第二源极电压VSS2端子之间的线。第一反平行位线BL1ap的电压电平可以对应于第二源极电压VSS2的电压电平。
在示例实施例中，第一源极电压VSS1和/或第二源极电压VSS2可以是接地电压。
当写入数据DIN具有第一值(例如，逻辑“0”)时，源极线开关SW_S可以将第一合并源极线mSL1与第一反平行源极线SL1ap连接，并且位线开关SW_B可以将第一合并位线mBL1与第一反平行位线BL1ap连接。在这种情况下，第一反平行源极线SL1ap的电压电平可以大于第一反平行位线BL1ap的电压电平。
相反，当写入数据DIN具有第二值(例如，逻辑“1”)时，源极线开关SW_S可以将第一合并源极线mSL1与第一平行源极线SL1p连接，并且位线开关SW_B可以将第一合并位线mBL1与第一平行位线BL1p连接。在这种情况下，第一平行位线BL1p的电压电平可以大于第一平行源极线SL1p的电压电平。
图6是示出了根据示例实施例的存储器件的框图。
为了便于描述，将省略参照图6所给出的描述以避免冗余。
参照图6和图9，存储器件200可以包括测试开关SW_T。测试开关SW_T可以响应于测试控制信号TCON向合并节点NM提供外部测试电压VT。
在示例实施例中，外部测试电压VT可以在装运存储器件200之前施加到存储器件200。由于存储器件200在测试模式下操作，因此可以计算合并节点NM的电压电平，以将请求的数据适当地存储在存储器单元MC(参照图2)中，并适当地读取存储在存储器单元MC(参照图2)中的数据。
在示例实施例中，可以在仅向合并节点NM施加外部测试电压VT的情况下执行测试模式，并且因此可以减少用于在测试模式下操作的开关(例如，SW_T)和线路的数量。
合并写入驱动器240可以包括通过反馈线DFBL与合并节点NM直接连接的参考电压驱动器241b。参考电压驱动器241b可以通过基于合并节点NM的电压电平的直接反馈回路来修整参考写入电压VRW。
现在将参照图10详细描述参考电压驱动器241b的配置和功能。
图10是详细地示出了图9的参考电压驱动器的电路图。
为了便于描述，将省略参照图6、图7和图9给出的描述以避免冗余。
参考电压驱动器241b可以在基于参考写入电压VRW进行反馈的第一反馈模式下操作，或者在基于合并节点NM的电压进行反馈的第二反馈模式下操作。
参考电压驱动器241b可以包括反馈开关SW_F。反馈开关SW_F可以响应于反馈控制信号FC选择直接反馈线DFBL或间接反馈线IFBL。
可以从外部(例如，控制逻辑170(参照图1))提供反馈控制信号FC。
当参考电压驱动器241b在第一反馈模式下操作时，反馈节点NFB可以与间接反馈线IFBL连接。当参考电压驱动器241b在第二反馈模式下操作时，反馈节点NFB可以与直接反馈线DFBL连接。
根据示例实施例，多个写入电路WDC1至WDCi可以共享合并节点NM，并且因此可以通过使用多个写入电路WDC1至WDCi的输出电压来修整参考写入电压VRW。
根据示例实施例，用于修整参考写入电压VRW的反馈回路可以多样化，并且因此可以微调写入电压。
图11是示出了图6和图9的存储器件的写入操作的时序图。
为了便于描述，将省略参照图6至图10给出的描述以避免冗余。
参照图6、图9和图11，存储器件200可以从第一时间点t1至第三时间点t3执行写入操作WRITE。第一写入数据D1可以对应于第一值(例如，逻辑“0”)，并且第二写入数据D2可以对应于第二值(例如，逻辑“1”)。在示例实施例中，用于写入从多个写入I/O WIO[1：n]接收到的多条数据的写入周期可以彼此不重叠。根据本公开，因为具有不同逻辑值的多条数据的写入周期彼此不重叠，所以可以实现包括合并节点NM的存储器件200。
详细地，在第一时间点t1处，合并写入驱动器240可以通过第一写入I/O WIO[1]接收第一写入数据D1。多个写入电路WDC1至WDCi中的每一个可以向与合并节点NM连接的数据线(例如，DL[1])提供与第一值(例如，逻辑“0”)相对应的第一写入电压VWRITE1。因此，第一写入电压VWRITE1可以施加到由列解码器230选择的位线或源极线。
在第二时间点t2处，合并写入驱动器240可以不再接收第一写入数据D1。合并写入驱动器240可以通过第二写入I/O WIO[2]接收第二写入数据D2。多个写入电路WDC1至WDCi中的每一个可以向与合并节点NM连接的数据线(例如，DL[1])提供与第二值(例如，逻辑“1”)相对应的第二写入电压VWRITE2。因此，第二写入电压VWRITE2可以施加到由列解码器230选择的位线或源极线。
例如，将在第一写入电压VWRITE1和第二写入电压VWRITE2施加到所选择的位线的情况下给出描述。第一写入电压VWRITE1的电平可以低于施加到所选泽的源极线的电压电平。第二写入电压VWRITE2的电平可以高于施加到所选择的源极线的电压电平。
在第三时间点t3处，存储器件200可以不再执行写入操作WRITE。合并写入驱动器240可以不再接收第二写入数据D2。
图12是示出了根据示例实施例的存储器件的框图。
为了便于描述，将省略参照图1、图6和图9给出的描述以避免冗余。
存储器件300可以包括存储器单元阵列310、列解码器330和合并写入驱动器340。
存储器单元阵列310和列解码器330的配置和操作与图6和图9的存储器单元阵列210和列解码器230的配置和操作类似，并且因此将省略附加的描述以避免冗余。
合并写入驱动器340可以包括第一参考电压驱动器341、多个第一值写入电路WDCa1至WDCai、第二参考电压驱动器342和多个第二值写入电路WDCb1至WDCbj。
合并写入驱动器340可以通过多个写入I/O WIO[1：n]接收n比特数据。在此，“i”和“j”可以是相同的自然数，也可以是不同的自然数。在示例实施例中，“i”和“j”可以小于“n”。
第一参考电压驱动器341可以基于第一驱动电压VDO生成用于写入第一值(例如，逻辑“0”)的数据的第一参考写入电压VRW1。第一参考电压驱动器341可以从电压发生器171(参照图1)接收第一驱动电压VD0。第一驱动电压VD0可以对应于第一值(例如，逻辑“0”)的数据。
第二参考电压驱动器342可以基于第二驱动电压VD1生成用于写入第二值(例如，逻辑“1”)的数据的第二参考写入电压VRW2。第二参考电压驱动器342可以从电压发生器171(参照图1)接收第二驱动电压VD1。第二驱动电压VD1可以对应于第二值(例如，逻辑“1”)的数据。
多个第一值写入电路WDCa1至WDCai中的每一个可以基于第一参考写入电压VRW1输出第一写入电压。当第一值写入电路的数量为2个或更多时，第一值写入电路WDCa1至WDCai分别输出的第一写入电压的电平可以是不一致的。第一值写入电路WDCa1至WDCai可以分别与数据线DL0[1]至DL0[i]连接，并且可以通过数据线DL0[1]至DL0[i]与第一合并节点NM1连接。因此，第一值写入电路WDCa1至WDCai分别输出的第一写入电压的电平可以彼此不同，但是第一合并节点NM1的电压电平可以一致地具有特定值。
同样地，多个第二值写入电路WDCbl至WDCbj中的每一个可以基于第二参考写入电压VRW2输出第二写入电压。当第二值写入电路的数量为2个或更多时，第二值写入电路WDCb1至WDCbj分别输出的第二写入电压的电平可以是不一致的。第二值写入电路WDCb1至WDCbj可以分别与数据线DL1[1]至DL1[j]连接，并且可以通过数据线DL1[1]至DL1[j]与第二合并节点NM2连接。因此，第二值写入电路WDCb1至WDCbj分别输出的第二写入电压的电平可以彼此不同，但是第二合并节点NM2的电压电平可以一致地具有特定值。
根据示例实施例，多个第一值写入电路WDCa1至WDCai中的每一个可以控制第一合并节点NM1的电压，并且因此第一值(例如，逻辑“0”)的第一写入数据可以写入与由列解码器330选择的位线和源极线相对应的存储器单元中。因此，多个第一值写入电路WDCa1至WDCai中的每一个可以将第一写入电压施加到由列解码器330选择的位线和源极线以用于写入第一写入数据。
同样地，多个第二值写入电路WDCb1至WDCbj中的每一个可以控制第二合并节点NM2的电压，并且因此第二值(例如，逻辑“1”)的第二写入数据可以写入与由列解码器330选择的位线和源极线相对应的存储器单元中。因此，多个第二值写入电路WDCb1至WDCbj中的每一个可以将第二写入电压施加到由列解码器330选择的位线和源极线以用于写入第二写入数据。
第一值写入电路和第二值写入电路可以不被分类为写入I/O单元。在示例实施例中，多个第一值写入电路WDCa1至WDCai的数量和多个第二值写入电路WDCb1至WDCbj的数量可以小于写入I/O单元WIOU1至WIOUn的数量。
在另一实施方式(未示出)中，第一合并节点NM1和第二合并节点NM2中的每一个可以包括两个节点(例如，合并位节点和合并源节点)。
存储器件300可以包括第一测试开关SW_T1和第二测试开关SW_T2。第一测试开关SW_T1可以响应于测试控制信号TCON向第一合并节点NM1提供第一外部测试电压VT1。同样地，第二测试开关SW_T2可以响应于测试控制信号TCON向第二合并节点NM2提供第二外部测试电压VT2。在示例实施例中，第一外部测试电压VT1和第二外部测试电压VT2可以在装运存储器件300之前施加到存储器件300。由于存储器件300在测试模式下操作，因此可以计算第一合并节点NM1和第二合并节点NM2的电压电平，以将请求的数据适当地存储在存储器单元MC(参照图2)中，并适当地读取存储在存储器单元MC2(参照图2)中的数据。
第一参考电压驱动器341可以通过第一直接反馈线DFBL1与第一合并节点NM1连接。第一参考电压驱动器341可以通过基于第一合并节点NM1的电压电平的直接反馈回路来修整第一参考写入电压VRW1。同样，第二参考电压驱动器342可以通过第二直接反馈线DFBL2与第二合并节点NM2连接。第二参考电压驱动器342可以通过基于第二合并节点NM2的电压电平的直接反馈回路来修整第二参考写入电压VRW2。
图13是示出了图12的存储器件的写入操作的时序图。
为了便于描述，将省略参照图11至图12给出的描述以避免冗余。
参照图12和图13，存储器件300可以从第一时间点t1至第四时间点t4执行写入操作WRITE。第一写入数据D1可以对应于第一值(例如，逻辑“0”)，并且第二写入数据D2可以对应于第二值(例如，逻辑“1”)。在示例实施例中，用于写入具有不同逻辑值的数据D1和数据D2的写入周期可以彼此重叠。在示例实施例中，合并节点(分别与具有不同逻辑值的数据相对应)可以彼此分离，并且因此写入周期可以彼此重叠。
详细地，在第一时间点t1处，合并写入驱动器340可以通过第一写入I/O WIO[1]接收与第一值(例如，逻辑“0”)相对应的第一写入数据D1。多个第一值写入电路WDCa1至WDCai中的每一个可以向与第一合并节点NM1连接的数据线(例如，DLO[1])提供与第一值(例如，逻辑“0”)相对应的第一写入电压VWRITE1。因此，第一写入电压VWRITE1可以施加到由列解码器330选择的位线或源极线。
在第二时间点t2处，合并写入驱动器340可以正在接收第一写入数据D1。合并写入驱动器340可以通过第二写入I/O WIO[2]接收与第二值(例如，逻辑“1”)相对应的第二写入数据D2。多个第二值写入电路WDCb1至WDCbj中的每一个可以向与第二合并节点NM2连接的数据线(例如，DL1[1])提供与第二值(例如，逻辑“1”)相对应的第二写入电压VWRITE2。因此，第二写入电压VWRITE2可以施加到由列解码器330选择的位线或源极线。
在第三时间点t3处，合并写入驱动器340可以正在接收第二写入数据D2。合并写入驱动器340可以不再接收第一写入数据D1。
在第四时间点t4处，存储器件300可以不再执行写入操作WRITE。合并写入驱动器340可以不再接收第二写入数据D2。
图14是示出了根据示例实施例的存储器件的框图。
为了便于描述，将省略参照图1、图6、图9和图12给出的描述以避免冗余。
存储器件400可以包括存储器单元阵列410、列解码器430、合并写入驱动器440和测试开关SW_T。
存储器单元阵列410、列解码器430和测试开关SW_T的配置和操作与图12的存储器单元阵列310、列解码器330和第二测试开关SW_T2的配置和操作类似，并且因此将省略附加的描述以避免冗余。
合并写入驱动器440可以包括参考电压驱动器441、多个电压写入电路VWDC1至VWDCi、参考电流驱动器442和多个电流写入电路CWDC1至CWDCn。在示例实施例中，“i”可以小于“n”。
参考电压驱动器441和多个电压写入电路VWDC1至VWDCi的配置和功能与图12的第二参考电压驱动器342和多个第二值写入电路WDCb1至WDCbj的配置和功能类似，并且因此将省略附加的描述以避免冗余。
参考电流驱动器442可以生成参考写入电流CRW。多个电流写入电路CWDC1至CWDCn可以通过第一写入I/O WIO1接收多条第一写入数据。多个电流写入电路CWDC1至CWDCn中的每一个可以基于第一写入数据和参考写入电流CRW输出用于写入第一值(例如，逻辑“0”)的写入电流。
在示例实施例中，多个电流写入电路CWDC1至CWDCn可以包括在写入I/O单元中的相应的写入I/O单元中。例如，第一电流写入电路CWDC1可以包括在第一写入I/O单元WIOU1中，第二电流写入电路CWDC2可以包括在第二写入I/O单元WIOU2中，并且第n电流写入电路CWDCn可以包括在第n写入I/O单元WIOUn中。
在示例实施例中，多个电流写入电路CWDC1至CWDCn中的每一个可以提供写入电流，并且因此第一值(例如，逻辑“0”)的第一写入数据可以写入与由列解码器430选择的位线和源极线相对应的存储器单元中。因此，多个电流写入电路CWDC1至CWDCn中的每一个可以将写入电流施加到由列解码器430选择的位线和源极线以用于写入第一写入数据。
图15是示出了图14的存储器件的MTJ元件的电阻值的曲线图。
参照图2、图14和图15，存储器单元阵列410可以包括存储器单元MC，并且存储器单元MC可以包括MTJ元件。
在图15中，x轴表示施加到MTJ元件一侧的电压电平(VMTJ)，并且y轴表示MTJ元件的电阻值(RMTJ)。另外，RP表示MTJ元件处于平行状态的情况下的电阻值，并且RAP表示MTJ元件处于反平行状态的情况下的电阻值。
首先，在MTJ元件的电阻值为RP的情况下，存储器单元MC可以被视为存储第一值(例如，逻辑“0”)的数据。
接下来，假设将存储在存储器单元MC中的数据改变并存储为第二值(例如，逻辑“1”)的数据的情况。参考电压驱动器441可以生成参考写入电压VRW。多个电压写入电路VWDC1至VWDCi中的每一个可以将写入电压输出到合并节点NM。合并节点NM的电压可以施加到与存储器单元MC相对应的位线和/或源极线。因此，电流可以从与MTJ元件相对应的源极线流向与MTJ元件相对应的位线。这样，自由层FL的磁化方向可以与固定层PL的磁化方向相反，并且因此，MTJ元件可以被编程为具有大电阻值。MTJ元件被编程为具有大电阻值的过程由图15的第一写入路径WP1表示。MTJ元件的电阻值可以通过第一写入路径WP1改变为RAP。
接下来，假设将存储在存储器单元MC中的数据改变并存储为第一值(例如，逻辑“0”)的数据的情况。参考电流驱动器442可以生成参考写入电流CRW。电流写入电路(例如，CWDC1)可以将写入电流从与存储器单元MC相对应的位线输出到与存储器单元MC相对应的源极线。这样，自由层FL的磁化方向可以与固定层PL的磁化方向相同，并且因此，MTJ元件可以被编程为具有小电阻值。MTJ元件被编程为具有小的电阻值的过程由图15的第二写入路径WP2表示。MTJ元件的电阻值可以通过第二写入路径WP2改变为RP。
MTJ元件的电阻值通过第一写入路径WP1从小值改变为大值。根据欧姆定律，因为电阻值随着合并节点NM的电压保持而增加，所以可以降低流向MTJ元件的电流的电平。同样地，MTJ元件的电阻值可以通过第二写入路径WP2从大值改变为小值。根据示例实施例，尽管电阻值在第二写入路径WP2中减小，但是可以一致地输出写入电流的电平。因此，可以提高MTJ元件的可靠性。根据示例实施例，无论写入路径如何，都可以持续保持电流电平或电能，并且因此可以更有效地操作存储器件400。
根据示例实施例，可以最小化由于由写入电路输出的写入电压形成的电压分布造成的影响。根据示例实施例，可以减小集成写入电路的面积。根据示例实施例，可以提高修整参考写入电压的效率。
根据示例实施例，可以减少在测试模式下用于操作的开关和线路的数量。根据示例实施例，可以提高MTJ元件的可靠性。
通过总结和回顾，MRAM可以包括可变电阻元件(或磁隧道结(MTJ))。MTJ的磁化方向可以根据施加到MTJ的电流的方向而改变，并且MTJ的电阻值可以根据MTJ的磁化方向而改变。MRAM可以通过使用MTJ的上述特性存储(写入)或读取数据。
MRAM的一般实施方式可以通过单独的写入驱动器对每个写入输入/输出(I/O)执行写入操作，使得单独的写入驱动器可以输出与逻辑值相对应的写入电压；在这种情况下，写入驱动器输出的写入电压可以形成分布。即使通过修整参考写入电压来调整写入电压，也可能无法完全调整写入电压，例如，消除写入电压的分布。
如上所述，实施例涉及一种包括允许将写入电路的写入电压输出到一个节点的合并写入驱动器的存储器件。实施例可以提供一种包括能够通过合并节点降低写入电压分布的合并写入驱动器的存储器件。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如在提交本申请时对本领域普通技术人员来说是显而易见的，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种存储器件，包括：
存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，所述第一子存储器单元阵列包括第一存储器单元，所述第二子存储器单元阵列包括第二存储器单元；
合并写入驱动器，包括第一写入电路，所述第一写入电路被配置为通过写入输入/输出线接收n比特数据，响应于所述n比特数据中的第一数据比特将第一写入电压输出到合并节点，以及响应于所述n比特数据中的第二数据比特将第二写入电压输出到所述合并节点，n是2或更大的自然数；以及
列解码器，包括第一列多路复用器和第二列多路复用器，所述第一列多路复用器被配置为将所述合并节点的与所述第一数据比特相对应的第一电压施加到所述第一存储器单元，所述第二列多路复用器被配置为将所述合并节点的与所述第二数据比特相对应的第二电压施加到所述第二存储器单元。
2.根据权利要求1所述的存储器件，其中，所述第一存储器单元和所述第二存储器单元中的每一个包括：
单元晶体管，包括与源极线连接的第一端子和与字线连接的栅电极；以及
磁隧道结MTJ元件，包括与所述单元晶体管的第二端子连接的第一端子和与位线连接的第二端子。
3.根据权利要求1所述的存储器件，其中，所述合并写入驱动器还包括：第二写入电路，被配置为通过所述写入输入/输出线接收所述n比特数据，响应于所述第一数据比特将第三写入电压输出到所述合并节点，以及响应于所述第二数据比特将第四写入电压输出到所述合并节点。
4.根据权利要求3所述的存储器件，其中：
所述第一电压的电平由所述第一写入电压和所述第三写入电压形成，并且
所述第二电压的电平由所述第二写入电压和所述第四写入电压形成。
5.根据权利要求1所述的存储器件，其中，所述合并写入驱动器还包括：参考电压驱动器，被配置为接收第一驱动电压或第二驱动电压，并基于所述第一驱动电压或所述第二驱动电压生成参考写入电压。
6.根据权利要求5所述的存储器件，其中：
所述参考电压驱动器包括：
数据开关，被配置为响应于与所述n比特数据中的一个数据比特相对应的写入数据，选择并输出所述第一驱动电压或所述第二驱动电压；
运算放大器，包括与所述数据开关连接的第一输入端子、与反馈节点连接的第二输入端子、以及与所述第一写入电路连接的输出端子，并被配置为生成所述参考写入电压；以及
第一电阻器，连接在所述反馈节点和接地电压端子之间，并且
所述写入数据具有第一值或第二值。
7.根据权利要求6所述的存储器件，其中：
所述参考电压驱动器还包括反馈开关，所述反馈开关被配置为响应于反馈控制信号选择第一线或第二线，
所述第一线与所述运算放大器的所述输出端子连接，并且所述第二线与所述合并节点连接，并且
所述参考电压驱动器以第一反馈模式或第二反馈模式操作，在所述第一反馈模式中，通过所述第一线进行基于所述参考写入电压的反馈，在所述第二反馈模式中，通过所述第二线进行基于所述合并节点的电压的反馈。
8.根据权利要求6所述的存储器件，其中：
当所述写入数据具有所述第一值时，所述数据开关选择所述第一驱动电压，并且所述运算放大器基于所述第一驱动电压生成所述参考写入电压，并且
当所述写入数据具有所述第二值时，所述数据开关选择所述第二驱动电压，并且所述运算放大器基于所述第二驱动电压生成所述参考写入电压。
9.根据权利要求6所述的存储器件，其中，所述第一写入电路包括：
源极线开关，被配置为响应于所述写入数据将第一平行源极线或第一反平行源极线与第一合并源极线连接；
位线开关，被配置为响应于所述写入数据将第一平行位线或第一反平行位线与第一合并位线连接；
第一电流源，被配置为基于第一电源电压生成第一写入电流，并向所述第一反平行源极线提供所述第一写入电流；以及
第二电流源，被配置为基于第二电源电压生成第二写入电流，并向所述第一平行位线提供所述第二写入电流。
10.根据权利要求9所述的存储器件，其中：
所述第一电流源被配置为响应于与所述第一值相对应的所述参考写入电压生成所述第一写入电流，并且
所述第二电流源被配置为响应于与所述第二值相对应的所述参考写入电压生成所述第二写入电流。
11.根据权利要求9所述的存储器件，其中：
当所述写入数据具有所述第一值时，所述源极线开关将所述第一反平行源极线与所述第一合并源极线连接，并且所述位线开关将所述第一反平行位线与所述第一合并位线连接，并且
当所述写入数据具有所述第二值时，所述源极线开关将所述第一平行源极线与所述第一合并源极线连接，并且所述位线开关将所述第一平行位线与所述第一合并位线连接。
12.根据权利要求11所述的存储器件，其中：
当所述写入数据具有所述第一值时，所述第一反平行源极线的电压电平大于所述第一反平行位线的电压电平，并且
当所述写入数据具有所述第二值时，所述第一平行位线的电压电平大于所述第一平行源极线的电压电平。
13.根据权利要求1所述的存储器件，还包括测试开关，所述测试开关被配置为响应于测试控制信号向所述合并节点提供外部测试电压。
14.根据权利要求1所述的存储器件，其中，当所述第一数据比特的逻辑值与所述第二数据比特的逻辑值不同时，执行写入操作，使得用于写入所述第一数据比特的第一写入周期和用于写入所述第二数据比特的第二写入周期彼此不重叠。
15.一种存储器件，包括：
存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，所述第一子存储器单元阵列包括第一存储器单元，所述第二子存储器单元阵列包括第二存储器单元；
列解码器，包括第一列多路复用器和第二列多路复用器，所述第一列多路复用器被配置为将第一合并节点的与第一值相对应的第一电压或第二合并节点的与第二值相对应的第二电压施加到所述第一存储器单元，所述第二列多路复用器被配置为将所述第一合并节点的与所述第一值相对应的所述第一电压或所述第二合并节点的与所述第二值相对应的所述第二电压施加到所述第二存储器单元；以及
合并写入驱动器，被配置为通过写入输入/输出线接收n比特数据，并且响应于所述n比特数据向所述列解码器提供所述第一电压或所述第二电压，n是2或更大的自然数，所述合并写入驱动器包括：
第一写入电路，每个所述第一写入电路被配置为响应于所述n比特数据中的与所述第一值相对应的第一数据比特将第一写入电压输出到所述第一合并节点；以及
第二写入电路，每个所述第二写入电路被配置为响应于所述n比特数据中的与所述第二值相对应的第二数据比特将第二写入电压输出到所述第二合并节点。
16.根据权利要求15所述的存储器件，其中，所述第一存储器单元和所述第二存储器单元中的每一个包括：
单元晶体管，包括与源极线连接的第一端子和与字线连接的栅电极；以及
磁隧道结MTJ元件，包括与所述单元晶体管的第二端子连接的第一端子和与位线连接的第二端子。
17.根据权利要求15所述的存储器件，其中：
所述第一电压的电平由所述第一写入电路分别输出的第一写入电压形成，并且
所述第二电压的电平由所述第二写入电路分别输出的第二写入电压形成。
18.根据权利要求15所述的存储器件，其中：
所述合并写入驱动器还包括：
第一参考电压驱动器，被配置为接收第一驱动电压，并基于所述第一驱动电压生成第一参考写入电压；以及
第二参考电压驱动器，被配置为接收第二驱动电压，并基于所述第二驱动电压生成第二参考写入电压，
所述第一写入电路中的每一个基于所述第一参考写入电压生成所述第一写入电压，并且
所述第二写入电路中的每一个基于所述第二参考写入电压生成所述第二写入电压。
19.根据权利要求15所述的存储器件，还包括：
第一测试开关，被配置为响应于测试控制信号向所述第一合并节点提供第一外部测试电压；以及
第二测试开关，被配置为响应于所述测试控制信号向所述第二合并节点提供第二外部测试电压。
20.一种存储器件，包括：
存储器单元阵列，包括第一子存储器单元阵列和第二子存储器单元阵列，所述第一子存储器单元阵列包括第一存储器单元，所述第二子存储器单元阵列包括第二存储器单元；
列解码器，包括第一列多路复用器和第二列多路复用器，所述第一列多路复用器被配置为向所述第一存储器单元提供与第一值相对应的第一电流或第一合并节点的与第二值相对应的第一电压，所述第二列多路复用器被配置为向所述第二存储器单元提供与所述第一值相对应的第二电流或所述第一合并节点的与所述第二值相对应的所述第一电压；以及
合并写入驱动器，被配置为通过写入输入/输出线接收n比特数据，并且响应于所述n比特数据向所述列解码器提供所述第一电流、所述第二电流或所述第一电压，n为2或更大的自然数，所述合并写入驱动器包括：
第一电流写入电路，被配置为响应于所述n比特数据中的与所述第一值相对应的第一数据比特向所述第一列多路复用器提供所述第一电流；
第二电流写入电路，被配置为响应于所述n比特数据中的与所述第一值相对应的第二数据比特向所述第二列多路复用器提供所述第二电流；以及
第二写入电路，被配置为响应于所述n比特数据中的与所述第二值相对应的第三数据比特将写入电压输出到第二合并节点。
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