JP3430961B2 - 画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＣＲＴ等
の表示デバイスに画像データをグラフィック表示する描
画装置等の画像表示装置に関するものである。
の表示デバイスに画像データをグラフィック表示する描
画装置等の画像表示装置に関するものである。
【０００２】
【従来の技術】近年のコンピュータ・グラフィックス
（ＣＧ）技術の進展により、画像データを高速に処理
し、処理後の画像を高速に可視表示する装置が要望され
ている。そして、この種の高速処理を行うため、例え
ば、複数のプロセッサで画像の生成処理を並列に行う方
法が提案されている。しかし、この方法によっても、生
成した複数画像を画面上に表示する際、その切替処理の
ため、特定のプロセッサに処理が集中して、その負荷が
重くなるという問題がある。
（ＣＧ）技術の進展により、画像データを高速に処理
し、処理後の画像を高速に可視表示する装置が要望され
ている。そして、この種の高速処理を行うため、例え
ば、複数のプロセッサで画像の生成処理を並列に行う方
法が提案されている。しかし、この方法によっても、生
成した複数画像を画面上に表示する際、その切替処理の
ため、特定のプロセッサに処理が集中して、その負荷が
重くなるという問題がある。
【０００３】そこで、この問題を解決し、効率的に並列
画像表示を行う処理方法として、以下の表示方式が提案
された。図９は、この提案に係る、特開平２‐１７６９
８０号公報に開示された画像表示処理方式を示すブロッ
ク図である。同図に示す方式は、プロセッサ１、Ｍ個あ
る系の内、第１系のモデリング座標変換プロセッサ１
１，第１系の視野座標変換プロセッサ１２、第１系のデ
バイス座標変換プロセッサ１３、第１系の物理画素位置
生成プロセッサ１４、第１系の画像メモリ１５、上記プ
ロセッサ群と同様な構成を有する第２系の処理部分２１
〜２５、さらに、これらと同様な構成を有する第Ｍ系の
処理部分３１〜３５、これらの処理部分からのフレーム
を切り替えるマルチプレクサ（ＭＵＸ）６、そして、Ｃ
ＲＴ等を使用したモニタ装置７を備えることで、表示処
理を実行する。
画像表示を行う処理方法として、以下の表示方式が提案
された。図９は、この提案に係る、特開平２‐１７６９
８０号公報に開示された画像表示処理方式を示すブロッ
ク図である。同図に示す方式は、プロセッサ１、Ｍ個あ
る系の内、第１系のモデリング座標変換プロセッサ１
１，第１系の視野座標変換プロセッサ１２、第１系のデ
バイス座標変換プロセッサ１３、第１系の物理画素位置
生成プロセッサ１４、第１系の画像メモリ１５、上記プ
ロセッサ群と同様な構成を有する第２系の処理部分２１
〜２５、さらに、これらと同様な構成を有する第Ｍ系の
処理部分３１〜３５、これらの処理部分からのフレーム
を切り替えるマルチプレクサ（ＭＵＸ）６、そして、Ｃ
ＲＴ等を使用したモニタ装置７を備えることで、表示処
理を実行する。
【０００４】以下、図９に示す方式の動作を説明する。
プロセッサ１は、表示フレーム毎の表示要素を、１段目
のモデリング座標変換プロセッサ１１，２１，３１へ分
配する。これらのモデリング座標変換プロセッサは、表
示要素の平行移動、回転、拡大・縮小を行った後、それ
らの表示要素を視野座標変換プロセッサ１２，２２，３
２へ出力する。そして、これらの視野座標変換プロセッ
サは、表示要素を二次元表示面に投影するための平行投
影、透視投影等の視野座標変換を行う。
プロセッサ１は、表示フレーム毎の表示要素を、１段目
のモデリング座標変換プロセッサ１１，２１，３１へ分
配する。これらのモデリング座標変換プロセッサは、表
示要素の平行移動、回転、拡大・縮小を行った後、それ
らの表示要素を視野座標変換プロセッサ１２，２２，３
２へ出力する。そして、これらの視野座標変換プロセッ
サは、表示要素を二次元表示面に投影するための平行投
影、透視投影等の視野座標変換を行う。
【０００５】デバイス座標変換プロセッサ１３，２３，
３３は、表示画面の大きさに合わせるための表示位置の
決定（デバイス座標変換）を行い、物理画素位置生成プ
ロセッサ１４，２４，３４は、デバイス座標変換データ
を表示画面の物理的な大きさ（ピクセル数）に合わせる
ための処理を行う。この処理結果は、画像メモリ１５，
２５，３５へ出力される。
３３は、表示画面の大きさに合わせるための表示位置の
決定（デバイス座標変換）を行い、物理画素位置生成プ
ロセッサ１４，２４，３４は、デバイス座標変換データ
を表示画面の物理的な大きさ（ピクセル数）に合わせる
ための処理を行う。この処理結果は、画像メモリ１５，
２５，３５へ出力される。
【０００６】上記の画像メモリは、それに接続されるモ
ニタ装置７の解像度に応じた分解能（例えば、１２８０
×１０２４）を有するメモリであり、物理画素位置生成
プロセッサ１４，２４，３４より出力された表示画素位
置データは、１：１の対応で、この画像メモリの表示位
置アドレスに記録される。そして、画像メモリに記録さ
れたデータは、表示のラスタ位置信号に同期したビデオ
信号として、マルチプレクサ６へ出力される。
ニタ装置７の解像度に応じた分解能（例えば、１２８０
×１０２４）を有するメモリであり、物理画素位置生成
プロセッサ１４，２４，３４より出力された表示画素位
置データは、１：１の対応で、この画像メモリの表示位
置アドレスに記録される。そして、画像メモリに記録さ
れたデータは、表示のラスタ位置信号に同期したビデオ
信号として、マルチプレクサ６へ出力される。
【０００７】マルチプレクサ６は、画像メモリ１５，２
５，３５からのビデオ信号について、最新のビデオ信号
が選択、出力されるようフレーム単位で切り替えた後、
モニタ装置７へ出力する。ここで、フレーム単位とは、
画面を構成する時間軸の１プレーン面（例えば、１２８
０×１０２４）を言う。このように、上記従来の方式に
係る構成は、フレーム並列処理となっている。
５，３５からのビデオ信号について、最新のビデオ信号
が選択、出力されるようフレーム単位で切り替えた後、
モニタ装置７へ出力する。ここで、フレーム単位とは、
画面を構成する時間軸の１プレーン面（例えば、１２８
０×１０２４）を言う。このように、上記従来の方式に
係る構成は、フレーム並列処理となっている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
方式では、複数のプロセッサが上記の構成をとるため、
これら複数のプロセッサ各々において、画面領域の一部
分の演算を行い、それらを合成表示することができな
い。また、各プロセッサと画像メモリが対で構成されて
おり、表示中の画像メモリに書込み演算をするプロセッ
サは、待ち状態になる等の問題がある。
方式では、複数のプロセッサが上記の構成をとるため、
これら複数のプロセッサ各々において、画面領域の一部
分の演算を行い、それらを合成表示することができな
い。また、各プロセッサと画像メモリが対で構成されて
おり、表示中の画像メモリに書込み演算をするプロセッ
サは、待ち状態になる等の問題がある。
【０００９】さらに、上記従来の方式は、フレーム処理
する時間、同一メモリを表示と書込みで使用したときに
発生するちらつきをなくす配慮がされておらず、そのた
めの処理が行われるような構成を有していないので、該
当画像メモリが表示のためにマルチプレクサへ出力して
いるときには、書込みができないという問題もある。
する時間、同一メモリを表示と書込みで使用したときに
発生するちらつきをなくす配慮がされておらず、そのた
めの処理が行われるような構成を有していないので、該
当画像メモリが表示のためにマルチプレクサへ出力して
いるときには、書込みができないという問題もある。
【００１０】本発明は、上述の課題に鑑みてなされたも
のであり、その目的とするところは、画像メモリへの書
込み演算をするプロセッサが、高速にその演算を行える
とともに、画像メモリの動作状態によって、当該プロセ
ッサが待ち状態とならない画像表示装置を提供すること
である。
のであり、その目的とするところは、画像メモリへの書
込み演算をするプロセッサが、高速にその演算を行える
とともに、画像メモリの動作状態によって、当該プロセ
ッサが待ち状態とならない画像表示装置を提供すること
である。
【００１１】本発明の他の目的は、画像データの可視表
示にちらつきが発生しない画像表示装置を提供すること
である。
示にちらつきが発生しない画像表示装置を提供すること
である。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、入力された画像データを可視表示する画
像表示装置において、上記画像データについての描画フ
レームデータに描画演算を施す複数の描画処理手段と、
上記描画演算後のデータを格納する複数の画像メモリ
と、上記複数の描画処理手段と上記複数の画像メモリを
相互にマトリクス接続する接続手段とを備え、上記接続
手段は、上記複数の画像メモリの内、その動作状態表示
が、既に表示用にデータ出力を終えた状態を示している
メモリに上記描画演算後のデータが書き込まれるよう上
記マトリクス接続を制御する一方、上記動作状態表示
は、上記複数の画像メモリにデータが書き込まれた時間
の新旧に対応したタイムスタンプで制御する画像表示装
置を提供する。
め、本発明は、入力された画像データを可視表示する画
像表示装置において、上記画像データについての描画フ
レームデータに描画演算を施す複数の描画処理手段と、
上記描画演算後のデータを格納する複数の画像メモリ
と、上記複数の描画処理手段と上記複数の画像メモリを
相互にマトリクス接続する接続手段とを備え、上記接続
手段は、上記複数の画像メモリの内、その動作状態表示
が、既に表示用にデータ出力を終えた状態を示している
メモリに上記描画演算後のデータが書き込まれるよう上
記マトリクス接続を制御する一方、上記動作状態表示
は、上記複数の画像メモリにデータが書き込まれた時間
の新旧に対応したタイムスタンプで制御する画像表示装
置を提供する。
【００１３】好ましくは、上記描画処理手段と上記画像
メモリは同数であるか、あるいは、上記画像メモリの数
が上記描画処理手段の数よりも多い。
メモリは同数であるか、あるいは、上記画像メモリの数
が上記描画処理手段の数よりも多い。
【００１４】好適には、本発明に係る画像表示装置は、
さらに、上記可視表示に共通な画像データを格納する１
あるいはそれ以上のバッファメモリを備える。また、上
記バッファメモリは、上記複数の描画処理手段によって
共有される。さらには、上記バッファメモリは、上記複
数の描画処理手段に対応して設けられている。
さらに、上記可視表示に共通な画像データを格納する１
あるいはそれ以上のバッファメモリを備える。また、上
記バッファメモリは、上記複数の描画処理手段によって
共有される。さらには、上記バッファメモリは、上記複
数の描画処理手段に対応して設けられている。
【００１５】好適には、本発明に係る画像表示装置は、
さらに、上記複数の画像メモリに対応した表示色参照テ
ーブルを備える。
さらに、上記複数の画像メモリに対応した表示色参照テ
ーブルを備える。
【００１６】好ましくは、上記複数の描画処理手段は、
上記描画フレームデータに係るフレームを複数のウイン
ドウに分割し、これらウインドウ単位に上記描画演算を
実行する。また、上記複数の画像メモリは上記複数のウ
インドウに対応している。
上記描画フレームデータに係るフレームを複数のウイン
ドウに分割し、これらウインドウ単位に上記描画演算を
実行する。また、上記複数の画像メモリは上記複数のウ
インドウに対応している。
【００１７】さらに好ましくは、上記複数の描画処理手
段は、上記描画フレームデータに係るフレームを複数の
フレームに分割し、これら分割後のフレームに上記描画
演算を施す。また、上記複数の画像メモリが上記複数の
フレームに対応している。
段は、上記描画フレームデータに係るフレームを複数の
フレームに分割し、これら分割後のフレームに上記描画
演算を施す。また、上記複数の画像メモリが上記複数の
フレームに対応している。
【００１８】好ましくは、上記複数の描画処理手段は、
上記描画フレームデータに係るフレームを複数のウイン
ドウに分割し、これらウインドウ単位に上記描画演算を
施す処理と、上記描画フレームデータに係るフレームを
複数のフレームに分割し、これら分割後のフレームに上
記描画演算を施す処理とを並列に実行する。
上記描画フレームデータに係るフレームを複数のウイン
ドウに分割し、これらウインドウ単位に上記描画演算を
施す処理と、上記描画フレームデータに係るフレームを
複数のフレームに分割し、これら分割後のフレームに上
記描画演算を施す処理とを並列に実行する。
【００１９】また、好適には、前記可視表示が、前記描
画演算後のデータの格納を終えてから次の描画演算が開
始されるまでの間に行われる。
画演算後のデータの格納を終えてから次の描画演算が開
始されるまでの間に行われる。
【００２０】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係る実施の形態を説明する。 実施の形態１．図１は、本発明の実施の形態１に係る画
像表示装置の構成を示すブロック図である。同図に示す
装置は、本装置全体の制御を司る中央演算処理部（以
下、単にＣＰＵという）５１、このＣＰＵ５１と共通バ
ス５５を介して接続され、所定の描画を行うグラフィッ
ク・コントローラ（以下、ＧＣという）６１〜６３、画
像データ（描画データ）を蓄積するためのビデオＲＡＭ
（以下、ＶＲＡＭという）８１〜８４、これら複数のＧ
ＣとＶＲＡＭとの対応、つまり、どのＧＣとＶＲＡＭの
出力を対応させるかの切替えを行うマルチプレクサ（Ｍ
ＵＸ）７０を備える。
明に係る実施の形態を説明する。 実施の形態１．図１は、本発明の実施の形態１に係る画
像表示装置の構成を示すブロック図である。同図に示す
装置は、本装置全体の制御を司る中央演算処理部（以
下、単にＣＰＵという）５１、このＣＰＵ５１と共通バ
ス５５を介して接続され、所定の描画を行うグラフィッ
ク・コントローラ（以下、ＧＣという）６１〜６３、画
像データ（描画データ）を蓄積するためのビデオＲＡＭ
（以下、ＶＲＡＭという）８１〜８４、これら複数のＧ
ＣとＶＲＡＭとの対応、つまり、どのＧＣとＶＲＡＭの
出力を対応させるかの切替えを行うマルチプレクサ（Ｍ
ＵＸ）７０を備える。
【００２１】また、本装置のセレクタ（以下、ＳＥＬと
いう）９０は、複数のＶＲＡＭ８１〜８４からの出力の
内、どの出力を、後述するモニタ１７０に表示するかの
切替えを行い、その後段に位置するルックアップ・テー
ブル＆ディジタル／アナログ変換部（以下、単にＬＵＴ
＆Ｄ／Ａという）１００は、色変換やディジタル信号を
アナログ信号に変換する処理を行う。そして、変換後の
信号は、例えば、ＣＲＴ等で構成されるモニタ１７０に
入力されるが、このモニタ１７０がディジタル・インタ
フェースを有する場合、上記ＬＵＴ＆Ｄ／Ａ１００によ
るアナログ信号への変換は不要となる。
いう）９０は、複数のＶＲＡＭ８１〜８４からの出力の
内、どの出力を、後述するモニタ１７０に表示するかの
切替えを行い、その後段に位置するルックアップ・テー
ブル＆ディジタル／アナログ変換部（以下、単にＬＵＴ
＆Ｄ／Ａという）１００は、色変換やディジタル信号を
アナログ信号に変換する処理を行う。そして、変換後の
信号は、例えば、ＣＲＴ等で構成されるモニタ１７０に
入力されるが、このモニタ１７０がディジタル・インタ
フェースを有する場合、上記ＬＵＴ＆Ｄ／Ａ１００によ
るアナログ信号への変換は不要となる。
【００２２】他方、コントローラ１１０は、上記のＣＰ
Ｕ５１やＧＣ６１〜６３、ＶＲＡＭ８１〜８４に対し
て、これらＶＲＡＭからの出力データを、モニタ１７０
に同期したタイミングで出力するための同期信号等を発
生する。
Ｕ５１やＧＣ６１〜６３、ＶＲＡＭ８１〜８４に対し
て、これらＶＲＡＭからの出力データを、モニタ１７０
に同期したタイミングで出力するための同期信号等を発
生する。
【００２３】次に、本実施の形態に係る画像表示装置の
動作について詳細に説明する。本画像表示装置のＣＰＵ
５１は、描画データが入力されると、最初に、どのＧＣ
６１〜６３が、どのＶＲＡＭ８１〜８４を管理してお
り、また、どのＶＲＡＭ８１〜８４がラスタ表示中かを
認識する。この認識の後、ＣＰＵ５１はＧＣ６１〜６３
と通信を行い、描画演算を終了しているＧＣに対して描
画データを出力する。
動作について詳細に説明する。本画像表示装置のＣＰＵ
５１は、描画データが入力されると、最初に、どのＧＣ
６１〜６３が、どのＶＲＡＭ８１〜８４を管理してお
り、また、どのＶＲＡＭ８１〜８４がラスタ表示中かを
認識する。この認識の後、ＣＰＵ５１はＧＣ６１〜６３
と通信を行い、描画演算を終了しているＧＣに対して描
画データを出力する。
【００２４】描画データを受けたＧＣは、複数のＧＣ相
互の処理状況を確認し、さらに、どのＧＣとＶＲＡＭが
対になっているかを認識した後、ＶＲＡＭのタイムスタ
ンプを確認する。その後、このＧＣが、解放されている
ＶＲＡＭのタイムスタンプが最も古いタイムスタンプで
あることを確認したならば、そのＶＲＡＭを自己のＧＣ
と対になるＶＲＡＭと認識して、描画処理を開始する。
互の処理状況を確認し、さらに、どのＧＣとＶＲＡＭが
対になっているかを認識した後、ＶＲＡＭのタイムスタ
ンプを確認する。その後、このＧＣが、解放されている
ＶＲＡＭのタイムスタンプが最も古いタイムスタンプで
あることを確認したならば、そのＶＲＡＭを自己のＧＣ
と対になるＶＲＡＭと認識して、描画処理を開始する。
【００２５】例えば、ＣＰＵ５１がＧＣ６１に対して描
画データを転送できると判断し、実際に転送を行った場
合、そのＧＣは、ＶＲＡＭのタイムスタンプを調べ、ラ
スタ表示中のＶＲＡＭ（例えば、ＶＲＡＭ８１）にタイ
ムスタンプ０と書き込む。また、表示終了したＶＲＡＭ
（例えば、ＶＲＡＭ８３，８４）には、それぞれタイム
スタンプ−１，−２と書き込む。
画データを転送できると判断し、実際に転送を行った場
合、そのＧＣは、ＶＲＡＭのタイムスタンプを調べ、ラ
スタ表示中のＶＲＡＭ（例えば、ＶＲＡＭ８１）にタイ
ムスタンプ０と書き込む。また、表示終了したＶＲＡＭ
（例えば、ＶＲＡＭ８３，８４）には、それぞれタイム
スタンプ−１，−２と書き込む。
【００２６】一方、描画中（例えば、ＧＣ６２がＶＲＡ
Ｍ８２を使用して、現在、描画データ書込み処理中）の
場合、このＶＲＡＭ８２には、タイムスタンプ１が付与
される。その後、ＧＣ６１は、ＣＰＵ５１より描画デー
タを入力し、既に表示終了したＶＲＡＭ８４を、今回の
自己の描画用メモリとして認識する。そして、必要に応
じて、このＶＲＡＭ８４の全メモリ領域をクリアしてか
ら、フレーム描画を開始する。
Ｍ８２を使用して、現在、描画データ書込み処理中）の
場合、このＶＲＡＭ８２には、タイムスタンプ１が付与
される。その後、ＧＣ６１は、ＣＰＵ５１より描画デー
タを入力し、既に表示終了したＶＲＡＭ８４を、今回の
自己の描画用メモリとして認識する。そして、必要に応
じて、このＶＲＡＭ８４の全メモリ領域をクリアしてか
ら、フレーム描画を開始する。
【００２７】なお、１つのＧＣが１つの描画フレームデ
ータを処理するので、各ＧＣは、ＦＩＦＯ等のバッファ
メモリを有し、ＣＰＵから、遅延することなく描画デー
タを入力できる構成になっている。また、ＭＵＸ７０
は、ＧＣとＶＲＡＭをマトリクス接続するためのマルチ
プレクサであり、このマルチプレクサによって、これら
ＧＣとＶＲＡＭの相互の接続を自由に変更できる。
ータを処理するので、各ＧＣは、ＦＩＦＯ等のバッファ
メモリを有し、ＣＰＵから、遅延することなく描画デー
タを入力できる構成になっている。また、ＭＵＸ７０
は、ＧＣとＶＲＡＭをマトリクス接続するためのマルチ
プレクサであり、このマルチプレクサによって、これら
ＧＣとＶＲＡＭの相互の接続を自由に変更できる。
【００２８】ＧＣが描画処理を完了した時点で、ＶＲＡ
Ｍにタイムスタンプを付与して開放することにより、Ｖ
ＲＡＭが表示側に接続されるとともに、表示が終了し、
次のタイムスタンプを持つＶＲＡＭがある場合には、書
込み可能な状態となっていることを意味する。
Ｍにタイムスタンプを付与して開放することにより、Ｖ
ＲＡＭが表示側に接続されるとともに、表示が終了し、
次のタイムスタンプを持つＶＲＡＭがある場合には、書
込み可能な状態となっていることを意味する。
【００２９】すなわち、ＶＲＡＭは、描画中のものと表
示中のもの以外は、開放されている（切り離されてい
る）ので、ＣＰＵ５１から描画命令を受け取ったＧＣ
は、最も古いデータを保有するＶＲＡＭから、そのデー
タを消去して、新たに表示画面の描画を開始する、とい
う手順をとるのが一般的である。
示中のもの以外は、開放されている（切り離されてい
る）ので、ＣＰＵ５１から描画命令を受け取ったＧＣ
は、最も古いデータを保有するＶＲＡＭから、そのデー
タを消去して、新たに表示画面の描画を開始する、とい
う手順をとるのが一般的である。
【００３０】さらには、これらＧＣについての描画中あ
るいは表示中というステータスは、コントローラ１１０
に入力され、コントローラ１１０が、これらＧＣ各々の
ステータス状況をまとめ、ＣＰＵ５１からの要求によ
り、これらの状態を確認できるようにも構成されてい
る。そして、その内容は、ＧＣの動作状態表示（描画中
あるいは描画終了）として、また、ＶＲＡＭ動作状態表
示として「ＶＲＡＭ表示完」、「ＶＲＡＭ表示未」、
「ＶＲＡＭ表示中」というタイムスタンプが、さらに
は、「ＶＲＡＭ表示完」について複数の場合があれば、
表示完の完了順のタイムスタンプを入力する。
るいは表示中というステータスは、コントローラ１１０
に入力され、コントローラ１１０が、これらＧＣ各々の
ステータス状況をまとめ、ＣＰＵ５１からの要求によ
り、これらの状態を確認できるようにも構成されてい
る。そして、その内容は、ＧＣの動作状態表示（描画中
あるいは描画終了）として、また、ＶＲＡＭ動作状態表
示として「ＶＲＡＭ表示完」、「ＶＲＡＭ表示未」、
「ＶＲＡＭ表示中」というタイムスタンプが、さらに
は、「ＶＲＡＭ表示完」について複数の場合があれば、
表示完の完了順のタイムスタンプを入力する。
【００３１】ＶＲＡＭは、ＧＣからの描画データを記録
し、表示するためのフレームメモリであり、通常は、デ
ュアル・ポート型のＧＲＡＭ（画像表示専用ＲＡＭ）で
構成されている。なお、ＶＲＡＭは、その内部がＤＲＡ
Ｍ構成となっているためリフレッシュ・コントローラが
必要となる。そこで、本装置では、コントローラ１１０
によってリフレッシュ処理を行うか、あるいは、リフレ
ッシュ・コントローラが内蔵されたＶＲＡＭを採用する
ことで、目的とするリフレッシュ処理を行う。
し、表示するためのフレームメモリであり、通常は、デ
ュアル・ポート型のＧＲＡＭ（画像表示専用ＲＡＭ）で
構成されている。なお、ＶＲＡＭは、その内部がＤＲＡ
Ｍ構成となっているためリフレッシュ・コントローラが
必要となる。そこで、本装置では、コントローラ１１０
によってリフレッシュ処理を行うか、あるいは、リフレ
ッシュ・コントローラが内蔵されたＶＲＡＭを採用する
ことで、目的とするリフレッシュ処理を行う。
【００３２】また、本装置では、ＧＣとＶＲＡＭとが同
数となるように、あるいは、ＶＲＡＭの数がＧＣより多
くなるよう構成する（この場合は、例えば、図１に示す
構成となる）ことで、表示中のＶＲＡＭをアクセスする
ことなく、表示の更新ができるようにしている。
数となるように、あるいは、ＶＲＡＭの数がＧＣより多
くなるよう構成する（この場合は、例えば、図１に示す
構成となる）ことで、表示中のＶＲＡＭをアクセスする
ことなく、表示の更新ができるようにしている。
【００３３】そして、ＶＲＡＭ８１〜８４からの出力
は、ＳＥＬ９０によって表示出力切替えが行われる。こ
の切替えは、ＶＲＡＭ描画完了後で、フレーム描画開始
前に行われ、結果として、表示画面の切替えノイズが表
示されないようになっている。なお、この切替えを、表
示中に行っても、ＶＲＡＭの表示プレーン構成は同一で
あるため、その切替え変化を、目視では殆ど識別できな
いようにすることもできる。
は、ＳＥＬ９０によって表示出力切替えが行われる。こ
の切替えは、ＶＲＡＭ描画完了後で、フレーム描画開始
前に行われ、結果として、表示画面の切替えノイズが表
示されないようになっている。なお、この切替えを、表
示中に行っても、ＶＲＡＭの表示プレーン構成は同一で
あるため、その切替え変化を、目視では殆ど識別できな
いようにすることもできる。
【００３４】以上説明したように、本実施の形態によれ
ば、グラフィック・コントローラ（ＧＣ）とＶＲＡＭの
動作状態表示をもとに、複数のＶＲＡＭの内、どの出力
をモニタ上に表示するかの切替えを行い、ＧＣと表示用
のＶＲＡＭとが対になる構成をとらないので、ＧＣの演
算負荷の平均化とともに、ＧＣが、表示中という動作状
態にあるＶＲＡＭに待たされることなく表示用演算を行
え、結果として描画の高速化が可能となる。
ば、グラフィック・コントローラ（ＧＣ）とＶＲＡＭの
動作状態表示をもとに、複数のＶＲＡＭの内、どの出力
をモニタ上に表示するかの切替えを行い、ＧＣと表示用
のＶＲＡＭとが対になる構成をとらないので、ＧＣの演
算負荷の平均化とともに、ＧＣが、表示中という動作状
態にあるＶＲＡＭに待たされることなく表示用演算を行
え、結果として描画の高速化が可能となる。
【００３５】また、ＧＣとＶＲＡＭとが同数となるよう
に、あるいは、ＶＲＡＭの数がＧＣより多くなるように
装置を構成することで、表示中のＶＲＡＭをアクセスす
ることなく、表示の更新ができる。
に、あるいは、ＶＲＡＭの数がＧＣより多くなるように
装置を構成することで、表示中のＶＲＡＭをアクセスす
ることなく、表示の更新ができる。
【００３６】実施の形態２．以下、本発明の実施の形態
２について説明する。図２は、本実施の形態２に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略するとともに、本実施の形態に特徴的な部分について
述べる。
２について説明する。図２は、本実施の形態２に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略するとともに、本実施の形態に特徴的な部分について
述べる。
【００３７】上記実施の形態１に係る装置は、共有メモ
リ、つまり、表示上の更新の頻度が低く、共有化できる
表示に使用するメモリの表示領域をも、各ＶＲＡＭに持
たせた構成となっている。しかし、本実施の形態２に係
る装置では、フレームメモリの共通化によって、ＧＣの
演算負荷を軽減させている。
リ、つまり、表示上の更新の頻度が低く、共有化できる
表示に使用するメモリの表示領域をも、各ＶＲＡＭに持
たせた構成となっている。しかし、本実施の形態２に係
る装置では、フレームメモリの共通化によって、ＧＣの
演算負荷を軽減させている。
【００３８】図２に示す画像表示装置は、図１に示す、
上記実施の形態１に係る装置に対して、共通バス５５上
に新たにフレーム・バッファメモリ１２０を接続した構
成を有する。このフレーム・バッファメモリ１２０に
は、描画を行う際の共通のデータとして、地図データや
各種フォントデータ等が格納される。これらのデータ
は、共通化できるデータとして、あらかじめＣＰＵ５１
が演算し、フレーム・バッファメモリ１２０へ入力され
るデータであり、このフレーム・バッファメモリ１２０
自身も、ＣＰＵ５１の制御下にある。
上記実施の形態１に係る装置に対して、共通バス５５上
に新たにフレーム・バッファメモリ１２０を接続した構
成を有する。このフレーム・バッファメモリ１２０に
は、描画を行う際の共通のデータとして、地図データや
各種フォントデータ等が格納される。これらのデータ
は、共通化できるデータとして、あらかじめＣＰＵ５１
が演算し、フレーム・バッファメモリ１２０へ入力され
るデータであり、このフレーム・バッファメモリ１２０
自身も、ＣＰＵ５１の制御下にある。
【００３９】このように、ＣＰＵ５１の制御を受けたフ
レーム・バッファメモリ１２０によって、各ＧＣは、プ
ロップ転送で、例えば、拡大やオフセット等のスケーリ
ング演算程度の軽負荷で、ＶＲＡＭに対して上記共通デ
ータを転送できる。
レーム・バッファメモリ１２０によって、各ＧＣは、プ
ロップ転送で、例えば、拡大やオフセット等のスケーリ
ング演算程度の軽負荷で、ＶＲＡＭに対して上記共通デ
ータを転送できる。
【００４０】以上説明したように、本実施の形態によれ
ば、ＣＰＵがフレーム・バッファメモリを制御し、その
バッファメモリによって、拡大やオフセット等のスケー
リング演算程度の軽負荷で、ＶＲＡＭに対して共通デー
タを転送することで、変更の演算に集中できるため、高
速描画が可能となる。
ば、ＣＰＵがフレーム・バッファメモリを制御し、その
バッファメモリによって、拡大やオフセット等のスケー
リング演算程度の軽負荷で、ＶＲＡＭに対して共通デー
タを転送することで、変更の演算に集中できるため、高
速描画が可能となる。
【００４１】実施の形態３．以下、本発明の実施の形態
３について説明する。図３は、本実施の形態３に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略し、本実施の形態に特徴的な部分を中心に述べる。
３について説明する。図３は、本実施の形態３に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略し、本実施の形態に特徴的な部分を中心に述べる。
【００４２】上記実施の形態２に係る画像表示装置で
は、ＣＰＵ５１が共有メモリを管理し、描画を行ってい
るが、本実施の形態３では、この描画をＧＣで行う。す
なわち、本実施の形態３に係る画像表示装置は、図３に
示すように、ＧＣ６１〜６３と、新たに付加したＧＣ共
有メモリ１３０とを共通バス５６を介して接続する構成
をとる。ここでは、ＣＰＵ５１が、共通描画データを出
力した後、通常の描画データをＧＣに送る。
は、ＣＰＵ５１が共有メモリを管理し、描画を行ってい
るが、本実施の形態３では、この描画をＧＣで行う。す
なわち、本実施の形態３に係る画像表示装置は、図３に
示すように、ＧＣ６１〜６３と、新たに付加したＧＣ共
有メモリ１３０とを共通バス５６を介して接続する構成
をとる。ここでは、ＣＰＵ５１が、共通描画データを出
力した後、通常の描画データをＧＣに送る。
【００４３】各ＧＣは、描画処理を行う際、最初に、Ｃ
ＰＵ５１が出力したデータ内に共通データがあるか否か
を判定する。そして、共通データがあれば、それをＧＣ
共有メモリ１３０に出力する。ＧＣは、描画演算時に、
このＧＣ共有メモリ１３０を参照しながら、各ＶＲＡＭ
への描画演算出力を行う。
ＰＵ５１が出力したデータ内に共通データがあるか否か
を判定する。そして、共通データがあれば、それをＧＣ
共有メモリ１３０に出力する。ＧＣは、描画演算時に、
このＧＣ共有メモリ１３０を参照しながら、各ＶＲＡＭ
への描画演算出力を行う。
【００４４】このように、本実施の形態に係る装置で
は、ＣＰＵからのデータに共通データがあれば、それを
ＧＣ共有メモリに格納し、ＧＣが、描画演算時にこのＧ
Ｃ共有メモリを参照しながら、各ＶＲＡＭへの描画演算
出力を行うことで、より効率的な高速描画が可能とな
る。
は、ＣＰＵからのデータに共通データがあれば、それを
ＧＣ共有メモリに格納し、ＧＣが、描画演算時にこのＧ
Ｃ共有メモリを参照しながら、各ＶＲＡＭへの描画演算
出力を行うことで、より効率的な高速描画が可能とな
る。
【００４５】実施の形態４．以下、本発明の実施の形態
４について説明する。図４は、本実施の形態に係る画像
表示装置の構成を示すブロック図である。なお、図４
は、本実施の形態に係る画像表示装置の要部を示してお
り、また、図１に示す、上記実施の形態１に係る画像表
示装置と同じ構成要素には同じ符号を付して、ここで
は、その説明を省略するとともに、本実施の形態に特徴
的な部分を中心に述べる。
４について説明する。図４は、本実施の形態に係る画像
表示装置の構成を示すブロック図である。なお、図４
は、本実施の形態に係る画像表示装置の要部を示してお
り、また、図１に示す、上記実施の形態１に係る画像表
示装置と同じ構成要素には同じ符号を付して、ここで
は、その説明を省略するとともに、本実施の形態に特徴
的な部分を中心に述べる。
【００４６】すなわち、図４では、本装置全体の内、Ｖ
ＲＡＭ８１〜８４以降の構成を示しており、それらへの
入力段の構成要素は、実施の形態１に係る画像表示装置
と同じであるとして、その図示を省略している。この実
施の形態１に係る画像表示装置では、図１に示すよう
に、ルックアップ・テーブル（ＬＵＴ＆Ｄ／Ａ）１００
が共通化されているが、表示画面の表示色をダイナミッ
クに変更する場合、単一のルックアップ・テーブルでは
賄いきれない。
ＲＡＭ８１〜８４以降の構成を示しており、それらへの
入力段の構成要素は、実施の形態１に係る画像表示装置
と同じであるとして、その図示を省略している。この実
施の形態１に係る画像表示装置では、図１に示すよう
に、ルックアップ・テーブル（ＬＵＴ＆Ｄ／Ａ）１００
が共通化されているが、表示画面の表示色をダイナミッ
クに変更する場合、単一のルックアップ・テーブルでは
賄いきれない。
【００４７】そこで、本実施の形態に係る画像表示装置
では、図４に示すように、ＶＲＡＭ８１〜８４と同数の
ルックアップ・テーブル（ＬＵＴ）１０１〜１０４を設
け、ＧＣあるいはＣＰＵより、これらＬＵＴの書込み更
新を行う。ここでのＬＵＴの数は、ダイナミックに表示
画面の表示色を変化させるのに必要な数であり、その後
段には、最終的に、その表示に必要とするＬＵＴを選択
するセレクタ（ＳＥＬ）１４０が位置する。
では、図４に示すように、ＶＲＡＭ８１〜８４と同数の
ルックアップ・テーブル（ＬＵＴ）１０１〜１０４を設
け、ＧＣあるいはＣＰＵより、これらＬＵＴの書込み更
新を行う。ここでのＬＵＴの数は、ダイナミックに表示
画面の表示色を変化させるのに必要な数であり、その後
段には、最終的に、その表示に必要とするＬＵＴを選択
するセレクタ（ＳＥＬ）１４０が位置する。
【００４８】なお、上記実施の形態１に係る画像表示装
置と異なり、本実施の形態に係る画像表示装置では、ル
ックアップ・テーブルとディジタル／アナログ変換部と
を分離しているため、上記ＳＥＬ１４０の後段に、新た
にディジタル／アナログ変換部（Ｄ／Ａ）１５０を設け
た構成となっている。
置と異なり、本実施の形態に係る画像表示装置では、ル
ックアップ・テーブルとディジタル／アナログ変換部と
を分離しているため、上記ＳＥＬ１４０の後段に、新た
にディジタル／アナログ変換部（Ｄ／Ａ）１５０を設け
た構成となっている。
【００４９】以上説明したように、本実施の形態によれ
ば、ＶＲＡＭと同じ数のルックアップ・テーブル（ＬＵ
Ｔ）を設け、ＧＣあるいはＣＰＵによって、これらＬＵ
Ｔの書込み更新を行うことで、ＬＵＴの選択を高速に行
え、ダイナミックに表示画面の表示色を変化させること
ができる。
ば、ＶＲＡＭと同じ数のルックアップ・テーブル（ＬＵ
Ｔ）を設け、ＧＣあるいはＣＰＵによって、これらＬＵ
Ｔの書込み更新を行うことで、ＬＵＴの選択を高速に行
え、ダイナミックに表示画面の表示色を変化させること
ができる。
【００５０】実施の形態５．以下、本発明の実施の形態
５について説明する。図５は、本実施の形態５に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
３に示す、上記実施の形態３に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略する。従って、以下の説明では、本実施の形態に特徴
的な部分を中心に述べる。
５について説明する。図５は、本実施の形態５に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
３に示す、上記実施の形態３に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略する。従って、以下の説明では、本実施の形態に特徴
的な部分を中心に述べる。
【００５１】図３に示す、上記実施の形態３に係る画像
表示装置は、各ＧＣで共通に制御、使用する単一のＧＣ
共有メモリ１３０を用いている。この構成をとった場
合、ＧＣ間で同一バス上におけるアクセスの競合が発生
する可能性がある。そこで、本実施の形態に係る装置で
は、共有メモリの内容が種々変化する場合に備えて、各
ＧＣと対になるメモリを設け、この問題の発生を回避す
る。
表示装置は、各ＧＣで共通に制御、使用する単一のＧＣ
共有メモリ１３０を用いている。この構成をとった場
合、ＧＣ間で同一バス上におけるアクセスの競合が発生
する可能性がある。そこで、本実施の形態に係る装置で
は、共有メモリの内容が種々変化する場合に備えて、各
ＧＣと対になるメモリを設け、この問題の発生を回避す
る。
【００５２】具体的には、図５に示すように、共通バス
５６にＧＣ６１〜６３とＧＣテンポラリ・メモリ１６１
〜１６３を接続し、これらのＧＣテンポラリ・メモリ
を、ＶＲＡＭ８１〜８４に書込みを行う前におけるＧＣ
の共通演算やデータ保存用に用いる。
５６にＧＣ６１〜６３とＧＣテンポラリ・メモリ１６１
〜１６３を接続し、これらのＧＣテンポラリ・メモリ
を、ＶＲＡＭ８１〜８４に書込みを行う前におけるＧＣ
の共通演算やデータ保存用に用いる。
【００５３】このように、本実施の形態では、各ＧＣと
対になる、一時的に描画データを格納するためのメモリ
を設け、これらのメモリを、ＶＲＡＭに書込みを行う前
におけるＧＣの共通演算やデータ保存用に用いること
で、同一バス上でのＧＣ間のアクセス競合を回避でき
る。
対になる、一時的に描画データを格納するためのメモリ
を設け、これらのメモリを、ＶＲＡＭに書込みを行う前
におけるＧＣの共通演算やデータ保存用に用いること
で、同一バス上でのＧＣ間のアクセス競合を回避でき
る。
【００５４】実施の形態６．以下、本発明の実施の形態
６について説明する。図６は、本実施の形態６に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略するとともに、以下の説明では、本実施の形態に特徴
的な部分について述べる。
６について説明する。図６は、本実施の形態６に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
１に示す、上記実施の形態１に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略するとともに、以下の説明では、本実施の形態に特徴
的な部分について述べる。
【００５５】上記実施の形態１に係る画像表示装置で
は、ＶＲＡＭ８１〜８４は、フレーム単位（表示画像）
を基本として動作している。それに対して、本実施の形
態６に係る装置は、フレームをウインドウに分割して演
算処理する。すなわち、図６に示す装置は、共通バス５
７に接続されたＧＣ２０１，２０２にフレーム表示の分
割を指示するＣＰＵ１９１と、同じく、共通バス５７に
接続されたＧＣ２０４，２０５にフレーム表示の分割を
指示するＣＰＵ１９２とを有する。
は、ＶＲＡＭ８１〜８４は、フレーム単位（表示画像）
を基本として動作している。それに対して、本実施の形
態６に係る装置は、フレームをウインドウに分割して演
算処理する。すなわち、図６に示す装置は、共通バス５
７に接続されたＧＣ２０１，２０２にフレーム表示の分
割を指示するＣＰＵ１９１と、同じく、共通バス５７に
接続されたＧＣ２０４，２０５にフレーム表示の分割を
指示するＣＰＵ１９２とを有する。
【００５６】これらのＧＣ２０１，２０２，２０４，２
０５は、上記ＣＰＵの指示を受けて、フレームをウイン
ドウ単位に分割し、所定の描画演算を行う。そして、各
ＧＣで描画演算された描画データは、それぞれに対応し
て設けられたＶＲＡＭ１７１〜１７４に、ウインドウ分
割された形式で格納される。一方、同じく共通バス５７
に接続されたＧＣ２０３，２０６は、各ＶＲＡＭに格納
された描画データの内、いずれをウインドウ単位に優先
するかの指示を、これらＶＲＡＭ１７１〜１７４の後段
に設けられたウインドウＲＡＭ（ＷＩＮＤＲＡＭ）１８
１，１８２に与える。
０５は、上記ＣＰＵの指示を受けて、フレームをウイン
ドウ単位に分割し、所定の描画演算を行う。そして、各
ＧＣで描画演算された描画データは、それぞれに対応し
て設けられたＶＲＡＭ１７１〜１７４に、ウインドウ分
割された形式で格納される。一方、同じく共通バス５７
に接続されたＧＣ２０３，２０６は、各ＶＲＡＭに格納
された描画データの内、いずれをウインドウ単位に優先
するかの指示を、これらＶＲＡＭ１７１〜１７４の後段
に設けられたウインドウＲＡＭ（ＷＩＮＤＲＡＭ）１８
１，１８２に与える。
【００５７】以上説明したように、本実施の形態によれ
ば、専用のＧＣを用いて、フレームを複数のウインドウ
に分割し、ウインドウ単位に演算処理することで、描画
演算の並列処理が可能となるため、より高速に描画演算
を実行できる。
ば、専用のＧＣを用いて、フレームを複数のウインドウ
に分割し、ウインドウ単位に演算処理することで、描画
演算の並列処理が可能となるため、より高速に描画演算
を実行できる。
【００５８】実施の形態７．以下、本発明の実施の形態
７について説明する。図７は、本実施の形態７に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
６に示す、上記実施の形態６に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略する。よって、以下の説明では、本実施の形態に特徴
的な部分を中心に述べる。
７について説明する。図７は、本実施の形態７に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置において、図
６に示す、上記実施の形態６に係る画像表示装置と同じ
構成要素には同じ符号を付し、ここでは、その説明を省
略する。よって、以下の説明では、本実施の形態に特徴
的な部分を中心に述べる。
【００５９】図７に示す装置において、共通バス５８に
は、ＣＰＵ１９１とＧＣ２１１，２１２が接続され、共
通バス５９には、ＣＰＵ１９２とＧＣ２１３，２１４が
接続されている。この構成によって、ＧＣ２１１，２１
２は、ＣＰＵ１９１からの指示によって１つのフレーム
を２分割し、同様に、ＧＣ２１３，２１４も、ＣＰＵ１
９２からの指示によって１つのフレームを２分割する。
つまり、本実施の形態に係る装置では、このフレーム分
割（単純な縦あるいは横方向への分割）によって表示領
域を少なくしており、そのために、ＧＣ２１１，２１
２，２１３，２１４が領域指定されている。
は、ＣＰＵ１９１とＧＣ２１１，２１２が接続され、共
通バス５９には、ＣＰＵ１９２とＧＣ２１３，２１４が
接続されている。この構成によって、ＧＣ２１１，２１
２は、ＣＰＵ１９１からの指示によって１つのフレーム
を２分割し、同様に、ＧＣ２１３，２１４も、ＣＰＵ１
９２からの指示によって１つのフレームを２分割する。
つまり、本実施の形態に係る装置では、このフレーム分
割（単純な縦あるいは横方向への分割）によって表示領
域を少なくしており、そのために、ＧＣ２１１，２１
２，２１３，２１４が領域指定されている。
【００６０】また、ＶＲＡＭ２２１，２２２は、２つで
１つのフレームを構成するよう分割して設けられてお
り、ＶＲＡＭ２２３，２２４も、これらと同様の構成を
とる。そして、ＳＥＬ２３１，２３２は、これらＶＲＡ
Ｍ２２１〜２２４からの領域分割されたフレーム出力を
選択し、それを１つのフレームとして、次段のＳＥＬ９
０に出力する。
１つのフレームを構成するよう分割して設けられてお
り、ＶＲＡＭ２２３，２２４も、これらと同様の構成を
とる。そして、ＳＥＬ２３１，２３２は、これらＶＲＡ
Ｍ２２１〜２２４からの領域分割されたフレーム出力を
選択し、それを１つのフレームとして、次段のＳＥＬ９
０に出力する。
【００６１】なお、図７に示す装置では、ＧＣ２１１，
２１２およびＧＣ２１３，２１４が、各フレームを２分
割しているが、分割数は、これに限定されず、２以上の
分割数としてもよい。その場合、分割数に応じて、ＧＣ
およびＶＲＡＭを増設する。
２１２およびＧＣ２１３，２１４が、各フレームを２分
割しているが、分割数は、これに限定されず、２以上の
分割数としてもよい。その場合、分割数に応じて、ＧＣ
およびＶＲＡＭを増設する。
【００６２】以上説明したように、本実施の形態によれ
ば、１つのフレームを２あるいはそれ以上に分割し、そ
の表示領域を少なくして描画処理することで、処理の高
速化が可能となる。
ば、１つのフレームを２あるいはそれ以上に分割し、そ
の表示領域を少なくして描画処理することで、処理の高
速化が可能となる。
【００６３】実施の形態８．以下、本発明の実施の形態
８について説明する。図８は、本実施の形態８に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置は、図６に示
す、上記実施の形態６に係る画像表示装置と、図７に示
す、上記実施の形態７に係る画像表示装置を複合した構
成を有する装置であるため、これら実施の形態６，７に
係る画像表示装置と同一構成要素には同じ符号を付し、
ここでは、その説明を省略する。よって、以下の説明で
は、本実施の形態に特徴的な部分を中心に述べる。
８について説明する。図８は、本実施の形態８に係る画
像表示装置の構成を示すブロック図である。なお、同図
に示す、本実施の形態に係る画像表示装置は、図６に示
す、上記実施の形態６に係る画像表示装置と、図７に示
す、上記実施の形態７に係る画像表示装置を複合した構
成を有する装置であるため、これら実施の形態６，７に
係る画像表示装置と同一構成要素には同じ符号を付し、
ここでは、その説明を省略する。よって、以下の説明で
は、本実施の形態に特徴的な部分を中心に述べる。
【００６４】図８に示す装置のＣＰＵ１９１，１９２
は、フレーム毎に描画処理を受け持ち、例えば、ＣＰＵ
１９１と共通バス５８を介して接続されたＧＣ２４１，
２４２は、このＣＰＵからの指示により、ウインドウを
分割表示面でそれぞれ領域処理する。また、ＶＲＡＭ２
５１，２５２は、これらのＧＣで処理された描画データ
を、上述したウインドウの分割表示面について格納す
る。
は、フレーム毎に描画処理を受け持ち、例えば、ＣＰＵ
１９１と共通バス５８を介して接続されたＧＣ２４１，
２４２は、このＣＰＵからの指示により、ウインドウを
分割表示面でそれぞれ領域処理する。また、ＶＲＡＭ２
５１，２５２は、これらのＧＣで処理された描画データ
を、上述したウインドウの分割表示面について格納す
る。
【００６５】このように分割されたウインドウは、ＶＲ
ＡＭ２５１，２５２から合成器（ＭＩＸ）２６１へ送ら
れ、そこで、ウインドウの合成が行われる。同じく共通
バス５８に接続されたＧＣ２４３，２４４、また、これ
らの後段に位置するＶＲＡＭ２５３，２５４、ＭＩＸ２
６２も、別のウインドウについて、上記と同様の処理を
行う。
ＡＭ２５１，２５２から合成器（ＭＩＸ）２６１へ送ら
れ、そこで、ウインドウの合成が行われる。同じく共通
バス５８に接続されたＧＣ２４３，２４４、また、これ
らの後段に位置するＶＲＡＭ２５３，２５４、ＭＩＸ２
６２も、別のウインドウについて、上記と同様の処理を
行う。
【００６６】すなわち、ＶＲＡＭ２５３，２５４は、別
のウインドウの分割表示面についての描画データを格納
し、ＭＩＸ２６２は、これらの別ウインドウ表示面を合
成する。そして、ウインドウＲＡＭ（ＷＩＮＤＲＡＭ）
１８１は、ＭＩＸ２６１，２６２より出力されたウイン
ドウ表示面を合成する。また、共通バス５８に接続され
たＧＣ２０３は、ウインドウＲＡＭ１８１の書換えを行
う。
のウインドウの分割表示面についての描画データを格納
し、ＭＩＸ２６２は、これらの別ウインドウ表示面を合
成する。そして、ウインドウＲＡＭ（ＷＩＮＤＲＡＭ）
１８１は、ＭＩＸ２６１，２６２より出力されたウイン
ドウ表示面を合成する。また、共通バス５８に接続され
たＧＣ２０３は、ウインドウＲＡＭ１８１の書換えを行
う。
【００６７】なお、ＧＣ２４５〜２４８、ＶＲＡＭ２５
５〜２５８、ＭＩＸ２６３，２６４、ウインドウＲＡＭ
１８２、そして、ＧＣ２０６については、さらに別ウイ
ンドウに関して、これら構成要素に対応する上記各構成
要素と同じ動作をするので、ここでは、それらの説明を
割愛する。
５〜２５８、ＭＩＸ２６３，２６４、ウインドウＲＡＭ
１８２、そして、ＧＣ２０６については、さらに別ウイ
ンドウに関して、これら構成要素に対応する上記各構成
要素と同じ動作をするので、ここでは、それらの説明を
割愛する。
【００６８】以上説明したように、本実施の形態によれ
ば、２あるいはそれ以上に分割したフレームを複数のウ
インドウに分割し、ウインドウ単位に演算処理するとと
もに、その表示領域を少なくして描画処理することで、
描画演算のフレーム・ウインドウ並列処理が可能となる
ため、より高速に描画演算を実行できる。
ば、２あるいはそれ以上に分割したフレームを複数のウ
インドウに分割し、ウインドウ単位に演算処理するとと
もに、その表示領域を少なくして描画処理することで、
描画演算のフレーム・ウインドウ並列処理が可能となる
ため、より高速に描画演算を実行できる。
【００６９】
【発明の効果】以上説明したように、本発明は、入力さ
れた画像データを可視表示する画像表示装置において、
上記画像データについての描画フレームデータに描画演
算を施す複数の描画処理手段と、上記描画演算後のデー
タを格納する複数の画像メモリと、上記複数の描画処理
手段と上記複数の画像メモリを相互にマトリクス接続す
る接続手段とを備え、上記接続手段は、上記複数の画像
メモリの内、その動作状態表示が、既に表示用にデータ
出力を終えた状態を示しているメモリに上記描画演算後
のデータが書き込まれるよう上記マトリクス接続を制御
することで、描画処理手段が、表示中という動作状態に
ある画像メモリに待たされることなく表示用の描画演算
を行え、描画の高速化ができる。
れた画像データを可視表示する画像表示装置において、
上記画像データについての描画フレームデータに描画演
算を施す複数の描画処理手段と、上記描画演算後のデー
タを格納する複数の画像メモリと、上記複数の描画処理
手段と上記複数の画像メモリを相互にマトリクス接続す
る接続手段とを備え、上記接続手段は、上記複数の画像
メモリの内、その動作状態表示が、既に表示用にデータ
出力を終えた状態を示しているメモリに上記描画演算後
のデータが書き込まれるよう上記マトリクス接続を制御
することで、描画処理手段が、表示中という動作状態に
ある画像メモリに待たされることなく表示用の描画演算
を行え、描画の高速化ができる。
【００７０】また、上記動作状態表示は、上記複数の画
像メモリにデータが書き込まれた時間の新旧に対応した
タイムスタンプであるため、メモリへのデータ書込みが
行われた時間を容易に知ることができる。
像メモリにデータが書き込まれた時間の新旧に対応した
タイムスタンプであるため、メモリへのデータ書込みが
行われた時間を容易に知ることができる。
【００７１】また、上記描画処理手段と上記画像メモリ
は同数であるか、あるいは、上記画像メモリの数が上記
描画処理手段の数よりも多い構成とすることで、表示中
の画像メモリをアクセスすることなく、表示の更新がで
きる。
は同数であるか、あるいは、上記画像メモリの数が上記
描画処理手段の数よりも多い構成とすることで、表示中
の画像メモリをアクセスすることなく、表示の更新がで
きる。
【００７２】本発明に係る画像表示装置は、さらに、上
記可視表示に共通な画像データを格納する１あるいはそ
れ以上のバッファメモリを備えることで、変更の演算に
集中できるため、高速描画が可能となる。
記可視表示に共通な画像データを格納する１あるいはそ
れ以上のバッファメモリを備えることで、変更の演算に
集中できるため、高速描画が可能となる。
【００７３】また、上記バッファメモリを、上記複数の
描画処理手段によって共有することで、より効率的な高
速描画が可能となる。さらには、これらのバッファメモ
リを、上記複数の描画処理手段に対応して設けること
で、アクセス競合の回避とともに、高速描画が可能とな
る。
描画処理手段によって共有することで、より効率的な高
速描画が可能となる。さらには、これらのバッファメモ
リを、上記複数の描画処理手段に対応して設けること
で、アクセス競合の回避とともに、高速描画が可能とな
る。
【００７４】本発明に係る画像表示装置は、さらに、上
記複数の画像メモリに対応した表示色参照テーブルを備
えることで、参照テーブル（ＬＵＴ）の選択を瞬時に行
え、ダイナミックに表示画面の表示色を変化させること
ができる。
記複数の画像メモリに対応した表示色参照テーブルを備
えることで、参照テーブル（ＬＵＴ）の選択を瞬時に行
え、ダイナミックに表示画面の表示色を変化させること
ができる。
【００７５】また、上記複数の描画処理手段が、上記描
画フレームデータに係るフレームを複数のウインドウに
分割し、これらウインドウ単位に上記描画演算を実行す
ることで、描画演算の並列処理が可能となり、より高速
に描画演算を実行できる。また、上記複数の画像メモリ
を上記複数のウインドウに対応させることで、処理の高
速化が可能となる。
画フレームデータに係るフレームを複数のウインドウに
分割し、これらウインドウ単位に上記描画演算を実行す
ることで、描画演算の並列処理が可能となり、より高速
に描画演算を実行できる。また、上記複数の画像メモリ
を上記複数のウインドウに対応させることで、処理の高
速化が可能となる。
【００７６】また、上記複数の描画処理手段が、上記描
画フレームデータに係るフレームを複数のフレームに分
割し、これら分割後のフレームに上記描画演算を施すこ
とで、高速な描画演算処理ができ、これら複数の画像メ
モリを上記複数のフレームに対応させることで、高速処
理が可能となる。
画フレームデータに係るフレームを複数のフレームに分
割し、これら分割後のフレームに上記描画演算を施すこ
とで、高速な描画演算処理ができ、これら複数の画像メ
モリを上記複数のフレームに対応させることで、高速処
理が可能となる。
【００７７】さらには、本発明の画像表示装置に係る上
記複数の描画処理手段が、上記描画フレームデータに係
るフレームを複数のウインドウに分割し、これらウイン
ドウ単位に上記描画演算を施す処理と、上記描画フレー
ムデータに係るフレームを複数のフレームに分割し、こ
れら分割後のフレームに上記描画演算を施す処理とを並
列に実行することで、フレーム・ウインドウ並列処理に
よる、より高速な描画演算ができる。
記複数の描画処理手段が、上記描画フレームデータに係
るフレームを複数のウインドウに分割し、これらウイン
ドウ単位に上記描画演算を施す処理と、上記描画フレー
ムデータに係るフレームを複数のフレームに分割し、こ
れら分割後のフレームに上記描画演算を施す処理とを並
列に実行することで、フレーム・ウインドウ並列処理に
よる、より高速な描画演算ができる。
【００７８】そして、前記可視表示を、前記描画演算後
のデータの格納を終えてから次の描画演算が開始される
までの間に行うことで、表示のちらつきをなくすことが
できる。
のデータの格納を終えてから次の描画演算が開始される
までの間に行うことで、表示のちらつきをなくすことが
できる。
【図１】 本発明の実施の形態１に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 本発明の実施の形態２に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】 本発明の実施の形態３に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 本発明の実施の形態４に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 本発明の実施の形態５に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図６】 本発明の実施の形態６に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図７】 本発明の実施の形態７に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】 本発明の実施の形態８に係る画像表示装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】 従来の画像表示処理方式を示すブロック図で
ある。
ある。
５１，１９１，１９２…ＣＰＵ、５５〜５８…共通バ
ス、６１〜６３，２０１〜２０６，２１１〜２１４…グ
ラフィック・コントローラ（ＧＣ）、８１〜８４，２２
１〜２２４，２５１〜２５４…ビデオＲＡＭ（ＶＲＡ
Ｍ）、７０…マルチプレクサ（ＭＵＸ）、９０，１４０
…セレクタ（ＳＥＬ）、１００，１０１〜１０４…ルッ
クアップ・テーブル＆ディジタル／アナログ変換部（Ｌ
ＵＴ＆Ｄ／Ａ）、１５０…ディジタル／アナログ変換部
（Ｄ／Ａ）、１６１〜１６３…ＧＣテンポラリ・メモ
リ、１７０…モニタ、１８１，１８２…ウインドウＲＡ
Ｍ（ＷＩＮＤＲＡＭ）、２６１〜２６４…合成器（ＭＩ
Ｘ）
ス、６１〜６３，２０１〜２０６，２１１〜２１４…グ
ラフィック・コントローラ（ＧＣ）、８１〜８４，２２
１〜２２４，２５１〜２５４…ビデオＲＡＭ（ＶＲＡ
Ｍ）、７０…マルチプレクサ（ＭＵＸ）、９０，１４０
…セレクタ（ＳＥＬ）、１００，１０１〜１０４…ルッ
クアップ・テーブル＆ディジタル／アナログ変換部（Ｌ
ＵＴ＆Ｄ／Ａ）、１５０…ディジタル／アナログ変換部
（Ｄ／Ａ）、１６１〜１６３…ＧＣテンポラリ・メモ
リ、１７０…モニタ、１８１，１８２…ウインドウＲＡ
Ｍ（ＷＩＮＤＲＡＭ）、２６１〜２６４…合成器（ＭＩ
Ｘ）
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/00 - 5/42
G06F 3/14 - 3/153
G06F 12/00
G06T 1/00,1/60,11/00
Claims (12)
- 【請求項１】 入力された画像データを可視表示する画
像表示装置において、 前記画像データについての描画フレームデータに描画演
算を施す複数の描画処理手段と、 前記描画演算後のデータを格納する複数の画像メモリ
と、 前記複数の描画処理手段と前記複数の画像メモリを相互
にマトリクス接続する接続手段とを備え、 前記接続手段は、前記複数の画像メモリの内、その動作
状態表示が、既に表示用にデータ出力を終えた状態を示
しているメモリに前記描画演算後のデータが書き込まれ
るよう前記マトリクス接続を制御する一方、 前記動作状態表示は、前記複数の画像メモリにデータが
書き込まれた時間の新旧に対応したタイムスタンプで制
御する ことを特徴とする請求項１記載の画像表示装置。 - 【請求項２】 前記描画処理手段と前記画像メモリは同
数であるか、あるいは、前記画像メモリの数が前記描画
処理手段の数よりも多いことを特徴とする請求項１記載
の画像表示装置。 - 【請求項３】 さらに、前記可視表示に共通な画像デー
タを格納する１あるいはそれ以上のバッファメモリを備
えることを特徴とする請求項１に記載の画像表示装置。 - 【請求項４】 前記バッファメモリは、前記複数の描画
処理手段によって共有されることを特徴とする請求項３
記載の画像表示装置。 - 【請求項５】 前記バッファメモリは、前記複数の描画
処理手段に対応して設けられていることを特徴とする請
求項３記載の画像表示装置。 - 【請求項６】 さらに、前記複数の画像メモリに対応し
た表示色参照テーブルを備えることを特徴とする請求項
１記載の画像表示装置。 - 【請求項７】 前記複数の描画処理手段は、前記描画フ
レームデータに係るフレームを複数のウインドウに分割
し、これらウインドウ単位に前記描画演算を実行するこ
とを特徴とする請求項１記載の画像表示装置。 - 【請求項８】 前記複数の画像メモリが前記複数のウイ
ンドウに対応していることを特徴とする請求項７記載の
画像表示装置。 - 【請求項９】 前記複数の描画処理手段は、前記描画フ
レームデータに係るフレームを複数のフレームに分割
し、これら分割後のフレームに前記描画演算を施すこと
を特徴とする請求項１記載の画像表示装置。 - 【請求項１０】 前記複数の画像メモリが前記複数のフ
レームに対応していることを特徴とする請求項９記載の
画像表示装置。 - 【請求項１１】 前記複数の描画処理手段は、前記描画
フレームデータに係るフレームを複数のウインドウに分
割し、これらウインドウ単位に前記描画演算を施す処理
と、前記描画フレームデータに係るフレームを複数のフ
レームに分割し、これら分割後のフレームに前記描画演
算を施す処理とを並列に実行することを特徴とする請求
項１記載の画像表示装置。 - 【請求項１２】 前記可視表示は、前記描画演算後のデ
ータの格納を終えてから次の描画演算が開始されるまで
の間に行われることを特徴とする請求項１記載の画像表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07318499A JP3430961B2 (ja) | 1999-03-18 | 1999-03-18 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07318499A JP3430961B2 (ja) | 1999-03-18 | 1999-03-18 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000267650A JP2000267650A (ja) | 2000-09-29 |
| JP3430961B2 true JP3430961B2 (ja) | 2003-07-28 |
Family
ID=13510810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07318499A Expired - Fee Related JP3430961B2 (ja) | 1999-03-18 | 1999-03-18 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3430961B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4744074B2 (ja) | 2003-12-01 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 表示メモリ回路および表示コントローラ |
| JP2006317636A (ja) * | 2005-05-11 | 2006-11-24 | Sony Corp | 画像処理装置および方法、記録媒体、並びに、プログラム |
| WO2017104084A1 (ja) * | 2015-12-18 | 2017-06-22 | 三菱電機株式会社 | データ処理装置、データ処理方法及びデータ処理プログラム |
-
1999
- 1999-03-18 JP JP07318499A patent/JP3430961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000267650A (ja) | 2000-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |