JP3092581B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はワークステーション
等のコンピュータグラフィックスを表示する表示画面
に、テレビジョンカメラやビデオテープレコーダから入
力したビデオ信号を合成表示する画像合成表示装置に関
する。

【０００２】コンピュータグラフィックスとビデオ信号
とを、スーパインポーズやマルチウィンドウなどによる
画面合成表示を行うことにより、マルチメディアプレゼ
ンテーションや遠隔電子会議に活用できるワークステー
ションへの適用が考えられる。

【０００３】

【従来の技術】従来は、特開平2−222029 号公報に記載
があるようにビデオ信号を入力しディジタル画像データ
に変換するビデオ入力部、ビデオ入力部の出力するディ
ジタル画像データを格納する第１のフレームメモリ、第
１のフレームメモリの出力または静止画を格納する第２
のフレームメモリ、第２のフレームメモリの出力をビデ
オ信号に変換し出力するビデオ出力部、第２のフレーム
メモリに静止画を入力する信号バスと第１のフレームメ
モリの出力または静止画を第２のフレームメモリへ書き
込む制御を行うＣＰＵとから構成される。

【０００４】上記の構成において、入力するビデオ信号
を第１のフレームメモリに格納し、記憶された画像デー
タを十分早く第２のフレームメモリへ転送することによ
り、ＣＰＵが静止画を第２のフレームメモリへ書き込む
時間を確保するものである。

【０００５】

【発明が解決しようとする課題】上記の従来技術では、
第１のフレームメモリはビデオ信号の入力専用に、第２
のフレームメモリはビデオ信号の出力専用に用いている
ため、ビデオ信号を表示しないときビデオ信号の入力専
用フレームメモリは使用されず、他への活用方法、例え
ば出力専用フレームメモリへの転用等が考慮されていな
かった。

【０００６】本発明の目的は、同一のメモリが入力用の
メモリと出力用のメモリとを兼用しまた、フレームメモ
リサイズの拡張の容易は画像合成表示装置及び方法を提
供することにある。

【０００７】

【課題を解決するための手段】上記目的は、複数の画像
データを記憶するフレームメモリと、ビデオ信号を画像
データに変換し、前記フレームメモリに前記画像データ
を書き込むビデオ入力部と、フレームメモリに記憶され
た画像データを読み出して出力するビデオ出力部と、Ｃ
ＰＵからの指示により、図形データを展開して画像デー
タを生成し、又はフレームメモリに記憶された画像デー
タを読み出し、加工処理してフレームメモリに書き込む
画像描画処理部と、フレームメモリに対する前記ビデオ
入力部からの画像データの書き込みと、ビデオ出力部へ
の画像データの読み出しと、画像描画部における画像デ
ータの読み出し又は書き込みとを選択してフレームメモ
リに接続する制御部とを有することにより達成すること
ができる。

【０００８】尚フレームメモリ構成単位とは、複数のフ
レームメモリによりフレームメモリをなす場合の個々の
フレームメモリのことを指すものとする。

【０００９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳細に説明する。

【００１０】図１は本発明の第１の実施例を示す構成ブ
ロック図である。１から８は同じ構成を持つフレームメ
モリ構成単位、１１はビデオ信号を入力しディジタル画
像データに変換した後、フレームメモリ構成単位１，
２，３，４，５，６，７，８へ出力するビデオ入力部、
１２はビデオ信号を入力しフレーム同期を検出した後、
フレームメモリ構成単位１，２，３，４，５，６，７，
８へ出力するフレーム同期検出部、１３はフレームメモ
リ構成単位１，２，３，４，５，６，７，８の記憶内容
を読み出しビデオ信号に変換するビデオ出力部、１４は
出力するビデオ信号のフレーム同期信号を発生しフレー
ムメモリ構成単位１，２，３，４，５，６，７，８およ
びビデオ出力部１３に出力するフレーム同期発生部、１
５はフレームメモリ構成単位１，２，３，４，５，６，
７，８の各々がビデオ入力部１１またはビデオ出力部１
３のいずれに接続するかを選択制御する制御部、１６は
後述の信号バスより受け取ったコンピュータグラフィッ
クスの図形データを画素データに展開しフレームメモリ
構成単位１，２，３，４，５，６，７，８に書き込む画
像描画部、１７は後述のＣＰＵからの制御情報を制御部
１５に出力しかつCPUからの図形データを画像描画部１
６に出力する信号バス、１８はＣＰＵである。制御部１
５は後述するようにその内部に制御テーブルを持ち、あ
るフレームメモリ構成単位がビデオ入力部１１またはビ
デオ出力部１３のいずれとの接続を選択したかを登録し
ておく。画像描画部１６はフレームメモリ構成単位１，
２，３，４，５，６，７，８に常時アクセス可能であ
る。

【００１１】このように、各々のフレームメモリ構成単
位はビデオ入力部またはビデオ出力部への接続が選択で
きるため、同一のフレームメモリ構成単位が入力用のメ
モリにも出力用のメモリにもなりうる。

【００１２】また、フレームメモリ構成単位を複数個用
意ししかもそれぞれが同一の構成を持つため、フレーム
メモリサイズの拡張が容易である。そして、入力するビ
デオ信号が高精細な場合はビデオ入力部との接続を選択
するフレームメモリ構成単位の個数を増加させ、出力す
るビデオ信号が高精細な場合はビデオ出力部との接続を
選択するフレームメモリ構成単位の個数を増加させると
いう使い方が可能である。このように、必要に応じてビ
デオ入力部との接続を選択するフレームメモリ構成単位
の個数と、ビデオ出力部との接続を選択するフレームメ
モリ構成単位の個数とを各々任意個数に設定可能であ
る。

【００１３】図２は、本発明の適用例を示す構成ブロッ
ク図である。図１と同一の構成なので同一の番号を用い
る。１から８は同じ構成を持つフレームメモリ構成単
位、１１はビデオ信号を入力しディジタル画像データに
変換した後、線１１ａを介してフレームメモリ構成単位
１，２，３，４，５，６，７，８へ出力するビデオ入力
部、１２はビデオ信号を入力しフレーム同期を検出した
後、フレームメモリ構成単位１，２，３，４，５，６，
７，８へ出力するフレーム同期検出部、１３はフレーム
メモリ構成単位１，２，３，４，５，６，７，８の記憶
内容を線１３ａを介して読み出しビデオ信号に変換する
ビデオ出力部、１４は出力するビデオ信号のフレーム同
期信号を発生しフレームメモリ構成単位１，２，３，
４，５，６，７，８およびビデオ出力部１３に出力する
フレーム同期発生部、１５はフレームメモリ構成単位
１，２，３，４，５，６，７，８の各々がビデオ入力部
１１またはビデオ出力部１３のいずれに接続するかを選
択制御する制御部、１６は後述の信号バスより受け取っ
たコンピュータグラフィックスの図形データを画素デー
タに展開しフレームメモリ構成単位１，２，３，４，
５，６，７，８に書き込む画像描画部、１７は後述のＣ
ＰＵからの制御情報を制御部１５に出力しかつＣＰＵか
らの図形データを画像描画部１６に出力する信号バス、
１８はＣＰＵである。制御部１５は後述するようにその
内部に制御テーブルを持ち、あるフレームメモリ構成単
位がビデオ入力部１１またはビデオ出力部１３のいずれ
との接続を選択したかを登録しておく。また、制御部１
５は線１１ｂを介してビデオ入力部１１の対応すべき画
像データの仕様を指示し、１３ｂを介してビデオ出力部
１３の対応すべき画像データの仕様を指示する。画像描
画部１６はフレームメモリ構成単位１，２，３，４，
５，６，７，８に常時アクセス可能である。

【００１４】図示するように、フレームメモリ構成単位
１，２，３，４の計４つがビデオ入力部１１に、フレー
ムメモリ構成単位５，６，７，８の計４つがビデオ出力
部１３への接続を選択した状態になっている。以下、ビ
デオ入力部およびビデオ出力部にフレームメモリ構成単
位を各々４つ分配した場合を例に取り説明を続ける。

【００１５】図３は図２における全フレームメモリ構成
単位のメモリアドレスマップである。

【００１６】図示するように、画像描画部のアクセスに
関し、全フレームメモリ構成単位のアドレスが（０）か
ら（８ｎ−１）までの単一のメモリ空間にマッピングさ
れている。各々のフレームメモリ構成単位にはｎアドレ
スが割当てられる。各々のｎアドレスは、対応するフレ
ームメモリ構成単位をビデオ入力部１１に接続すればビ
デオ信号の入力側として使用できる。逆に、ビデオ出力
部１３に接続すればビデオ信号の出力側として使用する
ことが可能である。

【００１７】図４は、コンピュータグラフィックスとビ
デオ信号との合成方法について説明するフローチャート
である。ステップ５０１では、ビデオ入力部１１との接
続を選択したフレームメモリ構成単位１，２，３，４に
ビデオ信号が入力され書き込まれる。ステップ５０２で
は画像描画部１６が、フレームメモリ構成単位１，２，
３，４に記憶されている画像データの読み出しを行う、
ステップ５０３で読み出した画像データに対してテキス
チャーマッピング等の数値計算による加工を行い、ステ
ップ５０５で加工後の画像データをビデオ出力部との接
続を選択したフレームメモリ構成単位５，６，７，８に
書き込む。ステップ５０４では画像描画部１６は、テキ
スチャーマッピング等の数値計算後の画像データを張り
付ける３次元図形も、ビデオ出力部との接続を選択した
フレームメモリ構成単位５，６，７，８に書き込む。こ
れにより、コンピュータグラフィックスとビデオ信号と
を合成し、ビデオ信号として出力することができる。こ
のような処理の結果、図５に示すようなコンピュータグ
ラフィックスとビデオ信号とを合成した後の表示画面が
得られるものである。

【００１８】図６は、フレームメモリ構成単位とビデオ
入力部またはビデオ出力部との接続を管理するための制
御テーブルである。本制御テーブルは制御部１５に保管
される。

【００１９】本実施例では、入力バッファをダブルバッ
ファにて構成している。フレームメモリ構成単位１，２
をダブルバッファａに、フレームメモリ構成単位３，４
をダブルバッファｂに割当てる。一方、出力バッファも
ダブルバッファにて構成している。フレームメモリ構成
単位５，６をダブルバッファａに、フレームメモリ構成
単位７，８をダブルバッファｂに割当てる。

【００２０】制御テーブルへの登録を変更し、複数のフ
レームメモリ構成単位の組み合わせを切り換えることに
よって、シングルバッファ，ダブルバッファ，トリプル
バッファのいずれとしてもフレームメモリ構成単位を使
用することが可能である。

【００２１】図７は、画素インタリーブの有無に対する
フレームメモリの構成を説明するための図である。

【００２２】フレームメモリ構成単位１，２の組み合わ
せを例に説明する。ここでは、１つのフレームメモリ構
成単位のサイズを、縦５１２画素，横１０２４画素，奥
行き８ビットとする。画素インタリーブの無い時は各々
のフレームメモリ構成単位は単独でも画像データを格納
できるが、同図では２つのフレームメモリ構成単位を奥
行き方向に重ね合わせ、縦５１２画素，横１０２４画
素，奥行き１６ビットのフレームメモリとして使用する
例を示す。画素インタリーブの有る時は縦1024画素，横
１０２４画素，奥行き８ビットの画像データの隣合う２
画素をそれぞれのフレームメモリ構成単位に記憶する。

【００２３】画素インタリーブの有無は図６に示す制御
テーブルに登録しておく。

【００２４】画素インタリーブの有無をフレームメモリ
構成単位毎に切り換え得ることにより、並列アクセスに
より高速書き込み読み出しが必要でかつ画像サイズの大
きいビデオ信号と、書き込み読み出しが十分に長くかつ
画像サイズの小さなビデオ信号とに、フレームメモリサ
イズとアクセス速度とを最適化できる。

【００２５】図８は、ビデオ入力部の構成ブロック図で
ある。７１はＮＴＳＣ信号をＹＵＶ信号に変換するＮＴ
ＳＣデコーダ、７２はＹＵＶ信号をＲＧＢ信号に変換す
る変換マトリックス、７３はＲＧＢ信号をより限定した
ビット数の画像データに変換するカラーテーブル、７４
は画素インタリーブに応じて画像データの並列化を行う
直並列変換部、７５はＹＵＶ信号，ＲＧＢ信号、および
ＲＧＢ信号を限定したビット数の画像データからいずれ
か１つを線１１ｂの制御信号に基づき選択する。選択部
から出力する画像データは線１１ａを介してフレームメ
モリ構成単位に接続する。

【００２６】本実施例では入力するビデオ信号として、
日本および米国でテレビジョン信号に使用しているＮＴ
ＳＣ信号を想定している。しかしながら、欧州のテレビ
ジョン信号であるＰＡＬの場合やＨＤＴＶの場合でも、
ＮＴＳＣデコーダ７１を各々の専用のデコーダに取り替
えれば対応が可能である。

【００２７】図９は、ビデオ出力部の構成ブロック図で
ある。８１はフレームメモリ構成単位から入力した画像
データが、ＹＵＶ信号，ＲＧＢ信号、およびＲＧＢ信号
を限定したビット数の画像データのいずれであるかを線
１３ｂの制御信号に基づき選択する選択部、１３ａはフ
レームメモリ構成単位からの画像データを選択部８１に
入力する信号線、８２は画素インタリーブに応じて画像
データの直列化を行う並直列変換部、８３はより限定し
たビット数の画像データをＲＧＢ信号に変換するカラー
テーブル、８４はＲＧＢ信号をＹＵＶ信号に変換する変
換マトリックス、８５はＹＵＶ信号をＮＴＳＣ信号に変
換するＮＴＳＣエンコーダである。

【００２８】本実施例では出力するビデオ信号として、
ＮＴＳＣ信号を想定している。しかしながら、ＰＡＬの
場合やＨＤＴＶの場合でも、ＮＴＳＣエンコーダ８５を
各々の専用のエンコーダに取り替えれば対応が可能であ
る。

【００２９】図１０は、フレームメモリ構成単位の構成
ブロック図である。９１はランダムポート、９２はラン
ダムアクセスメモリ（ＲＡＭ）、９３はシリアルポー
ト、９４はビデオ出力部に接続するための切断可能なバ
ッファ、９５はビデオ入力部に接続するための切断可能
なバッファ、このバッファ９４，９５は制御部１５によ
り、ビデオ入力部又は出力部のいずれに接続するか選択
制御された際の接続の切り替えを行うものでありまた後
述する図１１の説明に記したように画像描画部１６から
のメモリへのアクセスの際に、メモリへのデータ入力を
防ぐため、切断するよう動作するものである。９６はバ
ッファ９４の切断を制御する条件判断部、９７はバッフ
ァ９５の切断を制御する条件判断部、９８は入出力設定
レジスタ、９９は入力ビデオ信号のフレーム同期信号ま
たは出力ビデオ信号のフレーム同期信号とを切り換える
選択器、１００は更新要求レジスタ、１０１は更新確認
レジスタ、１０２は同期調整部、１０３はコマ落し比率
レジスタ、１０４はシフトレジスタ、１０５はコマ落し
完了レジスタである。

【００３０】フレームメモリ構成単位を構成するレジス
タ等の動作手順については、以下の、図１１，図１２，
図１３，図１４，図１５の説明と合わせ行う。

【００３１】ランダムアクセスメモリ（ＲＡＭ）９２に
は汎用ビデオＲＡＭ（ＶＲＡＭ）を用いることができ
る。ＶＲＡＭは、内部にストリップバッファと呼ばれる
バッファを有しており、入力ビデオ信号と出力ビデオ信
号との画素クロックの差を吸収できる。仮に、ＶＲＡＭ
でないダイナミックＲＡＭ（ＤＲＡＭ）又はスタティッ
クＲＡＭ(ＳＲＡＭ)を使用するときには、画素クロック
の差を吸収するためのバッファを追加すれば良い。図１
６は、フレームメモリ構成単位におけるＶＲＡＭの動作
を説明するタイミングチャートである。本図では、ビデ
オ入力部１１からフレームメモリ構成単位１，２，３，
４にビデオ信号を格納する場合について示す。入力ビデ
オ信号の画素サイクルを示す画素クロックとメモリサイ
クルとは非同期である。そして、水平同期直後のブラン
キング期間には有効な画素情報はない。

【００３２】一般に、ＶＲＡＭのスプリットバッファは
ダブルバッファ構成になっているが、その各々のバッフ
ァの容量は入力ビデオ信号の１ラスタ分を格納するには
満たない。ブランキング期間後、ｎ画素を格納できるス
プリットバッファに、画素クロックに同期してビデオ信
号を入力する。次に、スプリットバッファを切り換え、
後続のｎ画素をもう片方のスプリットバッファに格納す
る。この間、ｎ画素の格納を終了したスプリットバッフ
ァからメモリに対してデータ転送を行う。このデータ転
送は、メモリサイクルに同期したデータ転送信号の指示
により起動される。以上の動作の結果、画素クロックと
メモリサイクルとが非同期であることに起因する動作の
ずれを吸収できる。

【００３３】図１１は、新たな１フレームを静止画とし
て更新フレームメモリ構成単位に記憶する場合のタイミ
ングチャートである。

【００３４】画像描画部１６は、入力用のフレームメモ
リ構成単位１，２，３，４からの画像データの読み出し
を完了すると、更新要求命令を出力し更新要求レジスタ
100をセットする。同期調整部１０２は、更新要求レジ
スタ１００のセットされたことをフレーム同期信号に同
期させて更新確認レジスタ１０１に伝える。画像描画部
１６は更新確認レジスタ１０１のセットを確認し、更新
要求レジスタ１００をリセットする。同期調整部１０２
は、更新要求レジスタ１００のリセットされたことを、
セットする時と同様にフレーム同期信号に同期させて更
新確認レジスタ１０１に伝える。この結果、更新確認レ
ジスタ１０１は１フレーム期間セットされる。一方、更
新確認レジスタ１０１に１フレーム期間セットされるの
と同じ信号が条件判断部９７にも出力される。条件判断
部９７は、フレームメモリ構成単位をビデオ入力部に接
続するための、切断可能なバッファ９５の切断を制御す
る。そして、バッファ９５が切断されている時、ビデオ
信号入力部に接続したフレームメモリ構成単位の記憶内
容は固定されており、画像描画部１６への画像データの
読み出しができる。

【００３５】このように、ビデオ入力部への接続を選択
したフレームメモリ構成単位に対し、フレーム更新要求
命令を用いることにより、入力ビデオ信号の１フレーム
分の画像データを新たな静止画としてフレームメモリ構
成単位の記憶内容にできる。図１２は入力ビデオ信号の
毎フレームを動画としてフレームメモリ構成単位に記憶
する場合のタイミングチャートである。

【００３６】入力用のフレームメモリ構成単位１，２，
３，４をダブルバッファにして用いる場合を例示してい
る。画像描画部１６は、ダブルバッファａからの画像デ
ータの読み出しを完了すると、ダブルバッファａの更新
要求レジスタ１００をセットする。同期調整部１０２
は、更新要求レジスタ１００のセットされたことをフレ
ーム同期信号に同期させて更新確認レジスタ１０１に伝
える。画像描画部１６は更新確認レジスタ１０１のセッ
トを確認し、更新要求レジスタ１００をリセットする。
ダブルバッファａの更新確認レジスタ１０１がセットさ
れている間、ダブルバッファｂからの画像データの読み
出しができる。この読み出しが完了すると、画像描画部
１６はダブルバッファｂの更新要求レジスタ１００をセ
ットする。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。ダブルバッファｂの更新確認レジスタ１０１がセッ
トされている間、ダブルバッファａからの画像データの
読み出しができる。この読み出しが完了すると、画像描
画部１６はダブルバッファａの更新要求レジスタ１００
を再度セットする。以上の動作を繰り返すことにより、
入力ビデオ信号の毎フレームをフレームメモリ構成単位
に記憶することができる。

【００３７】ただしここでは、画像描画部１６のダブル
バッファからの画像データの読み出し時間が、１フレー
ム期間内に毎回収まるものと仮定している。

【００３８】以上のように、図１１を用いて説明した、
フレーム更新要求命令を発行するまではフレームメモリ
構成単位の記憶内容が固定されたまま保存され、同命令
を発行すると初めてフレームメモリ構成単位の内容が１
フレーム分だけ新たな静止画として更新される動作と、
図１２を用いて説明した、ビデオ入力部への接続を選択
したフレームメモリ構成単位がビデオ信号の毎フレーム
を動画として入力する動作とは、画像描画部が行うレジ
スタの制御方法を切り換えることにより実現できる。

【００３９】図１３は図１２において画像描画部のフレ
ームメモリ構成単位からの読み出しが１フレーム期間を
越えた場合のタイミングチャートである。

【００４０】入力用のフレームメモリ構成単位１，２，
３，４をダブルバッファにして用いる場合を例示してい
る。画像描画部１６は、ダブルバッファａからの画像デ
ータの読み出しを完了すると、ダブルバッファａの更新
要求レジスタ１００をセットする。同期調整部１０２
は、更新要求レジスタ１００のセットされたことをフレ
ーム同期信号に同期させて更新確認レジスタ１０１に伝
える。画像描画部１６は更新確認レジスタ１０１のセッ
トを確認し、更新要求レジスタ１００をリセットする。
ダブルバッファａの更新確認レジスタ１０１がセットさ
れている間、ダブルバッファｂからの画像データの読み
出しができる。この読み出しが完了すると、画像描画部
１６はダブルバッファｂの更新要求レジスタ１００をセ
ットする。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。ここまでは、図１２の場合と同様である。

【００４１】さて、画像描画部１６が行っている入力用
のフレームメモリ構成単位からの画像データの読み出し
の処理が１フレーム期間内に終了しない場合には、次の
フレーム期間にまたがって読み出しの処理を続行する。
読み出しの処理を終了した後に、画像描画部１６はダブ
ルバッファａの更新要求レジスタ１００をセットし、図
１２に示す通常のレジスタの制御手順に戻る。

【００４２】図１４はコマ落しをした入力ビデオ信号の
フレームをフレームメモリ構成単位に記憶する場合のタ
イミングチャートである。

【００４３】フレームメモリ構成単位を入力用のダブル
バッファにして用いる場合について例示している。同図
は１／２にコマ落しをする場合について示しており、コ
マ落し比率レジスタ１０３には、コマ落し比率１／２を
セットする。

【００４４】画像描画部１６は、画像データの読み出し
完了後にダブルバッファａの更新要求レジスタ１００を
セットする。同期調整部１０２は、更新要求レジスタ１
００のセットされたことをフレーム同期信号に同期させ
て更新確認レジスタ１０１に伝える。同期調整部１０２
の出力はシフトレジスタ１０４にも出力される。シフト
レジスタ１０４にて１フレーム期間遅延させた更新要求
レジスタ１００の内容をコマ落し完了レジスタ１０５に
出力する。画像描画部１６は更新確認レジスタ１０１の
セットを確認し、更新要求レジスタ１００をリセットす
る。次に、画像描画部１６はダブルバッファａのコマ落
し完了レジスタ１０５のセットを確認し、これと共にダ
ブルバッファｂからの画像データの読み出し完了の条件
がそろった後、ダブルバッファｂの更新要求レジスタ１
００をセットする。以下、同様の動作を繰り返す。

【００４５】上記の処理手順により、コマ落し比率に従
った動画の入力が可能である。なお、コマ落しの比率に
従いシフトレジスタ１０４の段数を増減させる必要があ
る。また、コマ落し比率レジスタ１０３とシフトレジス
タ１０４を用いたコマ落し制御手段の代わりに、１秒間
３０フレーム各々についての間引きの有無を３０フレー
ム分全てについて登録する制御テーブルを用いれば、１
秒当たりに更新するフレーム数を任意に設定することも
できる。

【００４６】図１５はビデオ信号出力部に接続したフレ
ームメモリ構成単位から、ダブルバッファを用いてビデ
オ信号を出力する場合のタイミングチャートである。

【００４７】出力用のフレームメモリ構成単位をダブル
バッファにして用いる場合を例示している。画像描画部
１６は、画像データのダブルバッファａへの書き込みが
完了すると、ダブルバッファａの更新要求レジスタ１０
０をセットし、ダブルバッファｂの更新要求レジスタ１
００をリセットする。同期調整部１０２は、更新要求レ
ジスタ１００のセットされたことをフレーム同期信号に
同期させて更新確認レジスタ１０１に伝える。但し、画
像描画部１６は更新確認レジスタ１０１のセットを確認
しても、更新要求レジスタ１００のリセットを行わな
い。次に画像描画部１６はダブルバッファｂへの書き込
みが完了すると、更新要求レジスタ１００のセットとダ
ブルバッファａの更新要求レジスタ１００のリセットを
行う。以下同様の動作を繰り返す。

【００４８】一方、更新確認レジスタ１０１にセットさ
れるのと同じ信号が条件判断部９６にも出力される。条
件判断部９６は、フレームメモリ構成単位をビデオ入力
部に接続するための、切断可能なバッファ９４の切断を
制御する。そして、バッファ９４が切断されている時、
ビデオ出力部に接続したフレームメモリ構成単位５，
６，７，８に対し、画像描画部１６からの画像データの
書き込みができる。

【００４９】以上説明したように、ビデオ入力部への接
続を選択したフレームメモリ構成単位に対し記憶内容の
更新を指示するためのフレーム更新要求命令を用いて、
出力バッファとしてビデオ出力部への接続を選択したフ
レームメモリ構成単位の制御も可能である。

【００５０】図１７は、本発明の他の実施例を示す構成
ブロック図である。１１０は主記憶部、１１２は選択
器、１１４はビデオ入力部、１１６はビデオ入力用のラ
スタバッファ、１１８はビデオ出力用のラスタバッフ
ァ、１２０はビデオ出力部、122は画像描画部、１２６
はＣＰＵである。主記憶部１１０はプログラムとそのデ
ータ，展開前後の図形データ，ビデオ信号の入力データ
及びビデオ信号の表示データを格納する。

【００５１】ビデオ信号の入力データに関しては、まず
入力ビデオ信号をビデオ入力部114においてディジタル
画像データに変換した後、１ラスタ分を入力ビデオ信号
の画素クロックに同期してラスタバッファ１１６に一旦
格納する。次に、選択器112がラスタバッファ１１６を
選択すると、ビデオ信号の入力データをラスタバッファ
１１６からメモリサイクルに同期して読み出し、主記憶
部１１０に出力する。これとは逆に、主記憶部１１０の
ビデオ信号の表示データを出力する場合、選択器１１２
の選択したラスタバッファ１１８に対し、主記憶部１１
０はメモリサイクルに同期して１ラスタ分の表示データ
を出力する。そして、ビデオ出力部１２０が、出力ビデ
オ信号の画素クロックに同期してラスタバッファ１１８
の内容を読み出し、ビデオ信号に変換する。

【００５２】さて、ＣＰＵ１２６はプログラムとそのデ
ータ及びコンピュータグラフィックスの図形データを管
理する。まず、コンピュータグラフィックスの図形デー
タを画像描画部１２２で展開する場合、選択器１１２は
画像描画部１２２を選択し、主記憶部１１０から図形デ
ータを画像描画部１２２に出力する。画像描画部122は
展開した後の図形データを、選択器１１２を介して主記
憶部１１０に出力する。他方、プログラムとそのデータ
を主記憶部１１０から入出力する場合、選択器１１２は
線１２４を選択し、主記憶部１１０とＣＰＵ１２６とを
接続する。このように、選択器１１２は、ビデオ入力用
のラスタバッファ１１６，ビデオ出力用のラスタバッフ
ァ１１８，画像描画部１２２，線１２４のいずれか１つ
を選択し、主記憶部１１０と接続する。

【００５３】本実施例は、主記憶部１１０に関しシング
ルポート構成であり、ＤＲＡＭを用いた構成に適してい
る。

【００５４】ところで、ビデオ信号の入力データを格納
する主記憶部１１０内のビデオ入力領域、及びビデオ信
号の表示データを格納する主記憶部１１０内のビデオ出
力領域は、１画素を単位とする任意の大きさで確保でき
る。これを実現するにはアドレスマップを作成し、ビデ
オ入力領域及びビデオ出力領域の各々にメモリ領域を割
当てれば良い。これとは別に、主記憶部１１０の一定容
量のメモリ領域をあらかじめフレームメモリ構成単位と
して定め、これら複数のフレームメモリ構成単位を組み
合わせてビデオ入力領域及びビデオ出力領域を構成して
も良い。

【００５５】尚、本発明の他の実施例として、図１の構
成において、マウスやキーボード等の入力装置からのア
クセスをインターフェースとする入力インターフェース
部をバス１７に接続し、他の装置との通信を制御する通
信制御部をバス１７に接続し、各装置間での相互通信を
行うことにより、容易に遠隔会議システムを実現できる
ものである。

【００５６】

【発明の効果】本発明によれば、フレームメモリを入力
用，出力用に兼用した画像処理装置を構成することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成ブロック図で
ある。

【図２】本発明の適用例を示す構成ブロック図である。

【図３】図２における全フレームメモリ構成単位のメモ
リアドレスマップである。

【図４】コンピュータグラフィックスとビデオ信号との
合成方法について説明するフローチャートである。

【図５】コンピュータグラフィックスとビデオ信号との
合成後の表示画面を表す図である。

【図６】フレームメモリ構成単位とビデオ入力部または
ビデオ出力部との接続を管理するための制御テーブルで
ある。

【図７】画素インタリーブの有無に対するフレームメモ
リの構成を説明するための図である。

【図８】ビデオ入力部の構成ブロック図である。

【図９】ビデオ出力部の構成ブロック図である。

【図１０】フレームメモリ構成単位の構成ブロック図で
ある。

【図１１】新たな１フレームを静止画として更新フレー
ムメモリ構成単位に記憶する場合のタイミングチャート
である。

【図１２】入力ビデオ信号の毎フレームをフレームメモ
リ構成単位に記憶する場合のタイミングチャートであ
る。

【図１３】図１２において画像描画部のフレームメモリ
構成単位からの読み出しが１フレーム期間を越えた場合
のタイミングチャートである。

【図１４】コマ落しをした入力ビデオ信号のフレームを
フレームメモリ構成単位に記憶する場合のタイミングチ
ャートである。

【図１５】ビデオ信号出力部に接続したフレームメモリ
構成単位から、ダブルバッファを用いてビデオ信号を出
力する場合のタイミングチャートである。

【図１６】フレームメモリ構成単位におけるＶＲＡＭの
動作を説明するタイミングチャートである。

【図１７】本発明の実施例を示す構成ブロック図であ
る。

【符号の説明】

１〜８…フレームメモリ構成単位、１１…ビデオ入力
部、１２…フレーム同期検出部、１３…ビデオ出力部、
１４…フレーム同期発生部、１５…制御部、１６…画像
描画部、１７…信号バス、１８…ＣＰＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福永 泰 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭61−34586（ＪＰ，Ａ) 特開 平４−366895（ＪＰ，Ａ) 特開 平１−97988（ＪＰ，Ａ) 特開 昭61−62096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/39 G06F 3/153 G09G 5/00 H04N 5/265

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】複数の画像データを記憶するフレームメモ
   リと、 ビデオ信号を画像データに変換し、前記フレームメモリ
   に前記画像データを書き込むビデオ入力部と、 前記フレームメモリに記憶された画像データを読み出し
   て出力するビデオ出力部と、 ＣＰＵからの指示により、図形データを展開して画像デ
   ータを生成し、又は前記フレームメモリに記憶された画
   像データを読み出し、加工処理して前記フレームメモリ
   に書き込む画像描画部と、 前記フレームメモリに対する前記ビデオ入力部からの画
   像データの書き込みと、前記ビデオ出力部への画像デー
   タの読み出しと、前記画像描画部における画像データの
   読み出し又は書き込みとを選択して前記フレームメモリ
   に接続する制御部とを有することを特徴とする画像処理
   装置。
2. 【請求項２】請求項１において、 前記ビデオ入力部は入力された画像データをＲＧＢのフ
   ォーマット又はＹＵＶのフォーマットに変換することを
   特徴とする画像処理装置。
3. 【請求項３】請求項１又は２において、 前記ビデオ出力部は入力された画像データをＲＧＢのフ
   ォーマット又はＹＵＶのフォーマットに変換することを
   特徴とする画像処理装置。
4. 【請求項４】請求項１，２又は３において、 前記制御部は、前記ビデオ入力部に入力される画像デー
   タのフレーム同期信号に同期して、前記フレームメモリ
   に画像データを書き込むことを特徴とする画像処理装
   置。
5. 【請求項５】請求項１，２，３又は４において、 前記ビデオ入力部と前記ビデオ出力部は、それぞれ異な
   った同期信号によって上記フレームメモリへの書き込み
   及び読み出しを行うことを特徴とする画像処理装置。
6. 【請求項６】請求項１，２，３，４又は５において、 前記フレームメモリはダブルバッファで構成されている
   ことを特徴とする画像処理装置。
7. 【請求項７】ビデオ入力部に入力された画像データを書
   き込むためのフレームメモリに対するアクセスと、表示
   部に画像データを出力するための前記フレームメモリに
   対するアクセスと、画像描画部が図形データを展開して
   画像データを生成するための前記フレームメモリに対す
   るアクセスとを前記ビデオ入力部に入力される画像デー
   タのフレーム同期信号に基づいて制御する画像処理方
   法。