JPH07225562A - 走査変換装置 - Google Patents
走査変換装置Info
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- JPH07225562A JPH07225562A JP6018250A JP1825094A JPH07225562A JP H07225562 A JPH07225562 A JP H07225562A JP 6018250 A JP6018250 A JP 6018250A JP 1825094 A JP1825094 A JP 1825094A JP H07225562 A JPH07225562 A JP H07225562A
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- Japan
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- memory
- signal
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- Television Systems (AREA)
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Abstract
(57)【要約】
【目的】 画像描画手段であるパソコンとＴＶ信号へ変
換するスキャンコンバータを一体化し、描画時点から色
表現をＴＶ信号に合わせ、描画タイミングをＴＶ信号に
同期させることで、色表現変換処理や、画像メモリを削
減し、コスト低減を図る。 【構成】 少なくとも１画面分の画像を記憶する画像メ
モリ２と、画像メモリ２に画像を描画するＣＰＵ等の描
画手段１と、画像メモリ２から読み出した画像２ライン
分を記憶するラインメモリ３、４と、画像メモリ２から
の読み出しおよびラインメモリ３、４の読み出し書き込
みを制御するメモリ制御手段５と、２つのラインメモリ
３、４の出力から新たなラインを作りだす補間手段６
と、描画手段１およびメモリ制御手段５に同期信号を与
える同期信号発生手段７とから構成される。
換するスキャンコンバータを一体化し、描画時点から色
表現をＴＶ信号に合わせ、描画タイミングをＴＶ信号に
同期させることで、色表現変換処理や、画像メモリを削
減し、コスト低減を図る。 【構成】 少なくとも１画面分の画像を記憶する画像メ
モリ２と、画像メモリ２に画像を描画するＣＰＵ等の描
画手段１と、画像メモリ２から読み出した画像２ライン
分を記憶するラインメモリ３、４と、画像メモリ２から
の読み出しおよびラインメモリ３、４の読み出し書き込
みを制御するメモリ制御手段５と、２つのラインメモリ
３、４の出力から新たなラインを作りだす補間手段６
と、描画手段１およびメモリ制御手段５に同期信号を与
える同期信号発生手段７とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータディスプ
レイに代表される順次走査の画像を、ＴＶ信号であるＮ
ＴＳＣ、ＰＡＬなどの飛び越し走査の画像に変換するた
めの装置、特に映像製作用のタイトル文字発生装置な
ど、生成した画像をＴＶ信号に変換して表示する機器に
好適な走査変換装置に関する。
レイに代表される順次走査の画像を、ＴＶ信号であるＮ
ＴＳＣ、ＰＡＬなどの飛び越し走査の画像に変換するた
めの装置、特に映像製作用のタイトル文字発生装置な
ど、生成した画像をＴＶ信号に変換して表示する機器に
好適な走査変換装置に関する。
【０００２】
【従来の技術】近年、パソコンによるコンピュータグラ
フィックスで作成した画像をＴＶ信号に変換して記録す
るニーズが急増している。例えば、タイトル文字やグラ
フィック等をパソコンで作成し、ＴＶ信号に変換して、
ＶＴＲに記録する場合などである。
フィックスで作成した画像をＴＶ信号に変換して記録す
るニーズが急増している。例えば、タイトル文字やグラ
フィック等をパソコンで作成し、ＴＶ信号に変換して、
ＶＴＲに記録する場合などである。
【０００３】ところが、パソコンの標準的な表示形式で
あるＶＧＡとＴＶ信号であるＮＴＳＣ、ＰＡＬ方式とは
下記表のように大きく異なる。
あるＶＧＡとＴＶ信号であるＮＴＳＣ、ＰＡＬ方式とは
下記表のように大きく異なる。
【０００４】
【表１】
【０００５】上記表で、信号成分について、ＶＧＡはＲ
ＧＢを均等の比で扱うが、ＴＶ信号は輝度（Ｙ）と色差
（Ｙ，Ｖ）で表し、Ｕ、ＶをＹの半分の情報量で扱う、
いわゆる４２２形式が標準である。
ＧＢを均等の比で扱うが、ＴＶ信号は輝度（Ｙ）と色差
（Ｙ，Ｖ）で表し、Ｕ、ＶをＹの半分の情報量で扱う、
いわゆる４２２形式が標準である。
【０００６】図６は従来の２方式の変換を行なうための
装置構成を示し、パソコンのＶＧＡ出力をスキャンコン
バータ（走査変換装置）に入力し、ＴＶ信号に変換して
から表示や記録を実現している。具体的には、まずパソ
コン１００のＣＰＵ１０１が画像メモリ１０２へ描画
し、読み出し部１０３によって表示する。次に、スキャ
ンコンバータ２００は、Ｒ／Ｗ制御部２０１の制御のも
と、ＹＵＶ変換部２０２で信号成分をＲＧＢからＹＵＶ
に変換した後、フレームメモリ２０３に書き込む。一方
これとは非同期にＴＶ信号の同期に合わせて、フレーム
メモリ２０２から読み出し、隣合う走査線から新たな走
査線を作るため、２つのラインメモリ２０４、２０５を
使って、補間演算部２０６で補間演算をする。
装置構成を示し、パソコンのＶＧＡ出力をスキャンコン
バータ（走査変換装置）に入力し、ＴＶ信号に変換して
から表示や記録を実現している。具体的には、まずパソ
コン１００のＣＰＵ１０１が画像メモリ１０２へ描画
し、読み出し部１０３によって表示する。次に、スキャ
ンコンバータ２００は、Ｒ／Ｗ制御部２０１の制御のも
と、ＹＵＶ変換部２０２で信号成分をＲＧＢからＹＵＶ
に変換した後、フレームメモリ２０３に書き込む。一方
これとは非同期にＴＶ信号の同期に合わせて、フレーム
メモリ２０２から読み出し、隣合う走査線から新たな走
査線を作るため、２つのラインメモリ２０４、２０５を
使って、補間演算部２０６で補間演算をする。
【０００７】走査線が異なるＰＡＬ方式の場合は、この
補間によって４８０本から５７５本を作る必要があるた
め、補間処理は必須である。また、ＮＴＳＣ方式の場合
は、走査線数はほぼ同じであるが、走査線１本の横線が
画像に含まれると、その部分がフリッカになってしまう
ので、これを除去するめに、２ラインから補間処理を行
なって平均化している。したがって、画質を維持するた
めには、両方式とも補間が必要である。
補間によって４８０本から５７５本を作る必要があるた
め、補間処理は必須である。また、ＮＴＳＣ方式の場合
は、走査線数はほぼ同じであるが、走査線１本の横線が
画像に含まれると、その部分がフリッカになってしまう
ので、これを除去するめに、２ラインから補間処理を行
なって平均化している。したがって、画質を維持するた
めには、両方式とも補間が必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、画像メモリ、ＹＵＶ変換部、フレームメ
モリ等が必要であり、装置が高価になる問題があった。
例えば、ＲＧＢ各８ビットで６４０×４８０画素の画像
をメモリするには、１Ｍのメモリが９個必要であり、ま
た、ＲＧＢ→ＹＵＶ変換するには、少なくとも３０００
ゲート規模の論理演算回路が必要になる。さらにＹ（８
ビット）、Ｕ／Ｖ（８ビット）に対し、６Ｍ程度のフレ
ームメモリが必要である。
来の構成では、画像メモリ、ＹＵＶ変換部、フレームメ
モリ等が必要であり、装置が高価になる問題があった。
例えば、ＲＧＢ各８ビットで６４０×４８０画素の画像
をメモリするには、１Ｍのメモリが９個必要であり、ま
た、ＲＧＢ→ＹＵＶ変換するには、少なくとも３０００
ゲート規模の論理演算回路が必要になる。さらにＹ（８
ビット）、Ｕ／Ｖ（８ビット）に対し、６Ｍ程度のフレ
ームメモリが必要である。
【０００９】本発明は、このような課題を解決し、コス
ト低減を図った走査変換装置を提供することを目的とす
るものである。
ト低減を図った走査変換装置を提供することを目的とす
るものである。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、図１に示すように、少なくとも１画面分
の画像を記憶する画像メモリ２と、画像メモリ２に画像
を描画する描画手段１と、画像メモリ２から読み出した
画像２ライン分を記憶する２つのラインメモリ３、４
と、画像メモリ２からの読み出しおよびラインメモリ
３、４の読み出し書き込みを制御するメモリ制御手段５
と、２つのラインメモリ３、４の出力から新たなライン
を作りだす補間手段６と、描画手段１およびメモリ制御
手段５に同期信号を与える同期信号発生手段７とを備え
ている。
成するために、図１に示すように、少なくとも１画面分
の画像を記憶する画像メモリ２と、画像メモリ２に画像
を描画する描画手段１と、画像メモリ２から読み出した
画像２ライン分を記憶する２つのラインメモリ３、４
と、画像メモリ２からの読み出しおよびラインメモリ
３、４の読み出し書き込みを制御するメモリ制御手段５
と、２つのラインメモリ３、４の出力から新たなライン
を作りだす補間手段６と、描画手段１およびメモリ制御
手段５に同期信号を与える同期信号発生手段７とを備え
ている。
【００１１】
【作用】ＣＰＵ等の描画手段１により描画された画像
は、画像メモリ２に書き込まれる。複数枚の画像を描画
するときなど、書き込み開始は、同期信号発生部７の垂
直同期信号に合わせることで、表示を管理する。次に、
同期信号発生部７の同期信号に合わせ、画像メモリ２か
ら順次読み出して、ラインメモリ３とラインメモリ４に
書き込む。このタイミングはメモリ制御部５によって制
御され、順次走査の２つのラインから補間手段６により
補間演算をし、１つのラインを合成する。
は、画像メモリ２に書き込まれる。複数枚の画像を描画
するときなど、書き込み開始は、同期信号発生部７の垂
直同期信号に合わせることで、表示を管理する。次に、
同期信号発生部７の同期信号に合わせ、画像メモリ２か
ら順次読み出して、ラインメモリ３とラインメモリ４に
書き込む。このタイミングはメモリ制御部５によって制
御され、順次走査の２つのラインから補間手段６により
補間演算をし、１つのラインを合成する。
【００１２】したがって本発明によれば、従来のパソコ
ンと走査変換装置を一体化し、描画タイミングそのもの
をＴＶ信号に同期させることで、画像メモリとフレーム
を共用し、さらに、信号成分をＲＧＢ（各８ビット）で
はなく、描画時点からＹＵＶを４２２形式で書き込むこ
とにより、ＲＧＢ→ＹＵＶ変換を不要にし、画像メモリ
も２４ビットから１６ビットにして、従来の２／３で済
ませることができる。
ンと走査変換装置を一体化し、描画タイミングそのもの
をＴＶ信号に同期させることで、画像メモリとフレーム
を共用し、さらに、信号成分をＲＧＢ（各８ビット）で
はなく、描画時点からＹＵＶを４２２形式で書き込むこ
とにより、ＲＧＢ→ＹＵＶ変換を不要にし、画像メモリ
も２４ビットから１６ビットにして、従来の２／３で済
ませることができる。
【００１３】
【実施例】図２は本発明の一実施例の構成を示すもので
ある。図２において、１１はＶＲＡＭ制御機能と外部同
期機能を持つグラフィック・システム・プロセッサ（Ｇ
ＳＰ）であり、描画手段としてのＣＰＵである。１２は
命令格納用のＤＲＡＭ，１３、１４は画像メモリとして
の汎用の２ポートＶＲＡＭである。１５、１６は垂直補
間用のラインメモリ、１７は画像メモリ１３、１４から
の読み出しとラインメモリ１５、１６の読み出しおよび
書き込みを制御するメモリＲ／Ｗ制御部、１８は垂直補
間処理部、１９は水平補間用の１画素遅れ要素、２０は
水平補間処理部、２１は補間係数テーブル、２２は垂直
水平同期用の同期信号発生部、２３はＮＴＳＣ／ＰＡＬ
エンコーダ、２４はＤ／Ａ変換部である。
ある。図２において、１１はＶＲＡＭ制御機能と外部同
期機能を持つグラフィック・システム・プロセッサ（Ｇ
ＳＰ）であり、描画手段としてのＣＰＵである。１２は
命令格納用のＤＲＡＭ，１３、１４は画像メモリとして
の汎用の２ポートＶＲＡＭである。１５、１６は垂直補
間用のラインメモリ、１７は画像メモリ１３、１４から
の読み出しとラインメモリ１５、１６の読み出しおよび
書き込みを制御するメモリＲ／Ｗ制御部、１８は垂直補
間処理部、１９は水平補間用の１画素遅れ要素、２０は
水平補間処理部、２１は補間係数テーブル、２２は垂直
水平同期用の同期信号発生部、２３はＮＴＳＣ／ＰＡＬ
エンコーダ、２４はＤ／Ａ変換部である。
【００１４】次に、上記実施例の動作について説明す
る。グラフィック・システム・プロセッサ１１は、ＤＲ
ＡＭ１２に格納された命令を順次読み出すとともに、同
期信号発生部２２により同期結合され、描画時間の管理
やＶＲＡＭ１３、１４のリード転送動作を司どる。ＶＲ
ＡＭ１３、１４は、ＶＧＡの画面を２面分記憶できる。
これは、Ａ面を表示している間にＢ面に描画し、Ｂ面を
表示中はＡ面に描画するためである。こうすると、ＴＶ
信号のフィールド単位で画像を更新できるので、動きの
ある映像をリアルタイムで表示可能になる。信号成分は
ＹＵＶで、ＵとＶは時分割多重し、水平画素数をＹの半
分にしている。
る。グラフィック・システム・プロセッサ１１は、ＤＲ
ＡＭ１２に格納された命令を順次読み出すとともに、同
期信号発生部２２により同期結合され、描画時間の管理
やＶＲＡＭ１３、１４のリード転送動作を司どる。ＶＲ
ＡＭ１３、１４は、ＶＧＡの画面を２面分記憶できる。
これは、Ａ面を表示している間にＢ面に描画し、Ｂ面を
表示中はＡ面に描画するためである。こうすると、ＴＶ
信号のフィールド単位で画像を更新できるので、動きの
ある映像をリアルタイムで表示可能になる。信号成分は
ＹＵＶで、ＵとＶは時分割多重し、水平画素数をＹの半
分にしている。
【００１５】ＶＲＡＭ１３、１４からの読み出しおよび
補間用のラインメモリ１５、１６へのＲ／Ｗ制御は、メ
モリＲ／Ｗ制御部１７が行なう。このラインメモリ１
５、１６のＲ／Ｗタイミングを図３を用いて説明する。 ：ＶＧＡの画像からＮライン目を読み出し、ラインメ
モリ１５に書き込む。 ：ＶＧＡの画像からＮ＋１ライン目を読み出し、ライ
ンメモリ１６に書き込む。 ：の動作開始直後から２つのラインメモリ１５、１
６のデータの読み出しを同時に開始する。ただし、書き
込み速度は、読み出し速度の２倍とする。 ：の読み出しが半分終了した時点で、ＶＧＡからＮ
＋２ライン目を読み出し、ラインメモリ１５に書き込
む。 図３に示すように、書き込みタイミングと読み出しタイ
ミングとは交差していない。したがって、画像の時間連
続性を維持したまま、順次走査線２本を同時に読み出
し、垂直補間処理部１８で飛び越し走査線１本を合成す
ることができる。
補間用のラインメモリ１５、１６へのＲ／Ｗ制御は、メ
モリＲ／Ｗ制御部１７が行なう。このラインメモリ１
５、１６のＲ／Ｗタイミングを図３を用いて説明する。 ：ＶＧＡの画像からＮライン目を読み出し、ラインメ
モリ１５に書き込む。 ：ＶＧＡの画像からＮ＋１ライン目を読み出し、ライ
ンメモリ１６に書き込む。 ：の動作開始直後から２つのラインメモリ１５、１
６のデータの読み出しを同時に開始する。ただし、書き
込み速度は、読み出し速度の２倍とする。 ：の読み出しが半分終了した時点で、ＶＧＡからＮ
＋２ライン目を読み出し、ラインメモリ１５に書き込
む。 図３に示すように、書き込みタイミングと読み出しタイ
ミングとは交差していない。したがって、画像の時間連
続性を維持したまま、順次走査線２本を同時に読み出
し、垂直補間処理部１８で飛び越し走査線１本を合成す
ることができる。
【００１６】２つのメモリ１５、１６から同時に読み出
されて垂直補間処理部１８に送られた信号は、ＮＴＳＣ
の場合、ＶＧＡとＮＴＳＣの走査線が同じなので、フリ
ッカを防止する意味で単純に平均をとる。ＰＡＬの場合
は、丁度５：６の比になるため、図４のように、線形補
間処理を行なう。本実施例では、デジタル処理を簡素化
するために、ｎ／５を３ｎ／１６で近似している。
されて垂直補間処理部１８に送られた信号は、ＮＴＳＣ
の場合、ＶＧＡとＮＴＳＣの走査線が同じなので、フリ
ッカを防止する意味で単純に平均をとる。ＰＡＬの場合
は、丁度５：６の比になるため、図４のように、線形補
間処理を行なう。本実施例では、デジタル処理を簡素化
するために、ｎ／５を３ｎ／１６で近似している。
【００１７】次に、水平補間処理部２０で水平補間処理
を行なう。ＶＧＡが水平６４０画素であるのに対し、Ｔ
Ｖ信号の規格であるＣＣＩＲ６０１では水平が７２０画
素になるためである。この比は丁度８：９になるので、
図５のように、画素毎に係数を変えて線形補間処理を行
なう。この処理のために１クロックの遅れ要素１９が必
要になる。
を行なう。ＶＧＡが水平６４０画素であるのに対し、Ｔ
Ｖ信号の規格であるＣＣＩＲ６０１では水平が７２０画
素になるためである。この比は丁度８：９になるので、
図５のように、画素毎に係数を変えて線形補間処理を行
なう。この処理のために１クロックの遅れ要素１９が必
要になる。
【００１８】また、これら垂直補間処理および水平補間
処理のために、補間係数テーブル２１が必要になる。こ
のテーブルは、ＮＴＳＣ／ＰＡＬで異なるため、外部か
ら切り換え可能である。
処理のために、補間係数テーブル２１が必要になる。こ
のテーブルは、ＮＴＳＣ／ＰＡＬで異なるため、外部か
ら切り換え可能である。
【００１９】以上の処理を終了した信号は、ＣＣＩＲ６
０１に準拠したデジタル映像信号である。本実施例で
は、この信号をコンポジットアナログ信号にするため、
ＮＴＳＣ／ＰＡＬエンコーダ２３およびＤ／Ａ変換部２
４を通してＮＴＳＣ／ＰＡＬ信号を得ている。
０１に準拠したデジタル映像信号である。本実施例で
は、この信号をコンポジットアナログ信号にするため、
ＮＴＳＣ／ＰＡＬエンコーダ２３およびＤ／Ａ変換部２
４を通してＮＴＳＣ／ＰＡＬ信号を得ている。
【００２０】このように、上記実施例によれば、描画手
段としてＶＲＡＭ制御機能と外部同期機能を持つグラフ
ィック・システム・プロセッサ１１を用い、画像メモリ
として２つの２ポートＶＲＡＭ１３、１４を用いている
ので、動きのある映像をリアルタイムで表示可能にな
り、画像の時間連続性を維持したまま、順次走査画像か
らＮＴＳＣやＰＡＬ方式へ走査変換が可能となり、コス
トおよびスペースの両面で大きなメリットがある。
段としてＶＲＡＭ制御機能と外部同期機能を持つグラフ
ィック・システム・プロセッサ１１を用い、画像メモリ
として２つの２ポートＶＲＡＭ１３、１４を用いている
ので、動きのある映像をリアルタイムで表示可能にな
り、画像の時間連続性を維持したまま、順次走査画像か
らＮＴＳＣやＰＡＬ方式へ走査変換が可能となり、コス
トおよびスペースの両面で大きなメリットがある。
【００２１】
【発明の効果】本発明は、上記実施例から明らかなよう
に、描画タイミングそのものをＴＶ信号に同期させるこ
とで、画像メモリとフレームを共用し、さらに、信号成
分をＲＧＢ（各８ビット）ではなく、描画時点からＹＵ
Ｖを４２２形式で書き込むことにより、ＲＧＢ→ＹＵＶ
変換を不要にし、画像メモリも２４ビットから１６ビッ
トになり、コストを低減することができる。
に、描画タイミングそのものをＴＶ信号に同期させるこ
とで、画像メモリとフレームを共用し、さらに、信号成
分をＲＧＢ（各８ビット）ではなく、描画時点からＹＵ
Ｖを４２２形式で書き込むことにより、ＲＧＢ→ＹＵＶ
変換を不要にし、画像メモリも２４ビットから１６ビッ
トになり、コストを低減することができる。
【図１】本発明の概念を示す走査変換装置のブロック図
【図２】本発明の一実施例における走査変換装置のブロ
ック図
ック図
【図３】実施例における垂直補間処理のためのラインメ
モリＲ／Ｗタイミング図
モリＲ／Ｗタイミング図
【図４】実施例におけるＰＡＬの場合の走査線補間処理
を説明するための模式図
を説明するための模式図
【図５】実施例における水平補間処理を説明するための
模式図
模式図
【図６】従来の走査変換装置のブロック図
１１ グラフィック・システム・プロセッサ １２ ＤＲＡＭ １３ ＶＲＡＭ １４ ＶＲＡＭ １５ ラインメモリ １６ ラインメモリ １７ メモリＲ／Ｗ制御部 １８ 垂直補間処理部 １９ １画素遅れ要素 ２０ 水平補間処理部 ２１ 補間係数テーブル ２２ 同期信号発生部 ２３ ＮＴＳＣ／ＰＡＬエンコーダ ２４ Ｄ／Ａ変換部
Claims (2)
- 【請求項１】 少なくとも１画面分の画像を記憶する画
像メモリと、前記画像メモリに画像を描画する描画手段
と、前記画像メモリから読み出した画像２ライン分を記
憶する２つのラインメモリと、前記画像メモリからの読
み出しおよび前記ラインメモリの読み出し書き込みを制
御するメモリ制御手段と、前記２つのラインメモリの出
力から新たなラインを作りだす補間手段と、前記描画手
段およびメモリ制御手段に同期信号を与える同期信号発
生手段とを備えた走査変換装置。 - 【請求項２】 描画手段がＶＲＡＭ制御機能と外部同期
機能を持つグラフィック・システム・プロセッサであ
り、画像メモリが２つの２ポートＶＲＡＭである請求項
１記載の走査変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018250A JPH07225562A (ja) | 1994-02-15 | 1994-02-15 | 走査変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018250A JPH07225562A (ja) | 1994-02-15 | 1994-02-15 | 走査変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225562A true JPH07225562A (ja) | 1995-08-22 |
Family
ID=11966442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018250A Pending JPH07225562A (ja) | 1994-02-15 | 1994-02-15 | 走査変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07225562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229571B1 (en) | 1998-07-23 | 2001-05-08 | Nec Corporation | Scan converter with interpolating function |
| JP2005062693A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | メモリコントローラおよびメモリコントロール方法、その方法を実行するためのプログラム、レート変換装置および画像信号処理装置 |
| US7869085B2 (en) | 2003-08-19 | 2011-01-11 | Sony Corporation | Memory controller, memory control method, rate conversion apparatus, rate conversion method, image-signal-processing apparatus, image-signal-processing method, and program for executing each of those methods |
-
1994
- 1994-02-15 JP JP6018250A patent/JPH07225562A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229571B1 (en) | 1998-07-23 | 2001-05-08 | Nec Corporation | Scan converter with interpolating function |
| JP2005062693A (ja) * | 2003-08-19 | 2005-03-10 | Sony Corp | メモリコントローラおよびメモリコントロール方法、その方法を実行するためのプログラム、レート変換装置および画像信号処理装置 |
| US7869085B2 (en) | 2003-08-19 | 2011-01-11 | Sony Corporation | Memory controller, memory control method, rate conversion apparatus, rate conversion method, image-signal-processing apparatus, image-signal-processing method, and program for executing each of those methods |
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