KR960016736B1 - 마이크로컨트롤러 및 이에 내장된 디스플레이용 에스램의 액세스방법 - Google Patents

Abstract

요약없음

Description

마이크로컨트롤러 및 이에 내장된 디스플레이용 에스램의 액세스방법

제1도는 종래 기술에 의한 듀얼포트 에스램의 메모리쎌구조를 보여주는 도면.

제2도는 이 기술분야에 통상적인 단일포트 에스램의 메모리쎌구조를 보여주는 도면.

제3도는 본 발명에 의한 디스플레이 에르샘의 메모리쎌에 연결되는 데이타래치회로를 보여주는 회로도.

제4도는 제3도의 데이타래치회로 60이 하나의 컬럼에 접속되는 형태를 보여주는 도면.

제5도는 제4도와 같은 컬럼이 존재하는 동일칩상의 어레이구조를 개략적으로 보여주는 도면.

제6도는 본 발명에 의한 디스플레이용 에스램이 디스플레이 동작이 CPU와의 액세스 동작을 수행하는 각 신호들의 타이밍을 보여주는 도면.

본 발명은 마이크로컨트롤러(micro controller)에 관한 것으로, 특히 마이크로컨트롤러 내에 구비되며 소망의 데이타를 디스플레이(display)하기 위한 디스플레이용 에스램(SRAM : static RAM)및 그 액세스(access)방법에 관한 것이다.

본 명세서 전반에 걸쳐 사용될 "마이크로컨트롤러"라는 용어는, 이 기술분야에 마이컴(MICOM) 또는 약칭해서 마이크로프로세서(micro processor) 등과 같이 여러가지 용어로 사용되고 있으나 본 명세서상에서는 마이크로컨트롤러라 통칭될 것이며, 이에 대한 정의로서 동일칩상에 마이크로프로세서와 CPU가 모두 장착된 그리고 디스플레이 기능을 가지는 그러한 장치로 정의되며, 이에 대한 용어 출처는 예컨대 미합중국의 인텔(intel)사의 1985년도판 데이타북(data book)의 제4장을 통해 알수 있음을 미리 밝혀둔다.

마이크로컨트롤러는, 통상적으로 동일칩상에 중앙처리장치로서의 CPU(central process unit)와, 타이머등과 같은 주변(peripheral)회로와, 리드온리메모리(ROM)와, 노멀(normal) 에스램과, 디스플레이용 에스램 등을 탑재하고 있음은 상기의 데이타북에 나와 있는 바와 같이 이 기술분야에 잘 알려져 있다. 여기에서 디스플레이용 에스램은, 마이크로컨트롤러의 디스플레이 기능을 실행시키기 위하 메모리(memory)소자로서 CPU가 디스플레이하고자 하는 데이타를 사용자(user)의 프로그램에 따라 보관하게 된다. 예컨대 액정디스플레이용 드라이버(LCD driver)를 내장하는 마이크로컨트롤러에서 사용자의 프로그램에 따라 CPU는 디스플레이할 데이타(1 또는 0)를 각 해당하는 램내의 메모리쎌 (memory cell)에 저장 또는 라이트(write)하게 된다. 이렇게 라이트된 데이타는 별도의 클럭소오스(이하 "서브클럭(sub clock")이라 약칭함; 마이크로컨트롤러에는, CPU클럭인 메인(clock)과 메인클럭보다 주파수속도가 느린 서브클럭을 발생시키며, 동시에 이들 클럭을 각각 발진하기 위한 발진회로(oscillator)들을 별도로 내장한다.)에 동기되어 디스플레이된다. 이때 액정디스플레이용 드라이버의 경우 메인클럭이 아닌 서브클럭을 사용하는 이유는 아이들모드(idle mode) 또는 정지모드(stop mode)시에 CPU의 명령과 무관하게 디스플레이를 계속적으로 수행하여야 하기 때문이다. 여기서 아이들모드 또는 정지모드는 전류소비의 억제를 위해 메인클럭이 멈추는 모드를 나타낸다. 한편 서브클럭은 주파수가 빠르지 않아도 되기 때문에 주로 전류소비 억제용클럭으로서 32,768Hz 정도로 되며, 예컨대 포터블(portable)게임기에서 사용중이 아닌 경우에 게임기 액정위에 시계를 동작시키는 것 등에 사용이 된다.

이러한 디스플레이동작을 위해 사용되는 통상의 디스플레이용 에스램은 CPU와 리드/라이트동작을 수행하기위한 경로(path)와 디스플레이되는 포트(port)쪽으로 나가는 2개의 경로를 모두 가지는 듀얼포트(dual port)에스램을 사용하여야만 한다. 이와 관련하여 제1도는 디스플레이용 에스램으로 사용되는 통상의 듀얼포트 에스램의 쎌 구조를 보여주는 회로도이다. 제1도의 구성은 메모리쎌 하나를 도시하고 있으며, 제1도의 행(row)과 열(column)방향으로 각각 다수개로씩 더 구비된다. 제1도의 구성상 특징은, 구성요소로서의 트랜지스터가 8개로 이루어진 메모리쎌을 나타내며, 비트라인 BL1,과 비트라인 BL2,가 각각 서로 다른 입출력포트와 연결하고 있는 것이다. 즉, 비트라인 BL1,CPU와 리드/라이트 되는 입출력포트와 연결된다고 가정하면, 비트라인 BL2,는 디스플레이쪽의 입출력포트와 연결된다. 쎌에 저장된 데이타는 접속노드 10 및 12에 저장하게 되며, 여기에 저장된 데이타는 패스게이트 14,16 또는 18, 20을 통하여 CPU와 또는 디스플레이되는 경로로 출력하게 된다. 그래서 워드라인 WL1은 CPU와 리드/라이트 되는 입출력포트로부터 입력되는 어드레스의 디코오딩(decoding)에 의해 선택되고, 또한 워드라인 WL2는 디스플레이되는 입출력포트로부터 입력되는 어드레스의 디코오딩에 의해 선택된다.

한편 제 1도의 듀얼포트 에스램은 후술되는 이유에 의해 마이크로컨트롤러에 탑재시에 문제점이 발생된다고 평가되어 왔었다. 즉, 듀얼포트 에스램내에는 마이크로컨트롤로의 기능을 고려하여 메로리쎌이 동일칩상에 적어도 1024개가 탑재되어야 함에 의해 칩 면적이 단일포트 에스램보다 크게 되는데, 실제적으로 이러한 칩면적을 가지는 듀얼포트 에스램은 마이크로컨트롤러내에 탑재되는 소자중에서 가장 점유면적을 많이 차지하는 문제점을 발생시켰다. 이를 상세하게 살펴보면 단일포트 에스램에 비해 듀얼포트 에스램은 워드라인방향으로 비트라인쌍이 하나 더 구비되며, 또한 메모리쎌을 구성하는 트랜지스터의 갯수가 8개(단일포트 에스램은 통상적으로 6개로 이루어짐)로 이루어진다. 또한 듀얼포트 에스램은, CPU측과 디스플레이측과 모두 액세스함에 따라 이에 따라 입출력포트를 각각 별도로 구비하는 것 외에도, 내부 회로의 구성이 단일포트 에스램보다 훨씬 복잡하게 되는 단점이 있어 결과적으로 단가의 상승을 초래하였다. 또한 비트라인 BL1과간에 또는 비트라인 BL2와간에는 각각 로딩(loading) 또는 기생캐패시턴스(parasitic capacitance)가 존재하게 되어 셀 데이타의 차이지셰어링(charge sharing)이 불안정하게 이루어지는 바, 데이타출력시 오동작이 발생될 염려가 발생되었다.

한편 이러한 문제중 특히 칩 면적의 축소를 위한 노력이 이 기술분야에 있어 왔는데, 이 중 하나의 기술이 메모리쎌을 구성하는 트랜지슬의 갯수를 7개로 줄인 것이다. 이는 제1도를 참조하여 패스게이트를 하나 제거시킨 상태에서 그 동작은 제1도와 동일하게 가져가는 기술이다. 이에 따른 효과는 제1도의 구성에 비해 트랜지스터의 갯수를 하나 줄이게 되어 칩 전체로 볼 때 트랜지스터를 1024개 정도 줄이는 효과가 발생된다. 그러나 이와 같은 기술도 궁극적으로는 듀얼포트 에스램 기술을 그대로 사용하고 있는 바, 전술한 여러 문제들을 그대로 안고 있다고 평가되어 왔다.

따라서 본 발명의 목적은 디스플레이용 에스램의 점유면적이 최대한 억제된 마이크로컨트롤러를 제공함에 있다.

본 발명의 다른 목적은 디스플레이용 에스램에 위한 단가상승이 최대한 억제된 마이크로컨트롤러를 제공함에 있다.

본 발명의 또다른 목적은 디스플레이용 에스램내의 쎌데이타의 차이지셰어링 동작이 안정적으로 이루어지는 마이크로컨트롤러를 제공함에 있다.

본 발명의 또다른 목적은 동일칩상에 탑재되는 디스플레이용 에스램의 점유면적과 이에 의한 단가상승이 최대한 억제되며, 디스플레이용 에스램내의 쎌데이타의 차아지셰어링 동작이 안정적으로 이루어지는 마이크로컨트롤러를 제공함에 있다.

본 발명의 또다른 목적은 디스플레이용 에스램을 단일포트로 실현하고 이 단일포트 에스램이 듀얼포트 에스램과 같은 기능을 수행할 수 있도록 하는 마이크로컨트롤러의 디스플레이용 에스램 액세스방법을 제공함에 있다.

이러한 본 발명의 목적들을 최적으로 달성하기 위한 본 발명은, 단일포트 에스램을 디스플레이용 에스램으로서 탑재한 마이크로컨트롤러를 향한 것이다.

상기 본 발명에 의한 마이크로컨트롤러는, 동일칩에 탑재되는 디스플레이용 에스램이 단일포트를 통해 CPU와의 액세스 및 디스플레이를 담당하는, 그리고 구성요소로서의 트랜지스터의 갯수가 많아야 6개로 되는 단일포트 에스램을 구비한다.

본 발명에 의한 마이크로컨트롤러의 디스플레이용 에스램은, CPU가 리드/라이트를 하기 위해 액세스하는 동작이 아닌 경우에 디스플레이할 데이타를 출력포트로 출력한다.

여기서 본 발명에 의한 마이크로컨트롤러는, 한번의 CPU클럭주기동안에 4개의 서브CPU클럭을 발생되고 이 4개의 서브CPU클럭중 제1클럭에 동기되어 디스플레이용 에스램에 데이타를 라이트하는 제1과정과, 4개의 서브CPU클럭중 제2클럭에 동기되어 디스플레이용 에스램의 비트라인을 선충전하는 제2과정과, 4개의 서브 CPU클럭중 제 3클럭에 동기되어 디스플레이용 에스램에 데이타를 갱신하여 저장하는 제3과정과, 4개의 서브 CPU클럭중 제4클럭에 동기되어 디스플레이용 에스램의 데이타를 리드하는 제4과정과, 디스플레이용 에스램에 구비되는 데이타래치회로에 의해 적어도 상기 제1과정과 제4과정시 디스플레이동작이 진행되는 제5과정으로 이루어지는 마이크로컨트롤러의 디스플레이용 에스램 액세스방법임을 특징으로 한다.

이때 상기 제5과정은, 본 발명에 의한 디스플레이용 에스램이 데이타래치회로를 구비하고, 이 데이타래치회로에 의해서 이루어지는 그 과정이 이루어지는 것으로, 이는 상기 4개의 서브CPU클럭중 특정클럭에 무관하게 디스플레이동작이 진행시키기 위한 것이다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들 중 동일한 구성요소들에 대하여는 가능한 한 어느 곳에서든지 동일하게 부호를 부여하였음을 유의하여야 한다.

여기에서 사용되는 "단일포트 에스램"이라는 용어는 통상의 노멀 에스램과 그 메모리쎌 구조를 같이 하는 것으로서, 하나의 메모리쎌에 연결되는 비트라인이 한쌍(pair)으로 이루어지고 또한 워드라인도 하나의 워드라인이 연결되는 그러한 메모리쎌 구성을 가지는 에스램을 나타낸다. "메인클럭(main clock)"이라는 용어는 클럭속도가 적어도 메가헤르쯔(mega Hz ; mega==10⁶)이상으로 되는 통상의 CPU클럭을 의미한다. "클럭 S1"은 메인클럭에 의해 동기되어 발생되는 이른바 서브 CPU클럭의 하나로서, 에스램에 데이타의 라이트(write)동작을 수행시키기 위한 클럭을 나타낸다. "클럭 S2" 는 메인클럭에 의해 동기되어 발생되는 이른바 서브 CPU클럭의 하나로서, 에스램의 메모리쎌노드에 저장되는 데이타를 선충전(precharge)시키기 위한 클럭을 나타낸다. "클럭S3"은 메인클럭에 의해 동기되어 발생되는 이른바 서브 CPU클럭의 하나로서, 에스램에 저장되는 데이타를 래치(latch)시키기 위하 클럭을 나타낸다. "클럭 S4"는 메인클럭에 의해 동기되어 발생되는 이른바 서브 CPU클럭으로서, 에스램에 데이타의 리드(read)동작을 수행시키기 위한 클럭을 나타낸다. "서브클럭(sub clock)"이라는 용어는 메인클럭보다 클럭속도가 더 느린 클럭으로서 디스플레이용 데이타를 동기시키기 위한 클럭임을 나타내며, 메인클럭을 발생시키는 발진회로와는 별도의 발진회로를 통해서 발진되고 여기에서는 32768HZ의 속도를 가지는 것로 실시되었다. 커먼포트(common port)라 함은 에스램내의 컬럼(column)쪽 회로들과 연결되는 포트를 나타낸다. 세그먼트포트(segment port)라 함은 에스램내의 로우(row)쪽 회로들과 연결되는 포트를 나타낸다. 그 외의 용어의 정의에 대하여는 삼성9samsung)사의 1993년도판 데이타북에 나타난 마이크로컨트롤러 그리고 이에 내장된 디스플레이용 에스램에 관한 내용에서 참조될 수 있다.

제2도는 이 기술분야에 통상적인 단일포트 에스램의 메모리쎌 구조를 보여주는 회로도이다. 제2도의 구성은 도시된 바와 같이, 메모리쎌 38이 6개의 트랜지스터(22,24,26,28,34,36)로 이루어져 있다. 트랜지스터 22, 24는 트랜지스터가 아닌 저항성 소자로 대치될 수도 있다. 하나의 메모리쎌 38에는 한쌍의 비트라인 BL, BL이 접속되어 있다. 제2도의 메모리쎌 38에 저장되는 데이타는 쎌노드로서의 접속노드 30, 32에 저장된다. 제2도에 도시된 메모리쎌 38을 가지는 단일포트 에스램이 본 발명에 의한 디스플레이 에스램에 사용될 것이며, 이에 따른 디스플레이에 관련된 동작은 후술되는 바와 같다.

제3도는 본 발명에 의한 디스플레이 에스램에 있어서 메모리쎌에 연결되는 데이타래치회로 60이다. 제3도의 구성은 제2도의 메모리쎌 구성을 가지는 단일포트 에스램이 제1도와 같은 듀얼포트 에스램과 같은 역할을 하기위해 즉, 디스플레이도 만족시키기 위해 필요로 되는 구성으로서, 이는 한쌍의 비트라인에 하나의 데이타래치회로 60이 대응하여 접속된다. 데이타래치회로 60의 구성을 살펴보면 다음과 같다. 서로 입력단자와 출력단자가 래치접속되는 2개의 인버터 40, 42가 실질적인 데이타의 래치를 담당하는 부분이다. 이 래치부(40,42)의 양쪽 접속노드 44 및 46의 전압레벨을 결정하여 주기 위한 회로로서, 각 접속노드마다 2개의 직렬연결된 엔모오스(NMOS)트랜지스터 40, 50과, 52, 54가 접속되어 있다. 접속노드 44에 드레인(drain)단자가 접속되어 있는 엔모오스트랜지스터 48은, 게이트(gate)가 메인클럭에 의해 동기되어 발생되는 데이타 래치용 클럭인 S3이 접속된다. 엔모오스트랜지스터 48의 소오스(source)단자와 접지단자 GND 사이에 채널이 형성된 엔모오스트랜지스터 50은, 게이트가 비트라인 BL과 접속된다. 접속노드 46에 드레인단자가 접속되어 있는 엔모오스트랜지스터 52는, 게이트에 클럭 S3이 접속된다. 엔모오스트랜지스터 52의 소오스단자와 접지단자 GND 사이에 채널이 형성된 엔모오스트랜지스터 54는, 게이트가 비트라인과 접속된다. 접속노드 44 및 46에 각각 자신들의 입력단자가 접속된 인버터 56 및 58은 드라이버(driver) 역할을 하는 것으로서 세그먼트포트(segmentport)와 연결된다. 제3도의 구성상 특징은, 접속노드 44 또는 46에 저장딘 데이타를 래치를 통해서 소망의 원하는 시간만큼 출력시킬수 있다는 것이다. 그리고 이러한 래치동작은 클럭 S3에 의해서 구동되는 것이다.

제4도는 제3도와 같은 데이타래치회로 60이 하나의 컬럼에 접속되는 형태를 보여주는 도면이다. 에스램의 동일칩상에는 다수개의 컬럼 또는 비트라인쌍이 존재하게 되는데, 하나의 비트라인쌍에는 다수개의 메모리쎌이 접속된다. 제4도의 구성은 다수개의 비트라인쌍 중 하나의 비트라인쌍을 보여주고 있다. 제4도의 구성을 살펴보면 다수개의 메모리쎌 38들과 데이타래치회로 60사이에 트랜지스터 62, 64, 66, 68로 구성된 센스앰프(sense amplifier) 70이 접속되는 것을 알 수 있다. 이 센스앰프 70은 비트라인 BL 및에 실리는데 데이타를 서로 차동(differential)증폭시켜 주기 위한 회로이다. 센프앰프를 구성하는 트랜지스터 62, 64는 선충전신호인 ψPRE의 제어에 의해 스위칭동작한다. 이 ψPRE신호는 선충전동작을 인에이블시키기 위한 클럭인 S2에 의해 인에이블되는 신호이다. 이때 비트라인 BL과는 클럭 S2에 따른 선충전트랜지스터 62, 64의 선충전동작에 의해 소망시마다 전원전압 VCC레벨로 선충전하게 된다. 제4도의 구성에서 어느 특정 메모리쎌 38에 저장된 데이타가 출력되는 과정을 살펴본다. 먼저 어드레스의 디코오딩에 의해 특정 메모리쎌이 선택된다. 이렇게 선택된 후에는 그 데이타값이 비트라인 BL 또는과 차이지셰어링 동작을 통해서 전송된다. 그러면 비트라인 BL과은 서로 전위차이가 발생하게 된다. 이 전위차이는 센스앰프 70을 통해서 증폭된다. 이렇게 증폭된 데이타는 데이타래치회로 60의 래치동작을 통해서 결과적으로 세그먼트포트로 전송출력된다.

제5도는 제4도와 같은 컬럼이 존재하는 동일칩상의 어레이(array)구조를 개략적으로 보여주는 도면이다. 제5도는 16개의 커먼포트와 64개의 세그먼트포트까지 드라이브하는 디스플레이 에스램의 어레이구조를 도시하고 있다. 통상적으로 LCD 디스플레이의 경우 각 세그먼트포트의 출력은 커먼포트에 동기되어 이루어진다. 즉, 8개의 커먼포트와 40개의 세그먼트를 가지는 드라이버의 예를 들면 세그먼트핀 3번과 커먼 4번핀과 연결된 LCD의 패널쎌(panel cell)을 온(on)시키고 싶으면 4번째 커먼핀이 활성화되는 신호가 출력될 때 세그먼트핀 3번으로 "1"의 데이타에 해당하는 신호가 출력되면 된다. 제5도의 구성은 도시된 바와 같이 16개의 커먼포트와 64개의 세그먼트까지 드라이브 가능한 LCD 드라이버에 적용되어질 수 있다.

이하 후술되는 설명은 본 발명에 의한 디스플레이용 단일포트 에스램이 듀얼포트 에스램과 같은 디스플레이 동작을 하는 것을 상술한다.

설명에 앞서 본 발명에 의한 마이크로컨트롤러의 디스플레이용 에스램은 메모리쎌을 구성하는 트랜지스터를 통상의 노먼 에스램구조를 채용하여 동일칩의 사이즈를 줄이고, 또한 CPU가 디스플레이용 에스램을 리드/라이트하기 위해 액세스하는 상태가 아닐 때 이 디스플레이용 에스램에서 디스플레이할 데이타를 입출력포트쪽으로 가져오는 것이 본 발명의 요지임을 밝혀둔다. CPU클럭인 메인클럭이 발진할 시에 이로부터 4개의 서브CPU클럭인 클럭 S1, S2, S3, S4가 발생되는 것과 이들 각각에 대한 용도는 전술한 바 있다.

제6도는 본 발명에 의한 디스플레이용 에스램이 디스플레이 동작시 각 신호들의 타이밍을 보여주는 도면이다. 제6도에는 도시된 바와 같이, 메인클럭 및 서브클럭과 메인클럭에 의해 발생되는 서브CPU클럭들 그리고 이들에 동기되어 선택되는 우드라인들을의 인에이블과정이 나타나 있다. 이를 상세하게 살펴본다. 디스플레이용 에스램의 데이타를 리드/라이트하기 위해 액세스하는 타임은 클럭 S1과 S4 가 인에이블될 때이다. 따라서 제6도에서 메인클럭에 동기하여 클럭 S1과 그리고 S4가 "하이"로 인에이블되는 경우에는 본 발명에 의한 디스플레이용 에스램이 CPU와 액세스를 수행하고, 클럭 S1 그리고 S4가 "로오"로 디세이블되는 경우에는 본 발명에 의한 디스플레이용 에스램이 디스플레이를 위한 선충전 또는 데이타의 갱신과 같은 동작들이 진행된다. 여기서 본 발명에 의한 디스플레이용 에스램이 CPU와 액세스를 수행하고 있는 동안에 디스플레이가 계속적으로 이루어지는데 이는 제3도와 같은 데이타래치회로에 의해 이루어지고 있음을 특히 주목하여야 할 것이다. 제6도의 각 신호들을 살펴본다. CLK는 발진회로에서 출력되는 메인클럭이다. 클럭 S1, S2, S3, S4는 1CPU 클럭을 구성하는 4개의 서브CPU클럭이다. 신호SIE는 마이크로컨트롤러가 정지(STOP)모드 또는 아이들(IDLE)모드로 진행되는 것을 인에이블시키는 신호이다. LCDCLK는 디스플레이용 데이타를 동기시키기 위한 LCD용 서브 클럭이다. COM0, COM1, COM3클럭은 커먼게 데이타를 출력시키기 위한 즉, 커먼계 메모리쎌의 선택을 인에이블시키는 클럭이다. DSADDR은 디스플레이용 에스램용 어드레스이다. WL1, WL2, WL3은 메모리쎌의 패스게이트를 인에이블시키기 위한 워드라인신호이다. ψPRE신호는 제4도의 센스앰프 70으로 공급되는 선충전신호이다.

제6도의 타이밍도의 각 과정별로 그 수행동작을 살펴본다. 메인클럭 CLK가 4번 트리거링(triggering)하는 구간이 한번의 CPU사이클이다. 한번의 CPU사이클동안에 발생되는 동작을 살펴보면, 이때에는 한번의 리드동작 그리고 한번의 라이트동작이 필히 수행된다. 그리고 이들동작들의 진행을 위한 선충전동작등도 아울러 수반된다. 제6도를 살펴보면 클럭 S1에 의해 라이트동작이 진행되고 또한 클럭 S4에 의해 리드동작이 진행된다. 이들 라이트동작 및 리드동작의 사이구간에는 클럭 S2 및 S3에 선충전동작 및 래치동작이 진행된다. 여기서 본 발명의 요지로서 클럭 S3에 의해 제3도의 데이타래치회로 60이 래치동작을 수행하게 함에 의해 클럭 S1 및 S4에 의한 라이트동작 및 리드동작시에도(이때에는 CPU와 디스플레이용 에스램이 정상적인 액세스동작이 수행되고 있는 상황이다.) 계속적으로 디스플레이동작이 이루어지고 있음을 유의하여야 할 것이다. 이를 각 구간별로 살펴본다. t1구간은 하나의 CPU클럭주기를 나타내는 것이다. 이 구간 중 클럭 S2가 인에이블되는 동안에 에스램내의 각 비트라인쌍 BL,는 선충전하게 된다. 그리고 이 t1구간에는 워드라인 W-L0이 인에 이블되며 세그먼트핀으로는 COM0에 해당되는 데이타가 출력된다. 그리고 이때 클럭 S3가 인에이블되는 구간인 t5구간에는 세그먼트핀으로 전송될 새로운 데이타가 데이타래치회로 60에 갱신(update)되어 저장된다. t2구간은 디스플레이 에스램에서 CPU에 의해 특정 메모리쎌에 어드레스의 디코오딩입력에 의해 데이타를 라이트하고, 세그먼트핀으로는 COM1에 해당하는 데이타가 출력되는 구간이다. 이때 t5구간에서 CPU에 의한 라이트동작이 진행되고, t7구간에서는 세그먼트핀으로 전송될 새로운 데이타가 데이타래치회로 60에 갱신되어 저장된다. 또한 t8구간에서 다음에 디스플레이할 데이타를 메모리쎌로부터 CPU가 리드하게 된다. t3구간은 세그먼트핀으로 COM2에 해당하는 데이타를 출력하는 구간이다. t4구간은 정지모드 또는 아이들모드가 진행되는 구간이다. 이때 t3구간이 시작되는 상황에서는 세그먼트핀으로는 COM3에 관계되는 데이타가 출력되며, 데이타래치회로 60에 WL3이 활성하됨에 의해 새로운 데이타가 갱신되어 저장된다. 이와 같은 일련의 과정에 의해 본 발명에 의한 단일포트 에스램은 종래와 같은 듀얼포트 에스램과 동일한 기능 및 동작을 수행하게 된다.

이 기술분야의 통상의 지식을 가진자에게는 자명한 사실인 바와 같이, 제6도의 타이밍도에 근거하여 CPU와 디스플레이 에스램을 액세스하는 것은 여러가지 방법이 있을 수 있으며, 이는 또한 사용자의 요구에 맞추어 적절하게 대응할 수 있다. 한편 본 발명에서는 제3도 내지 제5도를 통하여 제6도의 타이밍도에 따른 회로구성을 실시하였지만, 이는 본 발명의 기술적사상에 입각하여 실현한 최적의 실시예라는 밝혀둔다. 예컨대 제3도와 같은 데이타래치회로 30은, 전술한 바와 같이 CPU와 디스플레이용 에스램이 정상적인 리드/라이트동작을 수행하는 동안에는 디스플레이동작을 수행할 수 있는 회로하면 다른 여러 논리구성으로도 용이하게 실시할 수 있다. 또한 제5도의 구성은 16커먼포트와 64세그먼트포트인 경우로 실시되었으나, 이는 얼마든지 변형이 가능하게 되는데, 그 이하 또는 그 이상으로 적절하게 실시할 수 있다. 또한 제6도에서는 본 발명에 의한 마이크로컨트롤러에서의 디스플레이용 에스램의 액세스방법에서 한번의 CPU클럭주기에서 4개의 서브CPU클럭이 발생되며 또한 이에 동기되어 각 신호들이 발생되는 것을 보여주었지만, 이는 본 발명의 요지를 벗어나지 않는 한에서는 한번의 CPU클럭주기동안에 4개가 아닌 다수개의 서브CPU클럭이 발생되는 기술에서도 동일하게 실시 및 그 효과를 얻을 수 있다.

상술한 바와 같이 본 발명에 의한 마이크로컨트롤러의 디스플레이용 에스램은 단일포트로 구성하면서도 듀얼포트 에스램과 같은 동작을 수행함에 의해 디스플레이용으로서 적절하게 대응할 수 있게 된다. 그래서 실질적으로 마이크로컨트롤러에서의 디스플레이용 에스램의 점유면적이 문제되었던 것을 해결하는 효과가 있다. 또한 데이타래치회로에 의해 메모리쎌 데이타의 차아지셰어링동작이 신뢰성있게 이루어지는 효과도 있다.

Claims (7)

1. 마이크로컨트롤러에 있어서, 동일칩상에 탑재되는 디스플레이용 에스램이 단일 포트를 통해서 CPU와의 액세스 및 디스플레이를 담당하는, 그리고 구성요소로서의 트랜지스터의 갯수가 많아야 6개로 되는 단일포트 에스램으로 구성됨을 특징으로 하는 마이크로컨트롤러.
2. 디스플레이용 에르샘을 가지는 마이크로컨트롤러에 있어서, 상기 디스플레이용 에스램이, 동일칩상의 제1방향으로 다수개로씩 형성되는 메모리쎌과, 이들 메모리쎌에 각각 접속되는 한쌍의 비트라인과, 상기 한쌍의 비트라인에 접속되고 소정의 제어어신호에 의해 구동되어 상기 한쌍의 비트라인에 실린 데이타값에 대응하여 소정의 데이타를 래치하는 데이타래치회로를 구비함을 특징으로 하는 마이크로컨트롤러.
3. 제2항에 있어서, 상기 제어신호가, 한번의 CPU클럭주기동안에 메인클럭에 의해 발생되는 서브CPU클럭으로서 데이타래치용 클럭임을 특징으로 하는 마이크로컨트롤러.
4. 디스플레이용 에스램을 가지며 한번의 CPU클럭주기동안에 4개의 서브CPU클럭을 발생시키며 이들 클럭에 동기하여 상기 디스플레이용 에스램을 액세스하는 마이크로컨트롤러에 있어서, 상기 디스플레이용 에스램이, 동일칩상의 제1방향으로 다수개로씩 형성되는 쌍으로 이루어지는 비트라인과, 상기 각각의 비트라인쌍마다 각각 다수개로씩 접속되는 메모리쎌과, 상기 각각의 비트라인쌍에 하나씩 접속되어 대응 비트라인쌍에 실리는 데이타를 차동증폭하는 센스앰프와, 상기 각각의 비트라인쌍에 하나씩 접속되고 소정의 제어신호에 의해 구동되어 대응 비트라인쌍에 실린 데이타값에 대응하여 소정의 데이타를 래치하는 데이타래치회로를 구비하고; 상기 데이타래치회로에 의해서 상기 4개의 서브CPU클럭중 특정클럭에 무관하게 디스플레이동작이 진행됨을 특징으로 하는 마이크로컨트롤러.
5. 정지모드와 이이들모드를 동작모드중의 하나로서 가지며, 제1발진회로에서 출력되는 메인클럭과, 제2발진회로에서 출력되며 상기 메인클럭보다 클럭속도가 느린 LCD클럭과, 한번의 CPU클럭주기동안에 상기 메인클럭에 의해 발생되는 4개의 서브 CPU클럭을 가지고 상기 LCD클럭에 동기되어 디스플레이용 에스램에 저장된 데이타를 디스플레이하는 마이크로컨트롤러에 있어서, 상기 디스플레이용 에스램이, 단일포트를 통해서 CPU와의 액세스 및 디스플레이를 담당하는, 그리고 구성요소로서의 트랜지스터의 갯수가 많아야 6개로 되는 단일포트 에스램으로 구성되고, 상기 단일포트 에스램이, 동일칩상의 제1방향으로 다수개로씩 형성되는 메모리쎌과, 이들 메모리쎌에 각각 접속되는 한쌍의 비트라인과, 상기 한쌍의 비트라인에 접속되고 소정의 제어신호에 의해 구동되어 상기 한상의 비트라인에 실린 데이타값에 대응하여 소정의 데이타를 래치하는 데이타래치회로를 구비하고, 상기 4개의 서브CPU클럭 중 특정클럭에 동기된 상기 데이타래치회로의 래치데이타출력을 상기LCD클럭에 동기하여 상기 정지모드와 아이들모드에 출력함을 특징으로 하는 마이크로컨트롤러.
6. 디스플레이기능을 가지며 한번의 CPU클럭주기동안에 4개의 서브CPU클럭을 발생시키는 마이크로컨트롤러에 있어서, 상기 4개의 서브CPU클럭중 제1클럭에 동기되어 디스플레이용 에스램에 데이타를 라이트하는 제1과정과, 상기 4개의 서브CPU클럭중 제2클럭에 동기되어 상기 디스플레이용 에스램의 비트라인을 선충전하는 제2과정과, 상기 4개의 서브CPU클럭중 제3클럭에 동기되어 상기 디스플레이용 에스램에 데이타를 갱신하여 저장하는 제3과정과, 상기 4개의 서브CPU클럭중 제4클럭에 동기되어 상기 디스플레이용 에스램의 데이타를 리드하는 제4과정과, 상기 디스플레이용 에스램에 구비되는 데이타래치회로에 의해 적어도 상기 제1과정과 제4과정시 디스플레이동작이 진행되는 제5과정으로 이루어짐을 특징으로 하는 마이크로컨트롤러의 디스플레이용 에스램 액세스방법.
7. 제6항에 있어서, 상기 디스플레이용 에스램이, 하나의 메모리쎌이 많아야 6개의 트랜지스터로 구성되고 하나의 메모리쎌에 한쌍의 비트라인이 접속되는 단일포트 에스램임을 특징으로 하는 마이크로컨트롤러의 디스플레이용 에스램 액세스방법.