JP2003228545A - スロットマシーン又はパチスロ機の画像表示装置に於けるインターフェイス装置 - Google Patents

Abstract

(57)【要約】 【課題】 低速なＣＰＵを用いながら、高速のデータ転
送を可能にし、以て、多彩な描画を可能にしたスロット
マシーン又はパチスロ機の画像表示装置に於けるインタ
ーフェイス装置を提供する。 【解決手段】 ＣＰＵ４とこのＣＰＵのデータバス幅よ
りデータバス幅の大なる表示用回路７とをインターフェ
イスするインターフェイス装置３であって、ＣＰＵから
表示用回路７にデータを書き込むために、表示用回路７
のデータ書き込みアドレスＡ１を指定するためのアドレ
スレジスタ１０と、アドレスレジスタ１０で指定された
表示用回路７のアドレスにデータを書き込むために、書
き込みデータＤ１を一時的に格納するライトレジスタ２
０と、ライトレジスタ２０にデータＤ１が書き込まれた
時、表示用回路７に対して、書き込みデータＤ１の書き
込みを命令するための書き込み信号１１を生成する書き
込み信号生成部１２と、表示用回路７に書き込みデータ
Ｄ１を書き込んだ時、アドレスレジスタ１０内のアドレ
ス値をインクリメントするアドレスインクリメント部１
３とで構成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スロットマシーン
又はパチスロ機の画像表示装置に於けるインターフェイ
ス装置に係わり、特に、低速なＣＰＵを用いながら、高
速のデータ転送を可能にしたスロットマシーン又はパチ
スロ機の画像表示装置に於けるインターフェイス装置に
関する。

【０００２】

【従来の技術】従来から、３Ｄ描画用のような高機能な
表示用ＬＳＩでは、高機能且つ高速なＣＰＵとのインタ
ーフェイスのみが可能になっている。しかしながら、こ
のような高機能で高速なＣＰＵは高価であり、更に、例
えば、プログラムメモリようなＣＰＵの周辺装置も高価
である。

【０００３】近年、スロットマシーン又はパチスロ機で
は、高度な表示内容が要求される一方、コストや納期等
の条件から、高機能で高速なＣＰＵを用いることが出来
ず、このため、安価なＣＰＵに接続可能な比較的能力が
劣る表示用のＬＳＩを用いていた。このため、高度で多
彩な描画を行うためには、図１４に示すように、全ての
回路を高速に動作する回路で構成していたために、製造
コストが高くなるという欠点があった。

【０００４】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、低速なＣＰＵを用
いながら、画像データを高速にデータ転送することを可
能にし、以て、多彩な描画を可能にした新規なスロット
マシーン又はパチスロ機の画像表示装置に於けるインタ
ーフェイス装置を提供するものである。

【０００５】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。

【０００６】即ち、本発明に係わるスロットマシーン又
はパチスロ機の画像表示装置に於けるインターフェイス
装置の第１態様は、ＣＰＵとこのＣＰＵのデータバス幅
と異なるデータバス幅の表示用回路とをインターフェイ
スするスロットマシーン又はパチスロ機の画像表示装置
に於けるインターフェイス装置であって、前記ＣＰＵか
ら前記表示用回路にデータを書き込むために、前記表示
用回路のデータ書き込みアドレスを指定するためのアド
レスレジスタと、前記アドレスレジスタで指定された表
示用回路のアドレスにデータを書き込むために、書き込
みデータを一時的に格納するライトレジスタと、前記ラ
イトレジスタにデータが書き込まれた時、前記表示用回
路に対して、前記書き込みデータの書き込みを命令する
ための書き込み信号を生成する書き込み信号生成部と、
前記表示用回路に前記書き込みデータを書き込んだ時、
前記アドレスレジスタ内のアドレス値をインクリメント
するアドレスインクリメント部と、で構成したことを特
徴とするものであり、叉、第２態様は、前記ライトレジ
スタは、複数のライトレジスタから構成され、前記複数
のライトレジスタの内で、予め決められたアドレスのラ
イトレジスタに前記書き込みデータが書き込まれた時、
前記ライトレジスタのアドレスを指定するアドレスデー
タに基づき、前記書き込み信号生成部が、前記書き込み
開始を前記表示用回路に出力し、更に、前記アドレスイ
ンクリメント部は、前記書き込みデータが前記表示用回
路に書き込まれた後に、前記アドレスレジスタのアドレ
ス値をインクリメントするように構成したことを特徴と
するものであり、叉、第３態様は、ＣＰＵとこのＣＰＵ
のデータバス幅と異なるデータバス幅の表示用回路とを
インターフェイスするスロットマシーン又はパチスロ機
の画像表示装置に於けるインターフェイス装置であっ
て、前記表示用回路から前記ＣＰＵにデータを読み出す
ために、前記表示用回路のデータ読み出しアドレスを指
定するためのアドレスレジスタと、前記アドレスレジス
タで指定された表示用回路のアドレスからデータを読み
出すために、前記表示用回路から読み出したリードデー
タを一時的に格納するリードレジスタと、前記リードレ
ジスタに格納されたリードデータが読み出された時、前
記表示用回路に対して、次のデータ読み出しのためのリ
ード信号を生成するリード信号生成部と、前記リードレ
ジスタに格納されたリードデータが読み出された時、前
記アドレスレジスタ内のアドレス値をインクリメントす
るアドレスインクリメント部と、で構成したことを特徴
とするものであり、叉、第４態様は、前記リードレジス
タは、複数のリードレジスタから構成され、前記複数の
リードレジスタの内で、予め決められたアドレスのリー
ドレジスタからリードデータが読み出された時、前記リ
ード信号生成部は、次のリードデータを読み出すための
リード信号を前記表示用回路に出力し、更に、前記アド
レスインクリメント部は、前記リードデータが、前記表
示用回路から前記リードレジスタに転送された後に、前
記アドレスレジスタのアドレス値をインクリメントする
ように構成したことを特徴とするものであり、叉、第５
態様は、前記インターフェイス装置には、ウエイト信号
生成部が設けられ、前記リードデータが前記表示用回路
から前記リードレジスタに転送されている間は、前記ウ
エイト信号生成部は、前記ＣＰＵ及びアドレスインクリ
メント部に対してウエイト信号を出力するように構成し
たことを特徴とするものであり、叉、第６態様は、ＣＰ
Ｕ及びメモリと前記ＣＰＵ及びメモリのデータバス幅と
異なるデータバス幅の表示用回路とをインターフェイス
するスロットマシーン又はパチスロ機の画像表示装置に
於けるインターフェイス装置であって、ＤＭＡ装置を設
け、このＤＭＡ装置を介して、前記メモリから表示用回
路にデータ転送することを特徴とするものであり、叉、
第７態様は、前記メモリのアドレスバス、データバス
は、前記ＣＰＵのアドレスバス、データバスにそれぞれ
接続されていることを特徴とするものであり、叉、第８
態様は、前記メモリのアドレスバス、データバスは、前
記ＣＰＵのアドレスバス、データバスとは別のバスで前
記インターフェイス装置に接続している構成であり、前
記ＤＭＡ装置が、前記メモリから表示用回路にデータ転
送する間も、前記ＣＰＵは、バス使用権を保持するよう
に構成したことを特徴とするものであり、叉、第９態様
は、前記ＣＰＵと前記表示用回路とは、それぞれアクセ
ス速度が異なることを特徴とするものである。

【０００７】

【発明の実施の形態】以下に、本発明に係わるスロット
マシーン又はパチスロ機の画像表示装置に於けるインタ
ーフェイス装置の具体例を図面を参照しながら詳細に説
明する。

【０００８】図１は、全体構成を示し、図１（ａ）は、
低速動作部１と高速動作部２とがインターフェイス回路
３を介して接続されている。

【０００９】低速動作部１は、低速なＣＰＵ４と、メモ
リ５と、画像データを格納するＣＧメモリ６とで構成さ
れ、高速動作部２は、表示用の高速なＬＳＩ７と、表示
用の画像データを格納するフレームメモリ８と、液晶表
示装置等の表示手段９とで構成している。また、図１
（ｂ）は、高速なＣＧメモリを用い、このＣＧメモリを
高速動作部２側に設けた構成を示す図である。

【００１０】このように、本発明では、低速動作部１と
高速動作部２とをインターフェイス回路３を介して接続
し、高速な画像の描画を低速なＣＰＵで制御可能にした
ものである。

【００１１】（第１の具体例）図１（ａ）、図２〜図４
は、低速のＣＰＵ側から高速動作する表示用回路にデー
タを転送するインターフェイス装置の具体例を示す図で
あり、これらの図には、ＣＰＵ４とこのＣＰＵのデータ
バス幅よりデータバス幅の大なる表示用回路７とをイン
ターフェイスするスロットマシーン又はパチスロ機の画
像表示装置に於けるインターフェイス装置３であって、
前記ＣＰＵから前記表示用回路７にデータを書き込むた
めに、前記表示用回路７のデータ書き込みアドレスＡ１
を指定するためのアドレスレジスタ１０と、前記アドレ
スレジスタ１０で指定された表示用回路７のアドレスに
データを書き込むために、書き込みデータＤ１を一時的
に格納するライトレジスタ２０と、前記ライトレジスタ
２０にデータＤ１が書き込まれた時、前記表示用回路７
に対して、前記書き込みデータＤ１の書き込みを命令す
るための書き込み信号１１を生成する書き込み信号生成
部１２と、前記表示用回路７に前記書き込みデータＤ１
を書き込んだ時、前記アドレスレジスタ１０内のアドレ
ス値をインクリメントするアドレスインクリメント部１
３とで構成したことを特徴とするスロットマシーン又は
パチスロ機の画像表示装置に於けるインターフェイス装
置が示され、又、前記ライトレジスタ２０は、複数のラ
イトレジスタ（Ｗｒｉｔｅデータレジスタ３〜０）から
構成され、前記複数のライトレジスタの内で、予め決め
られたアドレスのライトレジスタ（Ｗｒｉｔｅデータレ
ジスタ０）に前記書き込みデータが書き込まれた時、前
記ライトレジスタ（Ｗｒｉｔｅデータレジスタ０）の書
き込みを指定するレジスタライト信号Ｗ１に基づき、前
記書き込み信号生成部１２が、前記書き込み信号１１を
前記表示用回路７に出力し、更に、前記アドレスインク
リメント部１３は、前記書き込みデータＤ１が前記表示
用回路７に書き込まれた後に、前記アドレスレジスタ１
０のアドレス値をインクリメントするように構成したこ
とを特徴とするスロットマシーン又はパチスロ機の画像
表示装置に於けるインターフェイス回路が示されてい
る。

【００１２】以下に、第１の具体例を更に詳細に説明す
る。

【００１３】さて、図２に示したＣＰＵのデータは８ビ
ット構成、又、このＣＰＵのアドレスは１６ビット構成
であり、これに対して、表示用回路７のデータは３２ビ
ット構成、又、アドレスは２４ビット構成である。

【００１４】従って、図２、図３に示したように、表示
用回路７のアドレスを指定するためのアドレスレジスタ
１０は、三つの８ビットアドレスレジスタ、即ち、Ｗｒ
ｉｔｅアドレスレジスタ２〜０からなる２４ビットのア
ドレスレジスタで構成され、書き込みデータＤ１を一時
的に格納するライトレジスタ２０は、四つの８ビットラ
イトレジスタ、即ち、Ｗｒｉｔｅデータレジスタ３〜０
からなる３２ビットのライトレジスタである。

【００１５】また、１５は、アドレスレジスタ１０とラ
イトレジスタ２０とのそれぞれのレジスタのアドレスを
デコードするアドレスデコーダであり、図２では、Ｗｒ
ｉｔｅデータレジスタ０に書き込みデータを書き込むた
めに、アドレスデコーダ１５からレジスタライト信号Ｗ
１が出力されたときに、このレジスタライト信号Ｗ１に
基づき、書き込み信号生成部１２が、前記書き込み信号
１１を前記表示用回路７に出力するようになっている。
そして、書き込みデータＤ１が表示用回路７に書き込ま
れた後に、アドレスレジスタ１０のアドレス値をインク
リメントし、上記したデータ書き込みを連続的に行うこ
とができるように構成されている。

【００１６】図４は、表示用回路７に書き込みデータを
書き込む手順を示したフローチャートであり、初めに、
表示用回路７のデータ書き込みアドレスを指定するため
のアドレスデータをアドレスレジスタ１０に書き込む
（ステップＳ１）。次に、Ｗｒｉｔｅデータレジスタ３
〜０に順に、書き込みデータを書き込む（ステップＳ２
〜Ｓ５）。そして、Ｗｒｉｔｅデータレジスタ０にデー
タが書き込まれると（ステップＳ６）、Ｗｒｉｔｅデー
タレジスタ３〜０のデータが、表示用回路７に書き込ま
れる（ステップＳ７）。書き込みデータＤ１の書き込み
が終了すると、アドレスレジスタ１０のアドレス値をイ
ンクリメントして（ステップＳ８）、インクリメントし
たアドレス値をアドレスレジスタ１０に書き込む（ステ
ップＳ９９）。このようにして、連続的にデータを表示
用回路７に書き込む。

【００１７】（第２の具体例）図１（ａ）、図５〜図７
は、高速動作する表示用回路から低速のＣＰＵ側にデー
タを転送するインターフェイス装置の具体例を示す図で
あり、これらの図には、ＣＰＵ４とこのＣＰＵのデータ
バス幅よりデータバス幅の大なる表示用回路７とをイン
ターフェイスするスロットマシーン又はパチスロ機の画
像表示装置に於けるインターフェイス装置３Ａであっ
て、前記表示用回路７から前記ＣＰＵ４にデータを読み
出すために、前記表示用回路７のデータ読み出しアドレ
スＡ２を指定するためのアドレスレジスタ１１と、前記
アドレスレジスタ１１で指定された表示用回路７のアド
レスＡ２からデータを読み出すために、前記表示用回路
７から読み出したリードデータＤ２を一時的に格納する
リードレジスタ２１と、前記リードレジスタ２１に格納
されたリードデータＤ２が読み出された時、前記表示用
回路７に対して、次のデータ読み出しのためのリード信
号２５を生成するリード信号生成部２２と、前記リード
レジスタ２１に格納されたリードデータＤ２が読み出さ
れた時、前記アドレスレジスタ１１内のアドレス値をイ
ンクリメントするアドレスインクリメント部２３と、で
構成したことを特徴とするスロットマシーン又はパチス
ロ機の画像表示装置に於けるインターフェイス装置が示
され、又、前記リードレジスタ２１は、複数のリードレ
ジスタ（Ｒｅａｄデータレジスタ３〜０）から構成さ
れ、前記複数のリードレジスタの内で、予め決められた
アドレスのリードレジスタ（Ｒｅａｄデータレジスタ
３）からリードデータが読み出された時、前記リード信
号生成部２２は、表示用回路７のリードデータを読み出
すためのリード信号２５を前記表示用回路７に出力し、
更に、前記アドレスインクリメント部２３は、前記リー
ドデータＤ２が、前記表示用回路７から前記リードレジ
スタ２１に転送された後に、前記アドレスレジスタ１１
のアドレス値をインクリメントするように構成したこと
を特徴とするスロットマシーン又はパチスロ機の画像表
示装置に於けるインターフェイス装置が示され、又、前
記インターフェイス装置３Ａには、ウエイト信号生成部
２７が設けられ、前記リードデータＤ２が前記表示用回
路７から前記リードレジスタ２１に転送されている間
は、前記ウエイト信号生成部２７は、前記ＣＰＵ４及び
アドレスインクリメント部２３に対してウエイト信号２
８を出力するように構成したことを特徴とするスロット
マシーン又はパチスロ機の画像表示装置に於けるインタ
ーフェイス装置が示されている。

【００１８】以下に、第２の具体例を更に詳細に説明す
る。

【００１９】図５に示したＣＰＵ４のデータは、図２と
同様に、８ビット構成、又、このＣＰＵのアドレスは１
６ビット構成であり、これに対して、表示用回路７のデ
ータは３２ビット構成、又、アドレスは２４ビット構成
である。

【００２０】従って、図５、図６に示したように、表示
用回路７のアドレスを指定するためのアドレスレジスタ
１１は、三つの８ビットアドレスレジスタ、即ち、Ｒｅ
ａｄアドレスレジスタ２〜０からなる２４ビットのアド
レスレジスタで構成され、リードデータＤ２を一時的に
格納するリードレジスタ２１は、四つの８ビットのリー
ドレジスタ、即ち、Ｒｅａｄデータレジスタ３〜０から
なる３２ビットのライトレジスタである。

【００２１】また、１５は、アドレスレジスタ１１とリ
ードレジスタ２１とのそれぞれのレジスタのアドレスを
デコードするアドレスデコーダであり、図５では、Ｒｅ
ａｄデータレジスタ３のデータを読み出すために、この
Ｒｅａｄデータレジスタ３のアドレスがデコードされた
時に、リード信号生成部２２は、表示用回路７のリード
データを読み出すためのリード信号２５を表示用回路７
に出力し、更に、アドレスインクリメント部は、リード
データが、表示用回路７からリードレジスタ２１に転送
された後に、アドレスレジスタ１１のアドレス値をイン
クリメントするように構成している。

【００２２】又、このインターフェイス装置３Ａには、
ウエイト信号生成部２７が設けられ、リードデータＤ２
が、表示用回路７からリードレジスタ２１に転送されて
いる間は、ウエイト信号生成部２７は、ＣＰＵ４に対し
てウエイト信号２８を出力し、この間、ＣＰＵ４は、リ
ードレジスタ２１からデータを読み出さないようにして
いる。更に、ウエイト信号生成部２７は、アドレスイン
クリメント部２３に対してウエイト信号２８を出力し、
この間、インクリメント動作を行わないように構成して
いる。

【００２３】図７は、表示用回路７からデータを読み出
す手順を示したフローチャートであり、図の左側は、Ｃ
ＰＵ４がリードレジスタ２１からデータを読み出す手順
を示し、図の右側は、ＣＰＵ４のリード動作に平行して
行われる表示用回路７のデータ読みだし動作を示してい
る。

【００２４】初めに、表示用回路７のデータ読み出しア
ドレスを指定するためのアドレスデータをアドレスレジ
スタ１１に書き込む（ステップＳ１１）。次に、ＣＰＵ
４は、表示用回路７からＲｅａｄデータレジスタ３へデ
ータを読み込む（ステップＳ１２）。このとき、ウエイ
ト信号生成部２７は、アドレスデコーダ１５からＲｅａ
ｄデータレジスタ３のアドレス信号を受信し、この信号
に基づき、ウエイト信号２８をＣＰＵ４とアドレスイン
クリメント部２３とに出力し、ＣＰＵ４とアドレスイン
クリメント部２３とをウエイト状態にしておく（ステッ
プＳ１３）。同時に、リード信号生成部２２は、アドレ
スデコーダ１５からＲｅａｄデータレジスタ３のアドレ
ス信号を受信し、この信号に基づき、表示用回路７に対
して、次のリードデータをリードレジスタ３〜０に書き
込むように指令するためのリード信号を表示用回路７に
出力し（ステップＳ１４）、これにより、表示用回路７
からリードレジスタ３〜０へのデータ転送が行われる
（ステップＳ１５）。そして、表示用回路７からリード
レジスタ３〜０へのデータ転送が終了すると、ウエイト
信号が解除され（ステップＳ１６）、ＣＰＵ４のリード
レジスタ２１からの読み出し動作が再開し、リードレジ
スタ２〜０のデータが、ＣＰＵ４により読み出される
（ステップＳ１９〜Ｓ２１）。

【００２５】一方、ウエイト信号が解除された後（ステ
ップＳ１６）、アドレスレジスタ１１のアドレスがイン
クリメントされ、更新されたアドレス値が、アドレスレ
ジスタ１１に書き込まれる（ステップＳ１７、Ｓ１
８）。

【００２６】このようにして、１サイクルの転送動作が
終了すると、次のデータ転送サイクルに移る（ステップ
Ｓ２２）。

【００２７】（第３の具体例）図１（ａ）、図８〜図１
０は、本発明の第３の具体例を示す図であり、これらの
図には、ＣＧメモリ３とこのＣＧメモリのデータバス幅
よりデータバス幅の大なる表示用回路７とをインターフ
ェイスするスロットマシーン又はパチスロ機の画像表示
装置に於けるインターフェイス装置３Ｂであって、ＤＭ
Ａ装置３１を設け、このＤＭＡ装置３１を介して、前記
ＣＧメモリ３０から表示用回路７にデータ転送すること
を特徴とするスロットマシーン又はパチスロ機の画像表
示装置に於けるインターフェイス装置が示されている。

【００２８】以下に、第３の具体例を更に詳細に説明す
る。

【００２９】図８に示したＣＰＵ４、ＣＧメモリ３０の
データは、図２と同様に、８ビット構成、又、このＣＰ
Ｕ４、ＣＧメモリ３０のアドレスは１６ビット構成であ
り、これに対して、表示用回路７のデータは３２ビット
構成、又、アドレスは２４ビット構成である。

【００３０】第３の具体例のインターフェイス装置３Ｂ
は、ＤＭＡ装置３１を備えており、ＤＭＡ装置３１は、
ＤＭＡタイミング制御部３２と、転送元アドレス、即
ち、ＣＧメモリ３０のアドレスを示す転送元アドレスカ
ウンタ３３と、転送先アドレス、即ち、表示用回路７の
アドレスを示す転送先アドレスカウンタ３４と、転送数
をカウントする転送数カウンタ３５と、ＤＭＡの開始を
指示するＤＭＡ開始レジスタ３６とから構成されてい
る。

【００３１】また、インターフェイス装置３Ｂには、Ｃ
Ｇメモリ３０の転送開始アドレスを格納する転送元アド
レスレジスタ３７と、表示用回路７の転送開始アドレス
を格納する転送先アドレスレジスタ３８と、転送数を格
納する転送数レジスタ３９と、ＤＭＡ転送用のデータバ
ッファ４０とから構成され、ＤＭＡ開始レジスタ３６に
所定のデータがセットされると、ＣＧメモリ３０から表
示用回路７へのＤＭＡ転送が開始するように構成されて
いる。

【００３２】なお、図８に示したインターフェイス回路
３Ｂでは、転送元アドレスレジスタ３７は、二つの８ビ
ットアドレスレジスタ、即ち、ＤＭＡ転送元アドレスレ
ジスタ１、０からなる１６ビットのアドレスレジスタで
構成され、転送先アドレスレジスタ３８は、三つの８ビ
ットアドレスレジスタ、即ち、ＤＭＡ転送先アドレスレ
ジスタ２〜０からなる２４ビットのアドレスレジスタで
構成され、転送数レジスタ３９は、二つの８ビットアド
レスレジスタ、即ち、ＤＭＡ転送数レジスタ１、０から
なる１６ビットのアドレスレジスタで構成されている。

【００３３】図９は、ＤＭＡを用いた第３の具体例の動
作を示すフローチャート、図１０は、図９のデータ転送
動作を詳細に示したフローチャートである。

【００３４】図９、図１０に示すように、データ転送を
行う前に、転送元アドレスレジスタ３７にＣＧメモリ３
０の転送先頭アドレスを書き込み（ステップＳ３１）、
次に、転送先アドレスレジスタ３８に表示用回路７の転
送先頭アドレスを書き込み（ステップＳ３２）、転送数
を転送数レジスタ３９に書き込み（ステップＳ３３）、
最後に、ＤＭＡ開始レジスタ３６に所定のデータを書き
込むと（ステップＳ３４）、ＤＭＡタイミング制御部３
２は、ＣＰＵ４に対して、バスを明け渡すように、バス
要求信号４１を出力する。ＣＰＵ４は、バスの使用権を
明け渡すことが可能な状態であれば、バスの使用権を、
ＤＭＡ装置３１側にわたし、これにより、ＤＭＡタイミ
ング制御部３２の制御によるＤＭＡ転送が可能になる
（ステップＳ３５）。各レジスタ３７、３８、３９のデ
ータは、それぞれカウンタ３３、３４、３５にセットさ
れ（ステップＳ３６）、ＤＭＡ用データバッファ４０を
介してＤＭＡ転送が行われる（ステップＳ３７）。デー
タ転送が終わると、バス要求信号が解除されて、バスの
使用権がＣＰＵ４に変換され、これにより、ＣＰＵ４の
制御が可能になり（ステップＳ３８）、次の、ＤＭＡ転
送の実行が可能になる（ステップＳ３９）。

【００３５】図１０は、ステップＳ３７を詳細に示した
フローチャートである。転送中は、ＤＭＡタイミング制
御部３２が、転送元アドレスカウンタ３３からのＣＧメ
モリ３０のアドレスを受信し（ステップＳ４１）、受信
したアドレスのデータを読み出すためのリード信号をＣ
Ｇメモリ３０に出力し、読み出されたデータをＤＭＡ用
データバッファ４０に格納し、このデータバッファが満
杯になると（ステップＳ４２）、転送先アドレスカウン
タ３４から表示用回路７に書き込むアドレスを受信し
（ステップＳ４３）、表示用回路７にライト信号を出力
して、ＤＭＡ用データバッファ４０に格納されたデータ
を表示用回路７の所定にアドレスに書き込む（ステップ
Ｓ４４）。そして、転送元アドレスカウンタ３３、転送
先アドレスカウンタ３４をインクリメントし、転送数カ
ウンタ３５をデクリメントして（ステップＳ４５）、転
送数カウンタが「０」でなければ、次のアドレスの転送
を行うことで、転送数レジスタ３９にセットされたデー
タ数のデータ転送を行う（ステップＳ４６）。

【００３６】（第４の具体例）図１１〜図１３は、本発
明の第４の具体例を示す図であり、これらの図には、Ｃ
Ｇメモリ５０のアドレスバス、データバスは、ＣＰＵ４
のアドレスバス、データバスに接続されていない構成で
あり、ＤＭＡ装置３１Ａが、ＣＧメモリ５０から表示用
回路７にデータ転送する間も、前記ＣＰＵ４は、バス使
用権を保持するように構成したことを特徴とするスロッ
トマシーン又はパチスロ機の画像表示装置に於けるイン
ターフェイス装置が示されている。

【００３７】この構成は、図１（ｂ）に相当する。この
第４の具体例のインターフェイス回路３Ｃも第３の具体
例と同様なＤＭＡ装置３１Ａを備えている。

【００３８】第３の具体例では、ＣＧメモリ３０のアド
レスバス、データバスは、それぞれＣＰＵ４のアドレス
バス、データバスに接続するように構成していたが、第
４の具体例のＣＧメモリ５０は、高速なＣＧメモリを用
い、従って、ＣＧメモリ５０のアドレスバス、データバ
スが共に１６ビット構成のものを使用していること以外
は、第３の具体例と同じ構成である。

【００３９】また、第４の具体例では、図１２に示すよ
うに、ＤＭＡ転送中、ＣＰＵ４が他の処理を行えるよう
に構成しているが、ＤＭＡ転送の方法は、第３の具体例
と同じである。

【００４０】図１３は、ＤＭＡ処理を割り込み処理で行
うようにした例を示すフローチャートである。この例の
場合も、ＤＭＡ転送中、ＣＰＵ４が他の処理を行えるよ
うに構成しているなお、本発明は、様々なアプリケーシ
ョンソフトに対応可能な基本アーキテクチャである。

【００４１】

【発明の効果】本発明に係わるスロットマシーン又はパ
チスロ機の画像表示装置に於けるインターフェイス装置
は、上述のように構成したので、ＣＰＵやその周辺回路
を従来のように安価に構成すると共に、高速なデータ転
送を可能にすることで、より多彩な描画が可能になっ
た。

【図面の簡単な説明】

【図１】本発明の全体構成を示すブロック図である。

【図２】第１の具体例の構成を示すブロック図である。

【図３】図２のレジスタの構成を示す図である。

【図４】第１の具体例の動作を示すフローチャートであ
る。

【図５】第２の具体例の構成を示すブロック図である。

【図６】図５のレジスタの構成を示す図である。

【図７】第２の具体例の動作を示すフローチャートであ
る。

【図８】第３の具体例の構成を示すブロック図である。

【図９】第３の具体例の動作を示すフローチャートであ
る。

【図１０】図９のＤＭＡ転送部の詳細を示すフローチャ
ートである。

【図１１】第４の具体例の構成を示すブロック図であ
る。

【図１２】第４の具体例の動作を示すフローチャートで
ある。

【図１３】第４の具体例の他の動作を示すフローチャー
トである。

【図１４】従来の構成を示すブロック図である。

【符号の説明】

３、３Ａ、３Ｃ インターフェイス回路 ４ ＣＰＵ １０ アドレスレジスタ １１ Ｗｒｉｔｅ信号 １２ 書き込み信号生成部 １３、２３ アドレスインクリメント部 １５ アドレスレコーダ ２０ ライトレジスタ ２１ リードレジスタ ２２ リード信号生成部 ２５ リード信号 ２７ ウエイト信号生成部 ２８ ウエイト信号 ３１、３１Ａ ＤＭＡ装置 ３２ ＤＭＡタイミング制御部 ３３ 転送元アドレスカウンタ ３４ 転送先アドレスカウンタ ３５ 転送数カウンタ ３６ 転送開始レジスタ ３７ 転送元アドレスレジスタ ３８ 転送先アドレスレジスタ ４０ ＤＭＡ用データバッファ ３９ 転送数レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/38 ３１０ Ｇ０６Ｆ 13/38 ３１０Ｂ Ｇ０９Ｇ 5/00 Ｇ０９Ｇ 5/00 ５５５Ｄ Ｆターム(参考） 5B061 BA03 DD01 DD09 FF02 FF06 PP05 5B069 AA16 LA02 5B077 AA14 BA02 BA07 BB07 DD05 5C082 AA06 AA27 BA12 BB01 BB15 BB22 CA76 DA54 DA64 DA86 MM02

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとこのＣＰＵのデータバス幅と異
   なるデータバス幅の表示用回路とをインターフェイスす
   るスロットマシーン又はパチスロ機の画像表示装置に於
   けるインターフェイス装置であって、 前記ＣＰＵから前記表示用回路にデータを書き込むため
   に、前記表示用回路のデータ書き込みアドレスを指定す
   るためのアドレスレジスタと、 前記アドレスレジスタで指定された表示用回路のアドレ
   スにデータを書き込むために、書き込みデータを一時的
   に格納するライトレジスタと、 前記ライトレジスタにデータが書き込まれた時、前記表
   示用回路に対して、前記書き込みデータの書き込みを命
   令するための書き込み信号を生成する書き込み信号生成
   部と、 前記表示用回路に前記書き込みデータを書き込んだ時、
   前記アドレスレジスタ内のアドレス値をインクリメント
   するアドレスインクリメント部と、 で構成したことを特徴とするスロットマシーン又はパチ
   スロ機の画像表示装置に於けるインターフェイス装置。
2. 【請求項２】 前記ライトレジスタは、複数のライトレ
   ジスタから構成され、前記複数のライトレジスタの内
   で、予め決められたアドレスのライトレジスタに前記書
   き込みデータが書き込まれた時、前記ライトレジスタの
   アドレスを指定するアドレスデータに基づき、前記書き
   込み信号生成部が、前記書き込み開始を前記表示用回路
   に出力し、更に、前記アドレスインクリメント部は、前
   記書き込みデータが前記表示用回路に書き込まれた後
   に、前記アドレスレジスタのアドレス値をインクリメン
   トするように構成したことを特徴とする請求項１記載の
   スロットマシーン又はパチスロ機の画像表示装置に於け
   るインターフェイス装置。
3. 【請求項３】 ＣＰＵとこのＣＰＵのデータバス幅と異
   なるデータバス幅の表示用回路とをインターフェイスす
   るスロットマシーン又はパチスロ機の画像表示装置に於
   けるインターフェイス装置であって、 前記表示用回路から前記ＣＰＵにデータを読み出すため
   に、前記表示用回路のデータ読み出しアドレスを指定す
   るためのアドレスレジスタと、 前記アドレスレジスタで指定された表示用回路のアドレ
   スからデータを読み出すために、前記表示用回路から読
   み出したリードデータを一時的に格納するリードレジス
   タと、 前記リードレジスタに格納されたリードデータが読み出
   された時、前記表示用回路に対して、次のデータ読み出
   しのためのリード信号を生成するリード信号生成部と、 前記リードレジスタに格納されたリードデータが読み出
   された時、前記アドレスレジスタ内のアドレス値をイン
   クリメントするアドレスインクリメント部と、 で構成したことを特徴とするスロットマシーン又はパチ
   スロ機の画像表示装置に於けるインターフェイス装置。
4. 【請求項４】 前記リードレジスタは、複数のリードレ
   ジスタから構成され、前記複数のリードレジスタの内
   で、予め決められたアドレスのリードレジスタからリー
   ドデータが読み出された時、前記リード信号生成部は、
   次のリードデータを読み出すためのリード信号を前記表
   示用回路に出力し、更に、前記アドレスインクリメント
   部は、前記リードデータが、前記表示用回路から前記リ
   ードレジスタに転送された後に、前記アドレスレジスタ
   のアドレス値をインクリメントするように構成したこと
   を特徴とする請求項３記載のスロットマシーン又はパチ
   スロ機の画像表示装置に於けるインターフェイス装置。
5. 【請求項５】 前記インターフェイス装置には、ウエイ
   ト信号生成部が設けられ、前記リードデータが前記表示
   用回路から前記リードレジスタに転送されている間は、
   前記ウエイト信号生成部は、前記ＣＰＵ及びアドレスイ
   ンクリメント部に対してウエイト信号を出力するように
   構成したことを特徴とする請求項４記載のスロットマシ
   ーン又はパチスロ機の画像表示装置に於けるインターフ
   ェイス装置。
6. 【請求項６】 ＣＰＵ及びメモリと前記ＣＰＵ及びメモ
   リのデータバス幅と異なるデータバス幅の表示用回路と
   をインターフェイスするスロットマシーン又はパチスロ
   機の画像表示装置に於けるインターフェイス装置であっ
   て、 ＤＭＡ装置を設け、このＤＭＡ装置を介して、前記メモ
   リから表示用回路にデータ転送することを特徴とするス
   ロットマシーン又はパチスロ機の画像表示装置に於ける
   インターフェイス装置。
7. 【請求項７】 前記メモリのアドレスバス、データバス
   は、前記ＣＰＵのアドレスバス、データバスにそれぞれ
   接続されていることを特徴とする請求項６記載のスロッ
   トマシーン又はパチスロ機の画像表示装置に於けるイン
   ターフェイス装置。
8. 【請求項８】 前記メモリのアドレスバス、データバス
   は、前記ＣＰＵのアドレスバス、データバスとは別のバ
   スで前記インターフェイス装置に接続している構成であ
   り、前記ＤＭＡ装置が、前記メモリから表示用回路にデ
   ータ転送する間も、前記ＣＰＵは、バス使用権を保持す
   るように構成したことを特徴とする請求項６記載のスロ
   ットマシーン又はパチスロ機の画像表示装置に於けるイ
   ンターフェイス装置。
9. 【請求項９】 前記ＣＰＵと前記表示用回路とは、それ
   ぞれアクセス速度が異なることを特徴とする請求項１乃
   至８の何れかに記載のスロットマシーン又はパチスロ機
   の画像表示装置に於けるインターフェイス装置。