JPH0772837A - 表示システム - Google Patents
表示システムInfo
- Publication number
- JPH0772837A JPH0772837A JP5220887A JP22088793A JPH0772837A JP H0772837 A JPH0772837 A JP H0772837A JP 5220887 A JP5220887 A JP 5220887A JP 22088793 A JP22088793 A JP 22088793A JP H0772837 A JPH0772837 A JP H0772837A
- Authority
- JP
- Japan
- Prior art keywords
- display
- video memory
- memory
- data
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】本発明は、表示データをビデオメモリから表示
コントローラ内蔵のメモリに取り込み、内蔵メモリ経由
で表示装置に対し表示データを転送する構成をとること
により、ビデオメモリに対する表示データの読み込み時
間を最小にした表示システムを構築することを主な特徴
とする。 【構成】メモリ内蔵の表示コントローラＬＳＩが非表示
期間を検出して外部接続されるビデオメモリ１１に格納
されたデータを内蔵のメモリ１３に取り込み、表示期間
中、取り込んだ表示データを表示装置に送る。表示制御
回路１５は、外部からのビデオメモリ更新要求と表示制
御回路１５によって生成されるビデオメモリ１１から内
蔵メモリ１３へのデータ転送要求を受付け、ＬＳＩの外
部に接続されるビデオメモリ１１の制御を行うビデオメ
モリインタフェースを新規に持つことになる。
コントローラ内蔵のメモリに取り込み、内蔵メモリ経由
で表示装置に対し表示データを転送する構成をとること
により、ビデオメモリに対する表示データの読み込み時
間を最小にした表示システムを構築することを主な特徴
とする。 【構成】メモリ内蔵の表示コントローラＬＳＩが非表示
期間を検出して外部接続されるビデオメモリ１１に格納
されたデータを内蔵のメモリ１３に取り込み、表示期間
中、取り込んだ表示データを表示装置に送る。表示制御
回路１５は、外部からのビデオメモリ更新要求と表示制
御回路１５によって生成されるビデオメモリ１１から内
蔵メモリ１３へのデータ転送要求を受付け、ＬＳＩの外
部に接続されるビデオメモリ１１の制御を行うビデオメ
モリインタフェースを新規に持つことになる。
Description
【０００１】
【産業上の利用分野】この発明は、ワードプロセッサ、
パーソナルコンピュータ、ワークステーション等の各種
マンマシン機器に用いて好適な表示システムに関する。
パーソナルコンピュータ、ワークステーション等の各種
マンマシン機器に用いて好適な表示システムに関する。
【０００２】
【従来の技術】ワードプロセッサ、パーソナルコンピュ
ータ、ワークステーション等のＯＡ機器に於いては、マ
ンマシンインタフェースを司る装置として表示装置の存
在が必須となる。表示装置に表示されるデータはＣＰＵ
により生成あるいは更新され、その内容がビデオメモリ
に反映される。そして表示制御装置がこの内容を読み出
し、表示モニタに供給して所望の表示を得る。従って、
ビデオメモリのアクセスは、表示データ書換えのための
アクセスと表示装置にデータを送出するためのアクセス
に大別される。
ータ、ワークステーション等のＯＡ機器に於いては、マ
ンマシンインタフェースを司る装置として表示装置の存
在が必須となる。表示装置に表示されるデータはＣＰＵ
により生成あるいは更新され、その内容がビデオメモリ
に反映される。そして表示制御装置がこの内容を読み出
し、表示モニタに供給して所望の表示を得る。従って、
ビデオメモリのアクセスは、表示データ書換えのための
アクセスと表示装置にデータを送出するためのアクセス
に大別される。
【０００３】従来はこのアクセスを以下に示す手段によ
って実現していた。 （１）ビデオメモリとしてシングルポートメモリを使用
した場合、ビデオメモリのアクセスは、表示装置にデー
タを送るためのアクセスを優先させ、表示データの書換
の為のアクセスは表示装置にデータを送る必要の無い期
間（非表示期間）に実行する。図６に従来の表示システ
ムの構成例を、図７に動作タイミングチャートを示す。
図６に於いて、符号６１はビデオメモリ、符号６２はビ
デオメモリ制御回路、符号６３は表示コントローラであ
る。図７において、ＨＳＹＮＣは水平同期信号、ＤＥＮ
は表示イネーブル信号であり、いずれも表示コントロー
ラ６３が生成する。 （２）ビデオメモリとしてデュアルポートメモリを使用
し、ビデオメモリの書換え（描画、矩形転送等）と、表
示のためのアクセスを別々のポートを使用して実行す
る。
って実現していた。 （１）ビデオメモリとしてシングルポートメモリを使用
した場合、ビデオメモリのアクセスは、表示装置にデー
タを送るためのアクセスを優先させ、表示データの書換
の為のアクセスは表示装置にデータを送る必要の無い期
間（非表示期間）に実行する。図６に従来の表示システ
ムの構成例を、図７に動作タイミングチャートを示す。
図６に於いて、符号６１はビデオメモリ、符号６２はビ
デオメモリ制御回路、符号６３は表示コントローラであ
る。図７において、ＨＳＹＮＣは水平同期信号、ＤＥＮ
は表示イネーブル信号であり、いずれも表示コントロー
ラ６３が生成する。 （２）ビデオメモリとしてデュアルポートメモリを使用
し、ビデオメモリの書換え（描画、矩形転送等）と、表
示のためのアクセスを別々のポートを使用して実行す
る。
【０００４】
【発明が解決しようとする課題】上述した従来例に従え
ば、（１）の例では、ビデオメモリのアクセスの大部分
が表示装置にデータを送るためのアクセスに使用される
ための表示データの書換え（描画、スクロール、矩形転
送等）が遅くなる。（２）に示す例は（１）で指摘した
表示データの書換え時間を高速にすることはできるが、
シングルポートメモリより高価なデュアルポートメモリ
を使用しなければならないという欠点があった。
ば、（１）の例では、ビデオメモリのアクセスの大部分
が表示装置にデータを送るためのアクセスに使用される
ための表示データの書換え（描画、スクロール、矩形転
送等）が遅くなる。（２）に示す例は（１）で指摘した
表示データの書換え時間を高速にすることはできるが、
シングルポートメモリより高価なデュアルポートメモリ
を使用しなければならないという欠点があった。
【０００５】この発明は上記事情に鑑みてなされたもの
であり、記憶装置内蔵の表示コントローラを使用し、外
部接続されるビデオメモリとの間でデータ転送を行なう
ことにより、安価なシングルポートメモリをビデオメモ
リとして使用しながらも従来より表示データの書換えを
高速化することのできる表示システムを提供することを
目的とする。
であり、記憶装置内蔵の表示コントローラを使用し、外
部接続されるビデオメモリとの間でデータ転送を行なう
ことにより、安価なシングルポートメモリをビデオメモ
リとして使用しながらも従来より表示データの書換えを
高速化することのできる表示システムを提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、表示装置と、
表示装置に表示すべきデータが格納されるビデオメモリ
と、このビデオメモリと上記表示装置とのインタフェー
スとなり、表示のためのタイミング信号を生成する、記
憶装置内蔵の表示制御回路とから成る表示システムであ
って、上記表示制御回路は、非表示期間を検出してビデ
オメモリに格納されたデータを内蔵の記憶装置に取り込
み、表示期間中、取り込んだ表示データを表示装置に送
るデータ転送回路を具備することを特徴とする。また、
ビデオメモリから表示制御回路が内蔵する記憶装置への
データ転送を、非表示期間に、次の表示期間に表示する
少なくとも１ライン分の容量だけ行うことも特徴とす
る。また、表示制御回路が内蔵する記憶装置を複数に分
割することにより、ビデオメモリから記憶装置に表示デ
ータを転送する際、転送途中にてビデオメモリのデータ
を更新することも特徴とする。
表示装置に表示すべきデータが格納されるビデオメモリ
と、このビデオメモリと上記表示装置とのインタフェー
スとなり、表示のためのタイミング信号を生成する、記
憶装置内蔵の表示制御回路とから成る表示システムであ
って、上記表示制御回路は、非表示期間を検出してビデ
オメモリに格納されたデータを内蔵の記憶装置に取り込
み、表示期間中、取り込んだ表示データを表示装置に送
るデータ転送回路を具備することを特徴とする。また、
ビデオメモリから表示制御回路が内蔵する記憶装置への
データ転送を、非表示期間に、次の表示期間に表示する
少なくとも１ライン分の容量だけ行うことも特徴とす
る。また、表示制御回路が内蔵する記憶装置を複数に分
割することにより、ビデオメモリから記憶装置に表示デ
ータを転送する際、転送途中にてビデオメモリのデータ
を更新することも特徴とする。
【０００７】
【作用】本発明は、記憶装置内蔵の表示制御回路が、非
表示期間を検出して外部接続されるビデオメモリに格納
されたデータを内蔵の記憶装置に取り込み、表示期間
中、取り込んだ表示データを表示装置に送る。表示制御
回路は、外部からのビデオメモリ更新要求と表示制御回
路によって生成されるビデオメモリから内蔵記憶装置へ
のデータ転送要求を受付け、ＬＳＩ外部のビデオメモリ
の制御を行なうビデオメモリインタフェースを新規に持
つことになる。表示データを表示装置に送る前にビデオ
メモリから内部メモリに取り込みその後表示装置に表示
データを転送することにより、ビデオメモリに対する表
示データの読み込み時間を最小にすることが可能にな
る。これにより、ビデオメモリの書換可能時間を従来よ
り長くすることができ、ビデオメモリの書換え速度を向
上できる等の効果が得られる。
表示期間を検出して外部接続されるビデオメモリに格納
されたデータを内蔵の記憶装置に取り込み、表示期間
中、取り込んだ表示データを表示装置に送る。表示制御
回路は、外部からのビデオメモリ更新要求と表示制御回
路によって生成されるビデオメモリから内蔵記憶装置へ
のデータ転送要求を受付け、ＬＳＩ外部のビデオメモリ
の制御を行なうビデオメモリインタフェースを新規に持
つことになる。表示データを表示装置に送る前にビデオ
メモリから内部メモリに取り込みその後表示装置に表示
データを転送することにより、ビデオメモリに対する表
示データの読み込み時間を最小にすることが可能にな
る。これにより、ビデオメモリの書換可能時間を従来よ
り長くすることができ、ビデオメモリの書換え速度を向
上できる等の効果が得られる。
【０００８】
【実施例】以下、図面を使用して本発明の実施例につい
て説明する。図１は本発明の実施例を示すブロック図で
ある。図に於いて、符号１１は表示データが記憶される
ビデオメモリであり、後述するビデオメモリ制御回路１
２、メモリ１３、メモリ制御回路１４、表示制御回路１
５等で構成される表示コントローラＬＳＩの外部に接続
される。
て説明する。図１は本発明の実施例を示すブロック図で
ある。図に於いて、符号１１は表示データが記憶される
ビデオメモリであり、後述するビデオメモリ制御回路１
２、メモリ１３、メモリ制御回路１４、表示制御回路１
５等で構成される表示コントローラＬＳＩの外部に接続
される。
【０００９】符号１２は外部接続されるビデオメモリ１
１を制御するビデオメモリ制御回路である。符号１３
は、図示せぬ表示装置に対する表示データを記憶する記
憶装置であり、表示コントローラＬＳＩに内蔵される。
１を制御するビデオメモリ制御回路である。符号１３
は、図示せぬ表示装置に対する表示データを記憶する記
憶装置であり、表示コントローラＬＳＩに内蔵される。
【００１０】符号１４は上記内蔵メモリに対するリード
／ライト制御を行なうメモリ制御回路である。符号１５
は、表示装置に対し表示のための各種タイミング信号を
生成する表示制御回路である。
／ライト制御を行なうメモリ制御回路である。符号１５
は、表示装置に対し表示のための各種タイミング信号を
生成する表示制御回路である。
【００１１】符号１６〜２４はデータ、アドレス、コン
トロールのための信号が転送されるラインであり、ビデ
オメモリ１１を外部要求により更新する際に発せられる
要求信号（１６）、ビデオメモリ１１のデータを内蔵メ
モリ１３に転送する際に生成される要求信号（１７）、
ビデオメモリ１１に対するアドレス及び制御信号（１
８）、ビデオメモリ１１のデータバス（１９）、ビデオ
メモリ１１からメモリ１３にデータを転送する際に必要
な制御信号（２０）、表示制御回路１５よりビデオメモ
リ１３を読み出す際に必要な制御信号（２１）、内蔵メ
モリ１３のリード・ライトを制御する制御信号（２
２）、内蔵メモリ１３から表示制御回路１５に転送され
る表示データ（２３）、表示装置に対し供給される表示
装置制御信号（２４）がそれぞれのライン経由で転送さ
れる。
トロールのための信号が転送されるラインであり、ビデ
オメモリ１１を外部要求により更新する際に発せられる
要求信号（１６）、ビデオメモリ１１のデータを内蔵メ
モリ１３に転送する際に生成される要求信号（１７）、
ビデオメモリ１１に対するアドレス及び制御信号（１
８）、ビデオメモリ１１のデータバス（１９）、ビデオ
メモリ１１からメモリ１３にデータを転送する際に必要
な制御信号（２０）、表示制御回路１５よりビデオメモ
リ１３を読み出す際に必要な制御信号（２１）、内蔵メ
モリ１３のリード・ライトを制御する制御信号（２
２）、内蔵メモリ１３から表示制御回路１５に転送され
る表示データ（２３）、表示装置に対し供給される表示
装置制御信号（２４）がそれぞれのライン経由で転送さ
れる。
【００１２】図２は本発明の実施例の動作を示すタイミ
ングチャートである。以下、図２のタイミングチャート
を参照しながら図１に示す本発明の実施例の動作につい
て説明する。
ングチャートである。以下、図２のタイミングチャート
を参照しながら図１に示す本発明の実施例の動作につい
て説明する。
【００１３】表示制御回路１５により、図２に示す水平
同期信号（ＨＳＹＮＣ）、表示イネーブル信号（ＤＥ
Ｎ）等が生成される。表示期間中、表示制御回路１５よ
りライン２１を介してメモリ制御回路１４にリード要求
が出力されており、ライン２２を介して転送される信号
により、内蔵メモリ１３の表示データが表示制御回路１
５へ送られる。送られた表示データは、表示制御回路１
５によりライン１４を介して表示装置へ送られ、所望の
表示がなされる。
同期信号（ＨＳＹＮＣ）、表示イネーブル信号（ＤＥ
Ｎ）等が生成される。表示期間中、表示制御回路１５よ
りライン２１を介してメモリ制御回路１４にリード要求
が出力されており、ライン２２を介して転送される信号
により、内蔵メモリ１３の表示データが表示制御回路１
５へ送られる。送られた表示データは、表示制御回路１
５によりライン１４を介して表示装置へ送られ、所望の
表示がなされる。
【００１４】表示期間から非表示期間に移る際（図２ポ
イントＡ）、表示制御回路１５からライン１７を介して
ビデオメモリ制御回路１２へデータ手転送要求が発せら
れる。このことにより、ビデオメモリ１１から内蔵メモ
リ１３へのデータ転送要求が行われる。ビデオメモリ制
御回路１２は、ビデオメモリ１１を制御する信号（ライ
ン１８）とメモリ制御回路１４を制御する信号（ライン
２０）を生成し、次に表示すべき表示データをビデオメ
モリ１１から内蔵メモリ１３に表示データを転送する。
イントＡ）、表示制御回路１５からライン１７を介して
ビデオメモリ制御回路１２へデータ手転送要求が発せら
れる。このことにより、ビデオメモリ１１から内蔵メモ
リ１３へのデータ転送要求が行われる。ビデオメモリ制
御回路１２は、ビデオメモリ１１を制御する信号（ライ
ン１８）とメモリ制御回路１４を制御する信号（ライン
２０）を生成し、次に表示すべき表示データをビデオメ
モリ１１から内蔵メモリ１３に表示データを転送する。
【００１５】このビデオメモリ１１から内蔵メモリ１３
へのデータ転送は、スタティックカラムモードまたはペ
ージモード等高速読み出しモードにて行なわれるものと
する。
へのデータ転送は、スタティックカラムモードまたはペ
ージモード等高速読み出しモードにて行なわれるものと
する。
【００１６】上述したように、表示期間中、表示データ
は内蔵メモリ１３より表示制御回路１５に送られ表示さ
れているため、ビデオメモリ１１は、外部要求信号（ラ
イン１６）により、表示データの書替えが実行可能とな
る。非表示期間中、ビデオメモリ１１から内蔵メモリ１
３へ次に表示すべき表示データの転送が実行される。
は内蔵メモリ１３より表示制御回路１５に送られ表示さ
れているため、ビデオメモリ１１は、外部要求信号（ラ
イン１６）により、表示データの書替えが実行可能とな
る。非表示期間中、ビデオメモリ１１から内蔵メモリ１
３へ次に表示すべき表示データの転送が実行される。
【００１７】本発明の実施例では、表示装置の非表示期
間中に次ラインの表示データを転送しなければならな
い。この間、外部からのビデオメモリ１１の書き替え要
求の実行は待たされることになる。また低速なメモリを
ビデオメモリとして使用することはできない。
間中に次ラインの表示データを転送しなければならな
い。この間、外部からのビデオメモリ１１の書き替え要
求の実行は待たされることになる。また低速なメモリを
ビデオメモリとして使用することはできない。
【００１８】上述した問題は、内部メモリ１３を複数持
たせることにより改善できる。図３に、そのための本発
明の他の実施例を、図４、図５にその実施例の動作タイ
ミングを示す。
たせることにより改善できる。図３に、そのための本発
明の他の実施例を、図４、図５にその実施例の動作タイ
ミングを示す。
【００１９】図３に示す実施例に於いて、図１に示す実
施例との差異は、内蔵メモリ１３を２つに分割したこと
にある。即ち、表示制御回路３６が内蔵するメモリを複
数に分割することにより、ビデオメモリ３１から内蔵メ
モリ３３に表示データを転送する際、内蔵メモリ３４を
使用することにより、転送途中にてビデオメモリ３１の
データを更新することができる。また、低速メモリをビ
デオメモリとして使用することも可能となる。このこと
は、それぞれ、図４、図５にタイミングチャートとして
示されている。
施例との差異は、内蔵メモリ１３を２つに分割したこと
にある。即ち、表示制御回路３６が内蔵するメモリを複
数に分割することにより、ビデオメモリ３１から内蔵メ
モリ３３に表示データを転送する際、内蔵メモリ３４を
使用することにより、転送途中にてビデオメモリ３１の
データを更新することができる。また、低速メモリをビ
デオメモリとして使用することも可能となる。このこと
は、それぞれ、図４、図５にタイミングチャートとして
示されている。
【００２０】
【発明の効果】以上説明のように本発明によれば、表示
データをビデオメモリから内部メモリに取り込み、その
後、表示装置に表示データを転送することにより、ビデ
オメモリに対する表示データの読み込み時間を最小にす
ることが可能になる。これにより、ビデオメモリの書き
替えに要する時間を従来より長くすることができ、ビデ
オメモリの書き替え速度の向上が図れる。
データをビデオメモリから内部メモリに取り込み、その
後、表示装置に表示データを転送することにより、ビデ
オメモリに対する表示データの読み込み時間を最小にす
ることが可能になる。これにより、ビデオメモリの書き
替えに要する時間を従来より長くすることができ、ビデ
オメモリの書き替え速度の向上が図れる。
【図１】本発明の実施例を示すブロック図。
【図２】上記実施例の動作を示すタイミングチャート。
【図３】本発明の他の実施例を示すブロック図。
【図４】本発明の他の実施例の動作を示すタイミングチ
ャート。
ャート。
【図５】本発明の他の実施例の動作を示すタイミングチ
ャート。
ャート。
【図６】従来例の構成を示すブロック図。
【図７】従来例の動作を示すタイミングチャート。
Claims (4)
- 【請求項１】 表示装置と、表示装置に表示すべきデー
タが格納されるビデオメモリと、このビデオメモリと上
記表示装置とのインタフェースとなり、表示のためのタ
イミング信号を生成する、記憶装置内蔵の表示制御回路
とから成る表示システムであって、上記表示制御回路
は、非表示期間を検出してビデオメモリに格納されたデ
ータを内蔵の記憶装置に取り込み、表示期間中、取り込
んだ表示データを表示装置に送るデータ転送回路を具備
することを特徴とする表示システム。 - 【請求項２】 ビデオメモリから表示制御回路が内蔵す
る記憶装置へのデータ転送を、非表示期間に、次の表示
期間に表示する少なくとも１ライン分の容量だけ行うこ
とを特徴とする請求項１記載の表示システム。 - 【請求項３】 表示制御回路が内蔵する記憶装置を複数
に分割し、ビデオメモリから上記記憶装置に表示データ
を転送する際、転送途中にてビデオメモリのデータを更
新することを特徴とする請求項１記載の表示システム。 - 【請求項４】表示制御回路は記憶装置内蔵のＬＳＩで構
成されることを特徴とする請求項１記載の表示システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220887A JPH0772837A (ja) | 1993-09-06 | 1993-09-06 | 表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220887A JPH0772837A (ja) | 1993-09-06 | 1993-09-06 | 表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772837A true JPH0772837A (ja) | 1995-03-17 |
Family
ID=16758098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220887A Pending JPH0772837A (ja) | 1993-09-06 | 1993-09-06 | 表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772837A (ja) |
-
1993
- 1993-09-06 JP JP5220887A patent/JPH0772837A/ja active Pending
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