JPH10240317A - モジュール装置 - Google Patents

Abstract

(57)【要約】 【課題】 入出力モジュールの数が増大したり、ＣＰＵ
モジュールが読み込むべきデータ数が増大しても、デー
タの更新周期が長期化しないモジュール装置を提供する
こと。 【解決手段】 ＣＰＵモジュール１０と入出力モジュー
ル２０とを接続するバス３０を有するモジュール装置に
おいて、前記入出力モジュールには、前記バスとの接続
をするインターフェイス部２２と、内部のμプロセッサ
部２４と前記ＣＰＵモジュールの双方からアクセス可能
な共有メモリ２６と、この共有メモリの内容が前回のＣ
ＰＵモジュールの読み込み時点を基準として変化したか
否かを表示する変化情報表示部２８とを設け、前記バス
には変化情報表示部の内容を反映するデータ変化制御線
３２を設け、前記ＣＰＵモジュールは、データ変化制御
線が変化有り表示のときは当該入出力モジュールの共有
メモリに対するアクセスを行い、データ変化制御線が変
化無し表示のときは当該入出力モジュールの共有メモリ
に対するアクセスをスキップすることを特徴としてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵモジュール
と入出力モジュール等で構成されるモジュール装置に関
し、特に大量のデータを定周期で読み込み場合の改良に
関する。

【０００２】

【従来の技術】本出願人は、例えば特開平５−２３３０
３１号公報等で、ＣＰＵモジュールと入出力モジュール
等で構成されるモジュール装置を提案している。このよ
うなモジュール装置においては、ＣＰＵモジュールが各
種入出力モジュールが持つ情報を周期的に読み込み更新
する場合、入出力モジュールに対して順次読込を行って
いた。

【０００３】

【発明が解決しようとする課題】ところが、モジュール
装置に接続される入出力モジュールの数が増大したり、
ＣＰＵモジュールが読み込むべきデータ数が増大する
と、全ての情報を読み込むリフレッシュ時間が増大し
て、スキャン時間が伸びてしまうという課題があった。
本発明は上述の課題を解決したもので、モジュール装置
に接続される入出力モジュールの数が増大したり、ＣＰ
Ｕモジュールが読み込むべきデータ数が増大しても、デ
ータの更新周期が長期化しないモジュール装置を提供す
ることを目的とする。

【０００４】

【課題を解決するための手段】上記の目的を達成する本
発明は、ＣＰＵモジュール１０と、アクチュエータやセ
ンサ等の外部機器と信号を授受する入出力モジュール２
０と、このＣＰＵモジュールと入出力モジュールとを接
続するバス３０を有するモジュール装置において、前記
入出力モジュールには、前記バスとの接続をするインタ
ーフェイス部２２と、内部の制御演算を行うμプロセッ
サ部２４と、このμプロセッサ部と前記ＣＰＵモジュー
ルの双方からアクセス可能な共有メモリ２６と、この共
有メモリの内容が前回のＣＰＵモジュールの読み込み時
点を基準として変化したか否かを表示する変化情報表示
部２８とを設け、前記バスにはデータ変化制御線３２を
設け、当該インターフェイス部は前記変化情報表示部が
変化有りを表示しているときは、前記データ変化制御線
を変化有り表示に駆動し、前記ＣＰＵモジュールは、デ
ータ変化制御線が変化有り表示のときは当該入出力モジ
ュールの共有メモリに対するアクセスを行い、データ変
化制御線が変化無し表示のときは当該入出力モジュール
の共有メモリに対するアクセスをスキップすることを特
徴としている。

【０００５】本発明の構成によれば、インターフェイス
部が、変化情報表示部が変化有りを表示しているとき
は、データ変化制御線を変化有り表示に駆動しているの
で、ＣＰＵモジュールではデータ変化制御線の内容を見
るだけで、従前にアクセスした内容に対して変化がある
か事前に判る。そこで、ＣＰＵモジュールはデータ変化
有り表示のときのみ、入出力モジュールの共有メモリに
対するアクセスを行い、データ変化制御線が変化無し表
示のときは当該入出力モジュールの共有メモリに対する
アクセスをスキップすることで、リフレッシュ周期の短
期間化を推進している。

【０００６】

【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の適用されるモジュール装置の構成
図である。図において、ＣＰＵモジュール１０は、各種
入出力モジュール２０で収集された信号を操業に役立つ
情報に加工したり、あるいは操業で必要とされる命令を
入出力モジュール２０に送る。入出力モジュール２０
は、アクチュエータやセンサ等の外部機器と信号を授受
する。バス３０は、ＣＰＵモジュール１０と入出力モジ
ュール２０とを接続する複数の信号線より構成されるも
ので、バックボードバスとも呼ばれている。ＣＰＵモジ
ュール１０が、入出力モジュール２０を個別に認識する
ために、各入出力モジュール２０に対してスロットアド
レスが割当てられている。

【０００７】次に、入出力モジュール２０の内部構成を
説明する。インターフェイス部２２は、バス３０と自局
の入出力モジュール２０との接続をすると共に、バス権
の授受も管理している。μプロセッサ部２４は、内部の
制御演算を行うもので、具体的には接続された外部機器
に対して信号を送信したり、読み込んだりしている。共
有メモリ２６は、μプロセッサ部２４とＣＰＵモジュー
ル１０の双方からアクセス可能なメモリである。変化情
報表示部２８は、共有メモリ２６の内容が前回のＣＰＵ
モジュールの読み込み時点を基準として変化したか否か
を表示するフラグである。

【０００８】次に、入出力モジュール２０内部の信号線
を説明する。データ線とアドレス線は、インターフェイ
ス部２２、μプロセッサ部２４、並びに共有メモリ２６
の間で共通に接続されている。バス権制御線は、入出力
モジュール２０内部の共有メモリ２６にアクセスする権
利を誰が所持するか表示するもので、通常の稼働状態に
あってはμプロセッサ部２４がバス権を有しているが、
ＣＰＵモジュール１０が共有メモリ２６に対するアクセ
スを必要としているときは、バス権をインターフェイス
部２２に移転する。

【０００９】このように構成された装置の動作を次に説
明する。図２は、各入出力モジュールの共有メモリの内
容を説明する図である。スロット２アドレスの入出力モ
ジュール２０の共有メモリ２６の内容は、ＣＰＵモジュ
ール１０が前回の読み込み時には”００”で、今回の読
み込み時には”００”と変化がなかたものとする。スロ
ット３アドレスの入出力モジュール２０の共有メモリ２
６の内容は、ＣＰＵモジュール１０が前回の読み込み時
には”０３”で、今回の読み込み時には”０６”と変化
があったものとする。

【００１０】図３は、バス３０を構成する各信号線の波
形図で、（Ａ）はアドレス／データ線、（Ｂ）はアドレ
スバリッド線、（Ｃ）はデータバリッド線、（Ｄ）はデ
ータ変化有り制御線、（Ｅ）はデータ変化無し制御線、
（Ｆ）はリード／ライト線である。ここで、アドレス／
データ線は、アドレス信号やデータ信号が流れる信号線
で、アドレス線とデータ線を独立して設けてもよく、ま
た時分割で使用してもよい。アドレスバリッド線は、ア
ドレス／データ線の内容がアドレス信号として有効であ
ることを表す。データバリッド線は、アドレス／データ
線の内容がデータ信号として有効であることを表す。デ
ータ変化有り制御線は、ここでは各入出力モジュール２
０に対して共通に設けられる関係で、バス権を所持する
入出力モジュール２０の変化情報表示部２８がデータ変
化有り状態か否かを表示する。データ変化無し制御線
は、バス権を所持する入出力モジュール２０の変化情報
表示部２８がデータ変化無し状態か否かを表示する。こ
こで、データ変化有り制御線とデータ変化無し制御線の
２系統を設けているのは、インターフェイス部２２が何
らかの原因で故障した場合にも、信頼性を確保するため
である。

【００１１】最初、ＣＰＵモジュール１０は、スロット
２アドレスの入出力モジュール２０に対してアクセスを
行い、アドレス／データ線の内容がスロット２アドレス
を表示し、アドレスバリッド線が有効を表示する。ここ
では、スロット２アドレスの入出力モジュール２０は、
変化情報表示部２８がデータ変化無し状態を表示してい
たとする。すると、データ変化無し制御線が有効となる
ので、ＣＰＵモジュール１０はスロット２アドレスの入
出力モジュール２０の共有メモリ２６にアクセスするこ
となく、次のスロット３アドレスの入出力モジュール２
０に対するアクセスを行う。

【００１２】スロット３アドレスの入出力モジュール２
０は、変化情報表示部２８がデータ変化有り状態を表示
していたとする。すると、データ変化有り制御線が有効
となるので、ＣＰＵモジュール１０はスロット３アドレ
スの入出力モジュール２０の共有メモリ２６にアクセス
するため、まず共有メモリ２６に対する内部のバス権を
インターフェイス部２２に移す。次に、アドレス／デー
タ線がスロット３アドレスの入出力モジュール２０の共
有メモリ２６の内容を表示し、データバリッド線が有効
を表示する。そこで、ＣＰＵモジュールは前回のアクセ
スからデータ内容に変化のあった共有メモリ２６の内容
を読み込むことができる。読み込みが完了すると、ＣＰ
Ｕモジュールは次のスロットアドレスの入出力モジュー
ル２０にアクセスする。

【００１３】なお、上記実施例の場合には、データ変化
制御線をバス３０に併設して、このバスに対するバス権
を取得した入出力モジュール２０が自局の変化情報表示
部２８の内容を表示するように構成したものを示した
が、本発明はこれに限定されるものではなく、ＣＰＵモ
ジュール１０と各入出力モジュール２０の間を個別のデ
ータ変化制御線で接続して、自局の変化情報表示部２８
の内容を表示するように構成してもよい。

【００１４】

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵモジュール１０がデータ変化制御線を参照すること
で、アクセスしようとする入出力モジュール２０の変化
情報表示部２８の内容を認識できるようにしたので、前
回の内容に対して変化がなければ共有メモリ２６にアク
セスすることなく、次の入出力モジュール２０にアクセ
スでき、リフレッシュ周期が短周期化するという効果が
ある。そこで、バスに接続される入出力モジュールの数
が増大したり、入出力モジュールに接続される外部機器
が増加しても定周期のアクセスを確保するのが容易にな
るという効果がある。

【図面の簡単な説明】

【図１】本発明の適用されるモジュール装置の構成図で
ある。

【図２】各入出力モジュールの共有メモリの内容を説明
する図である。

【図３】バス３０を構成する各信号線の波形図である。

【符号の説明】

１０ ＣＰＵモジュール ２０ 入出力モジュール ２２ インターフェイス部 ２４ μプロセッサ部 ２６ 共有メモリ ２８ 変化情報表示部 ３０ バス ３２ データ変化制御線

Claims (3)

【特許請求の範囲】
1. 【請求項１】ＣＰＵモジュール（１０）と、アクチュエ
   ータやセンサ等の外部機器と信号を授受する入出力モジ
   ュール（２０）と、このＣＰＵモジュールと入出力モジ
   ュールとを接続するバス（３０）を有するモジュール装
   置において、 前記入出力モジュールには、前記バスとの接続をするイ
   ンターフェイス部（２２）と、内部の制御演算を行うμ
   プロセッサ部（２４）と、このμプロセッサ部と前記Ｃ
   ＰＵモジュールの双方からアクセス可能な共有メモリ
   （２６）と、この共有メモリの内容が前回のＣＰＵモジ
   ュールの読み込み時点を基準として変化したか否かを表
   示する変化情報表示部（２８）とを設け、 前記バスにはデータ変化制御線（３２）を設け、 当該インターフェイス部は、前記ＣＰＵモジュールから
   自局の入出力モジュールに対するアクセスがなされたと
   きは、前記変化情報表示部が変化有りを表示している場
   合には、前記データ変化制御線を変化有り表示に駆動
   し、 前記ＣＰＵモジュールは、データ変化制御線が変化有り
   表示のときは当該入出力モジュールの共有メモリに対す
   るアクセスを行い、データ変化制御線が変化無し表示の
   ときは当該入出力モジュールの共有メモリに対するアク
   セスをスキップすることを特徴とするモジュール装置。
2. 【請求項２】前記データ変化制御線は、データ変化有り
   制御線とデータ変化無し制御線とで構成されることを特
   徴とする請求項１記載のモジュール装置。
3. 【請求項３】前記インターフェイス部は、前記ＣＰＵモ
   ジュールから自局の入出力モジュールに対するアクセス
   がなされたときは、自局が前記バスに対するバス権を獲
   得したのち、前記変化情報表示部が変化有りを表示して
   いる場合には、前記データ変化制御線を変化有り表示に
   駆動し、前記変化情報表示部が変化無しを表示している
   場合には、前記データ変化制御線を変化無し表示に駆動
   することを特徴とする請求項１記載のモジュール装置。