JPS60140294A

JPS60140294A - ビツトマツピング型ビデオ表示装置

Info

Publication number: JPS60140294A
Application number: JP59257287A
Authority: JP
Inventors: ニコラ　ジヨン　フエデーレ
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1983-12-05
Filing date: 1984-12-04
Publication date: 1985-07-25
Also published as: GB8430687D0; KR890002943B1; FR2556118A1; GB2151440A; DE3444400A1; US4575717A; KR850004817A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マイクロコンピュータ装置におけるビデオ
表示装置に、よシ具体的に言えば、装置の基本的なタイ
ミングを増加させること無くビット・マツピング型のビ
デオ表示装置の水平走査中の画素（ピクセル〕数を増倍
することが可能な改良されたビデオ表示装置に関するも
のである。

〔発明の背景〕

たとえば最近のビデオゲームに使用されている最新式の
ビデオ表示装置は、そのゲームを使用する最近のテレビ
ジョン・セントの表示器に限界があるので１水平線（ラ
イン）当シ４ｏ文字（キャラクタ）形式をとっている。

しかし、ホーム・コンピュータの如き製品を取扱う場合
には、適当な帯域幅を有する特殊ＣＲＴ　（陰極線管）
モニタに１水平線当り８０文字を表示できる構成を考慮
する必要が生ずることになる。

ユ水千線Ｃライン）当、！２４０文字に比べてユ水平線
当り８０文字を表示する場合には画素周波数（ｐｉ−ｘ
ｅｌｒａｔｅ　）が異るので成る問題が生ずる。具体的
に言えば、１水千線当り８０文字を表示する画素周波数
は王水千線当シ４０文字を表示するに要する周波数の２
倍である。

〔従来技術〕

この問題に対する従来の解決法は、１水千線当９４０文
字形式と８０文字形式の何れが必要であるかに従って、
クロック速度を切換える論理回路をベース・システム装
置（ハードウニ・ア）中に設けることである。上記した
在来の技法は、ユ水千線当り８０文字形式のためにベー
ス・システム装置で発生する画素周波数が１水平線当り
４０文字形式で必要とするそれの２倍であることを要す
る。この様な角了決法は、ベース・システム装置の設計
に多量の伺加装置（ハードウェア）を要し、その付加装
置中の多数の要素は８０文字形式では４０文字形式の速
度の２倍の速度で動作することを要求される。

ベース・システムの装置に関する要求がこの様に増加す
ると競争の激しい市場で製品価格の上昇となって現われ
る。

〔発明の概要〕

この発明の主な目的は、ベース・システムがベース・シ
ステム装置としての周波数の２倍以上の周波数で画素を
発生することができるようにし、それによって、ベース
・システム装置の内部タイミングを変化させること無し
に１水平走査当シの文字数を対応増加させ街・るような
、ベース・システム装置に外付する最小量の論理回路を
提供することである。

この発明は、可視表示手段とメモリ手段を含むシステム
に使用することができる。このメモリ手段は、ランダム
・アクセス・メモリを有し、クロック（メツセージ要求
）パルス列に応答してそれから各Ｎビット語（Ｎピント
・ワード）を直列に読出す。その様な６語の各ビットは
表示手段上の画素を表わすのに使用される。上記システ
ム内には常駐（レジデント）タイミング装置があって、
第１の周波数で第１のクロック・パルス列を、第２の繰
返し周波数で第２のクロック・パルス列を供給している
。このシステム中の制御手段はメモリ手段に接続されて
いて、（ａ）第、１のクロック・パルス列に応じて上記
メモリ手段が制御手段に対して第１の周波数で語を直列
に読出し、また（ｂ）第２のクロック・パルス列に応答
してメモリから読出された６語のビットを直列に配列し
て、表示器を横切る走査線中の画素を表わす所定ビット
数の列を作るようにする。

【発明の概要〕

この発明を実施した回路は、画素発生周波数と表示走査
線当りの画素数をＭ倍するが、常駐タイミング装置が第
１と第２のパルス列を生成する周波数（レート）を変化
させることを必要としていない。この発明による回路は
、上記第２のクロック・パルス列のパルス繰返し周波数
のＭ倍である第３の繰返し周波数を有する第３のクロッ
ク・パルス列を発生するパルス源と、第３のクロック・
パルス列に応じて第１クロツク・パルス列のパルス繰返
し周波数のＭ倍の繰返し周波数で第４のクロック・パル
ス列を発生するパルス発生手段と、第１周波数のＭ倍の
周波数で語の読出しを行なうためにメモリ手段の第１パ
ルス列（上記常駐タイミング装置で生成された）への接
続を第４クロツク・パルス列（上記発生手段で発生され
た）への接続に変換するスイッチ手段と、メモリから読
出された各Ｎビット画素表示データ語を並列に受入−れ
、かつ第３のクロック・パルス列に応動して、位置決め
された各データ語のＮビットを第３の周波数で回路出力
部に直列にシフトするシフトレジスタ手段と、を具備し
て成るものである。

【詳細な説明と実施例〕

以下、図面を参照しつ＼詳細に説明する。

第１図は、陰極線管（ＣＲＴ）読出し表示器１４２とこ
のＣＲ′［′表示器に対するドツト・マトリクス技法と
を使用した、従来の代表的なデータ処理方式の構成を示
すブロック図である。

この第１図の構造を説明する目的は、この発明が採用さ
れる駄作すなわち環境を容易に理解できるように、今日
代表的な、ドツトマトリクス瘉続出し法を採用したコン
ピュータ方式の構成に関する背景を明らかにしておくた
めである。

第１図において、中央処理ユニツ）　（ＣＰＵ）　１０
０は、ＣＲＴ　１４２上に文字を表示するという様な種
々の利用プログラムを遂行するに必要な内部ハウスキー
ピング・プログラムを収容している内部ＲＯＭ１０２と
１．バッファ１０４を介して共働するようになっている
。ランダムアクセス・メモリ（ＲＡＭ）　１０Ｂは、ダ
イナミックＲＡＭ（ＤＲＡＭ）でよいが、ＲＡＭ制御器
１１０とＣＰ、Ｌｌ　１００から１６−２０リード・バ
ス１０１から構成される装置アドレスとの制御を受けて
、アクセス（アドレス）された語位置の内容をバッファ
１０６に供給する。詳しく言えば、ＲＡＭ　１０Ｂは通
常複数個の区分に分割されていて、その各区分はアドレ
ス・バス１０１から供給されたアドレスによってアドレ
ス可能になっている。バス１０３を構成する２木の制御
リードは、成る行アドレスまたは行アドレスが選択され
ているか否かを決める。

入力リード１０５に現われ、ＲＡＭ制御器１１０とアド
レスレジスタ１１２に供給される周波数ｆ、のメモリ要
求（ＭＲ）信号Ｓ１は、バス１０１上のアドレスによっ
て選択されたアドレスを、ＲＡＭＩＯ３カラバッファ１
０６へ読出される各８ビツト・バイトの終りに、進める
（インクレメント）ように働く。上記の８ビツト・バイ
トはスイッチ１３０を介してＣＲＴ表示論理回路１３２
に供給され、そこで各バイト中の個々の８ビツトは電子
ビームがＣＲＴのスクリン上を走査する時のオン／オフ
状態を制御する。その様な８ビツト・バイトは、周知の
普通のやシ方で表示論理回路１３２に連続的に供給され
、ＣＲＴのスクリン上にビット・マツプを形成する。ビ
ット・マツピング技術の詳細はフエニモア（Ｆｅｎｉｍ
ｏｒｓ　）氏他に与えられた米国特許第３２３９６１４
号に説明されているので、それを参照されたい。

なお、スイッチ１３０は、第３図に詳しく示されている
が、上記代表的な従来技術の４す４成の一部分をなすも
のではない事を指摘しておく。スイッチ１３０は、第１
動作モードでは、外部バス端子１５０のうちの成る端子
をＣＲＴ表示制御論理回路１３２中の成る点に接続して
この装置が普通の形で動作できるようにする働きをし、
また第２動作モードでは、この装置中の各要素を付加的
な回路に接続してこの発明の目的を実行するように働く
。

具体的に説明すると、スイッチ１３０が第１動作モード
をとっているときは、リード１５２はリード１５２Ａに
、リード１５４はデータリード１５４Ａに、Ｓｌを供給
するメモリ要求リード１５６はリード１５６Ａに、周波
数ｆｘの画素クロック信号Ｓｘを供給するり一ド１５８
はリード１５８Ａに、また戻しメモリ要求リード１６２
はリード１６２Ａに、それぞれ接続される。

リード１５６は、８分周論理回路１１６の出力にメモリ
要求信号が発生すると、それをリード１５６Ａを通して
第１図の論理回路１３２に供給するようにｉｉｌ／ｌき
、その論理回路１３２中でこの信号は信号合成器ユ４０
に供給される水平および垂直同期パルスを発生させるの
に利用される。

しかし、周波数ｆ１のＭＲ信号Ｓ１は、上記第１動作モ
ードでは、スイッチ１３０を介して制御器１１０とアド
レス・レジスタ１１２の両人力に戻される。その様なＭ
Ｒ信号Ｓ１は、スイッチ１３０が第１動作モードにある
ときは、メモリ要求信号のみを構成するものである。

以下、簡略化のために、周波数ｆ、およびｆｘの信号Ｓ
１とＳ　ｘ−、および周波数２ｆ＋と２ｆｘの信号Ｓ’
＋／とｓｚを、５１（ｆ、）、５ｘ（ｆｘ）、Ｓｊ’（
２ｆ、）およびＳン（２ｆｘ　）或いは単にＳ＋、Ｓｘ
、Ｂ１’　、およびＳｘ′と称することにする。

スイッチ１３０は、その第２動作モードでは、そのリー
ド１５２．１５４　、、　１６０および１６２のみをリ
ード１５２Ｂ　％　１５４Ｂ　）　１６０Ｂおよび１６
２Ｂとして第２図の論理回路に接続する。すなわち、要
するに第２動作モードでは、スイッチ１３０は、外部バ
ス端子１５０から第１図の論理回路１３２に連なるすべ
てのリードの接続を断ち、以下詳述するように論理回路
１３２の代りに第２図の総理回路を使うようにする。

次に第１図のブロック１３２内の論理回路について説明
する。８分周器１１６の出力から外部バス端子１５０お
よびスイッチ１３０を介して、ＭＲパルス列列置１リー
ドユ５６ＡからＣＲＴタイミング論理回路１３４の入力
に供給される。ＣＲＴタイミング論理回路１３４はそれ
に応答してＣＲＴ表示装置１４２の電子ビームを制御す
るのに必要な水平および垂直同期パルスを発生する。し
かし、その水平および垂直同期パルスは、先ず出力リー
ド１３６と１３８を介してシフトレジスタ１４４からの
データと共に信号合成器１４０に供給されて、谷底ＴＶ
信号を生成する。

シフトレジスタ１４４から供給されるデータは、ＲＡＭ
　１０Ｂの選択された語位置の内容をアクセスしこれを
バッファ１０６に供給し、次いで外部バス端子１５０と
スイッチ１３０を介してシフトレジスタ１４４の入力に
供給することによって、発生するものである。このデー
タは、信号合成器１．４０に供給される画素クロック・
パルスＳｘ　（ｆｘ）の制御を受けてシフトレジスタ１
４４からシフト出力される。信号合成器１４０は、デー
タと水平および垂直同期パルスを合成して合成ビデオ信
号を生成し、この合成ビデオ信号は次いでＣＲＴ表示器
１４２に供給されて所要の表示像を形成する。シフトレ
ジスタ１４４がデータ・バイトを直列にシフト出力する
動作は、ＣＲＴタイミング論理回路１３４からシフトレ
ジスタ１４４の可動人力１３９に供給される可動信号に
よって開始される。

第１図を見ると、クロック源１１４の出力に生じた周波
数Ｓｘ　（ｆｘ）の画素クロック信号は、リード１５８
、外部バス端子１５０およびスイッチ１３０を介してシ
フトレジスタ１４４のシフト入力（ＳＨ）１４５に供給
されることが判る。ＣＲＴタイミング論理回路１３４の
出力リード゛ｒｓ、ｓに現われる垂直同期パルスは、リ
ード１５２Ａを介し、スイッチ１３０　、外部バス端子
１５０およびリード１５２を通してアドレスレジスタユ
１２のクリヤ入力Ｉｌｌに戻される。これによって、ア
ドレスレジスタ１ユ２は各垂直同期パルスごとにクリア
されて零値を示し、、　ＲＡＭ　ｌ’０８でアクセスさ
れるデータ・バイトと垂直同期信号との同期が確実に保
たれるようになる。

と＼までの説明は第１図に示しだ従来装置の構成に関す
るものである。この装置を、この発明の形に変換するた
めには、スイッチ１３０を第２動作モードにして、第２
図の論理回路がリード１６１とスイッチ１３０を介して
バス端子１５０の入力に接続されるようにする。これと
同時に第１図のブロック１３２内の論理回路は完全に装
置から切離される。

第３図に示されるように、第１図のスイッチ１５０は、
６個の個別スイッチ２０２．２０４．２０６．２０Ｂ、
２１０および２１２のような幾つかの個別スイッチで構
成することもできるし、またスイッチ１３０と県て−指
表示した様に上記個別スイッチと等価な電子装置で構成
することも１、できる。上記６個のスイッチ２０２乃至
２１２は、連動型または相互に結合された型として、第
１動作モードでは第１図の論理回路１３２が装置に結合
されるようにその上側に接続（または電子的等価素子）
を切換え、また第２動作モードでは第２図の論理回路が
第１図の装置に接続されるように下側の接続を作るよう
に作ることができる。

第１図の論理回路１３２に切換えられた（スイッチ１３
０の第１動作モードで）第１図の外部バス端子１５０か
らのリード群が第２の論理回路に切換えられた（スイッ
チ１３０の第２動作モードで）リード群と同じものでな
いことは図から良く判る。すなわち、スイッチ１３０が
第１動作モードにあるとき、パルス列５ｊ（ｆ、）と５
ｘ（ｆｘ）を伝送するリード１５６と１５８は第１図の
論理回路１３２に結合されるが、スイッチ１３０が第２
動作モードにあれば、第２図の論理回路には結合される
ことなく単に開路状態にあるだけである。

一方、リード１６０を介してスイッチ１３０に供給され
る画素クロック信号Ｓｘ’（２ｆｘ）は、スイッチ１３
０が第１動作モードにあれば論理回路１３２に供給され
ないが、スイッチ１３０が第２動作モードにあれば第２
図の論理回路に供給される。外部バス端子１５０から第
１図の論理回路１３２或いは第２図の論理回路へ供給さ
れる種々の信号の特定行先は、第３図におよび第１°図
と第２図にも明示されているので、これ以上説明はしな
い。しかしその様な信号とその行先は、第１図および第
２図の各回路の詳細な動作説明中に触れることになろう
。

スイッチ１３０とり一ド１５２を介して第１図の論理回
路に戻される垂直同期パルスは、スイッチ１３０が第１
動作モードにあるときは第１図のＣＲＴ論理回路１３４
中で生じ、スイッチ１３０が第２動作モードにあるとき
は第２図のＣＲＴタイミング論理回路３５０中で発生す
ることに注意すべきである。

第１図のＣＲＴタイミング論理回路１３４を第２図のＣ
Ｒ’ｌ’タイミング論理回路３５０として利用できるよ
うにする補足論理回路を組込むこともできるが、明細書
の説明を簡単化するために、また２個のＣＲＴタイミン
グ論理回路１３４と３５０には成るタイミングの違いが
あるために、第１図と第２図にはそれぞれ別個のＣＲＴ
タイミング論理回路を使用した方が都合が良いと思われ
る。

スイッチ１３０が第１動作モードにあるとき、メモリ要
求（ＭＲ）信号５ｊ（ｆ、）が、分周器１１６、外部バ
ス端子１５０、スイッチ１３０、ＣＲＴタイミング論。

理回路１３４から、リード１６２．１６２Ａを介してス
イッチ１３０および外部バス端子１５０を通ってリード
１０５を介し制御回路１１０とアドレスレジスタ１１２
の入力へ戻る回路に供給される。スイッチ１３０が第２
動作モードにあれば、メモリ要求信号Ｓ＋’（２ｆ、）
が第２図の制御論理回路３２０内で発生してリード１６
２Ｂ　’ｓスイッチ１３０、リード１６２および外部バ
ス端子１５０を介して、リード１０５を介しＲＡＭ制御
器１１０とアドレスレジスタ１１２の入力に戻し供給さ
れる。第２図の制御論理回路３２０で発生されるメモリ
要求信号Ｓｌ／は、第１図のクロック源１１４、外部バ
ス端子１５０１　リード１６０、スイッチ１３０および
リード１６０Ｂから第２図の制御論理回路３２０に供給
される２倍周波数画素入力信号Ｓｘ’に応動した信号で
あることに注意されたい。

次に第２図について説明するが、この回路はスイッチ１
３０がその第２動作モードにあるものとして説明を進め
ることにする。データは第１図のバッファ、１０６から
外部バス端子１５０、スイッチ１３０へ、更Ｋ　第’　
２図のバッフ１３０００入カリード１５４Ｂへと供給さ
れる。

２倍画素りロック侶号Ｓｘ’はリード１６０Ｂを介して
制御論理回路３２０の入力に供給され、この回路は上記
信号に応動して、後で第５図に関連して詳しく説明する
方式で同じく説明される目的をもって、６個の出力信号
を発生ずる。

こ＼では、入力信号Ｓｘ’に応動して論理回路３２０に
よって発生した上記６個の信号は次の様なものであると
仮定する。メモリ要求信号８１′（第１０図の波形１０
ｃを有し以下波形１０．ｃと呼ぶ）は出力リード３４２
に生じ、前述のように第１図の制御器ｎ。

ドアドレスレジスタ１１２に戻し供給すれる。第２およ
び第３の出力信号は、第４図に関する説明で後述される
ように、波形１０Ｇのメモリ要求信号８１′の交番発生
に応じてシフトレジスタＡとＢの入力リード３３４と３
３６にそれぞれ発生する負荷Ａ信号と負荷Ｂ信号（波形
１０ＤとＩＯＢ　）である。第４および第５の出力信号
は、制御論理回路３２０から出力リード３３０および３
３２に生ずるシフトＡ信号およびシフトＢ、４＝号（波
形１０Ｇと１０Ｅ）で、これらはＡＮＤゲート３４３と
３４５が可動状態にされたときそれを通じてシフトレジ
スタＡとＢにそれぞれ供給される。シフトＡ信号とシフ
トＢ信号は、各々、Ｎ個の連続したＳｘ’（２ｆｘ）の
パルス列（画素周波数は２ｆｘ）より成り、これらのパ
ルス列はシフトレジスタＡとＢに交互に供給される。

上記の様なＮ個のシフトパルスの列の夫々は、データの
バイトがレジスタＢに並列に入力されつつある期間中シ
フトレジスタＡに供給され、またデータのバイトがレジ
スタＡに並列に入力されつ＼ある期間中レジスタＢに供
給されることが判るであろう。

制御論理回路３２０によって発生した６個の出力信号は
複合（ＭＩＸ）選択スイッチング信号（波形１０Ｉ（）
で、これはＭＵＸ　３４Ｂのスイッチ人力３４フに供給
される。ＭＩＸ　３４Ｂはこのスイッチング信号に応動
して、シフトレジスタＡとＢの出力を、レジスタＡとＢ
の内容が出力リード３２６と３２８に直列にシフトされ
ている交互期間中に、交互に信号合成器３６０に接続す
る。

同時に、メモリ要求信号３１／がＣＲＴタイミング論理
回路３５０に供給される。この信号はレジスタＡとＢに
供給されるシフトパルスおよび負荷パルスと直接時間的
関係を持っていない。ＣＲＴタイミングｇｉｊ理回路３
５０はそれに応動して出力リード３６４と３６６上に水
平同期パルスと垂直同期パルスを発生する。これらパル
スは、信号合成器３６０に供給され、合成器３６０はこ
れらに応動して出力リード３６８に合成Ｔ、Ｖ信号を発
生する。この合成ＴＶ信号は適当なＣＲＴ表示器３７０
に供給される。ＣＲＴタイミング論理回路３５０内で発
生した垂直同期出力パルスも、リード１６２Ｂを介して
第１図のスイッチ１３０に戻されそこを通って更に外部
バス端子１５０からアドレスレジスタ１１２のクリヤ入
力Ｉｌｌに供給すれて、各垂直同期パルスの開始点でそ
のレジスタをクリヤし、それによって垂直同期信号とＲ
ＡＭ　１０８からアクセスされたバイトとの間の同期関
係を適正に維持する。

垂直同期パルスと画素クロック信号Ｓｘ’の時間関係は
第５歯に示されている。第５図において、各垂直同期パ
ルス４０６または４０８の、たとえば上昇する後縁４０
０と４０２の様な正の後縁によって、ＣＲＴの電子ビー
ムはスクリンの頂辺に向うようにされ、同時にその表示
を再び明瞭にするためにアドレスレジスタ１１２を介し
て第１図のＲＡＭ　１０Ｂからメモリのページがリコー
ルされる。上記の様な垂直同期パルスの後縁４００と４
０２はまだリード４２２を介して第４図のカウンタ４２
０をクリアして、このカウンタ４２０から供給される８
個のシフトパルスの谷グループをメモリの新しいページ
の表示の開始と同期させる。

第４図を更に具体的に参照すると、第２図の制御論理回
路ブロック３２０の詳細が示されている。

第４図において、画素クロック信号Ｓｘ’が４段カウン
タ４２０の入力に供給される。このカウンタは、各瞬時
の計数値をその４個の出力端子ＱＡ、ＱＢ、ＱＣおよび
Ｑ、Ｄに出力しつ＼２進的にＯから１５まで計数操作を
する。０から７までの最初の８カウントの期間中リード
３３２上のシフ）Ｂ出力信号は、出力ＱＤの低レベル信
号を反転するインバータ４５４の作用で波形１０Ｆ’に
示される様に高レベルである。８から１５までのカウン
ト期間中は、リード３３０のシフトＡ出力信号は、ＱＤ
が高レベルにあるので高レベルにある。カウント７では
ＡＮＤゲート４２４に対する４個の入力全部が高でＡＮ
Ｄゲート４２４から高レベルの出力信号を生成すること
が！ｌ′ｌＪる。この高、レベル信号は遅延手段４２８
を通して負荷Ｂ出力リード３３６に高レベルパルスとし
て供給される。第３図のレジスタＢが第１図のＲＡＭ　
１０８からのバイトで負荷される（入力する）のはこの
遅延された高レベル出力信号の期間である。このバイト
は、負荷Ｂパルスが第４図のリード３３６に現われるの
と同時に第２図のバッファ３００に現われ、第２図のレ
ジスタＢに並列に入力する。

カウント１５では、ＡＮＤゲート４２２（第４図）の４
個の入力全部が高レベル信号で、遅延手段４２６とり一
ド３３４を通して負荷レジスタＡに高レベル信号を供給
する。レジスタＡは第１図のＲＡＭ　１９Ｂからアクセ
スされた次のノくイトを入力する。このバイトはこの負
荷レジスタへのノくルスが発生したトキハバツファ３０
０内に在る。

ＡＮＤゲート４２２と４２４の両者のＭＲ出力は、ＯＲ
グー　）　４５’Ｏ（第４図）、スイッチ１３０（第１
図）およびバス端子１５０を通して直接ＲＡＭ制御器１
１０とアドレスレジスタ１１２の割入力に供給される。

上述のように、Ａ１ｔＤゲート４２２と４２４の出力は
、カウンタ４２０がＯから１５まで計数する間にカウン
タ４２０のカウント（計数値）７と１５のとき交互に発
生する。上記のように、ＡＮＤゲート４２２と４２４の
出力に交互に生ずるこれらのノ寸ルスは、第１図の制御
器１１０とアドレスレジスタ１１２に戻し供給されるメ
モリ要求（ＭＲ）信号で、ＲＡＭ　１０Ｂの順次のメモ
リ位置の内容をアクセスする作用を制御する。

ＭＵＸ選択信号は第４図の出力リード３４０に発生する
。このＭＩＸ選択信号は、カウンタ４２０のカウントが
Ｏ−７の場合は高レベル信号であシ、同カウントが８〜
１５の場合は低レベル信号で、波形１０Ｈで表わされて
いる。

第６図にはこの発明の別の形のブロック図が示されてい
る。第６図の構成は第２図の構成に非常によく似ている
が、２つの大きな違いがある。第１の違いは、第６図の
構成は、記１図の論理回路のブロック１３２の代シに、
２倍周波数の画素クロック信号Ｓｘ’（２ｆｘ）を処理
してスクリンを水平に横切って２倍の文字を生成するこ
とも、原画素クロック信号５ｘ（ｆｘ）を処理すること
も、できることである。すなわち、第６図の論理回路は
要するに全目的論理回路であって、水平走査線光９１メ
モリアクセスを生成する原画素クロックパルス周波数ｆ
ｘを処理することができると共に、画素クロック周波数
２ｆｘを処理して水平走奔綜当シ２つのメモリ要求を生
成し従ってスクリンを水平に横切つて生成し？４）る文
字の数を２倍にすることもできる。この動作を行ない得
る論理回路は破線ブロック５０２内に入っており、第７
図に関連して後述する。

第２の重要な違いは、第６図の制御論理回路５１６内の
論理回路で、ＲＯＭ　５２８中に含まれている文字を装
置でアドレスできるようにするものである。

詳しく説明すると、ＲＯＭ　５２８は他の論理回路と文
字発生器を構成し、第１図のＲＡＭ　１０８からの１個
のアドレスがＲＯＭ　５２８内の文字位置を指定し、次
いでＲＯＭ　５２Ｂは文字を決める完全なピットマトリ
クスを形成するに必要なバイトを出力するように（ト）
く。これらのバイトは、第４図について既に説明しだの
と大体同様なやり方で第６図のシフトレジスタＡとＢに
交互に供給される。

ブロック５０２と５１６内の論理回路相互間には成る関
係があって、もしＲｏｍ　５２Ｂ内の文字がアクセスさ
れていてそれがたとえば１０個の垂直線区分から成って
いるとすれば、メモリアクセス・ノぐバスは、第４図に
示されるように、ＲＯＭが装置中で使用されていない場
合の周波数の僅か１０分の１の周波数で生ずる。制御論
理回路５１６は、スイッチング信号源５２２からの出力
に応じて適切な周波数でメモリ要求信号を発生するよう
に働く。信号源５２２は、第１図のＲＡＭ　１０８から
アクセスされた画素を表わすデータ・バイトを、ＭＵｘ
５２４とＯＲゲート５３４を通して直接第６図のシフト
レジスタＡおよびＢに直接供給するか、或いはＯＲゲー
ト５２６を介してアクセスＲＯＭ　５２Ｂに供給しそれ
が続いて画素を表ワステ゛−タ・バイトをシフトレジス
タＡとＢに供給するようにするか、の作用をする。

制御論理回路５１６内では成る制御信号が発生され、そ
れはＯＲゲート６４０および５２６を介してノくツファ
３００とＲＯＭ　５２Ｂの可動人力６４１と５２７にそ
れぞれ供給される。バッファ３００の可能状態は、第７
図に関連して後で詳述するように、この装置の動作モー
ドがＲＯＭモードをとっているある期間のみに生ずる。

ＲＯＭ　５２Ｂは、このＲＯＭ動作モードにある期間の
一部分中ノ＜ツファ３００からＯＲゲート５２６を通し
て直接アドレスされ、またＲＯＭ動作モードの残余の部
分中は制御論理回路５１６中にあるＲＡＭ６００（第７
図、但し第１図のＲＡＭ　１０Ｂではない）カラアドレ
スされることが必要である。第７図について後で詳しく
説明されるように、第１図のＲＡＭ１０８から得られる
８０文字を決めるＲＯＭアドレスは、ＲＡＭ　６００に
蓄積され、続いてＲＯＭ　！５２８の適正な語位置をア
クセスして８０文字のうちの残シ９木の走査線のだめの
６ビツト画素バイトを得るために使用される。すなわち
、ＯＲゲート５２６はＲＯＭ５２８に両ＲＯＭアドレス
源を供給する必要がある。

次に、第７図には第６図の制御論理回路５１６の詳細な
図が示されている。第７図には、捷だ、第６図に示され
ているバッファ３００．ＯＲゲー）　６４０゜５３４お
よび５２６、ＭＩＸ　５２４、ＲＯＭ　５２８およびス
イッチング信号源５２２が、同一参照番号で示されてい
る。第７図の破線ブロック５１６内の詳しい制御論理回
路の細部を構成している同図中の他の要素は第４図中の
対応要素を有し、同じ参照文字で示されている。その様
な要素の中には１．ＡＮＤゲート４２２．４２４．３４
３．３４５、ＯＲゲート６０３、遅延素子６２６および
４２８、スイッチング信号源５２１、ＭＩＸ５１４、お
よび４段カウンタ４２０等が含まれている。

上記した諸要素は第４図における対応要素と同様に動作
するので、その動作説明は省略する。

第６図に関連する前記の説明中で一般的に示したように
、第７図の制御論理回路５１６はこの装置を４種の動作
モードのうちの１つのモードにするように働く。更に詳
しくは、スイッチング信号源５１２からのスイッチング
信号が嬉ｌのレベルにあれば、これによって画素クロッ
ク信号ＳＸがＭＬＩＸ５１４を介して４段カウンタ４２
０の入力に供給されるようにされ、装置はｌ水平ｆ’ｊ
！当り４０文字のベースで動作することになる。もしス
イッチング信号源５１２の出力が第２のレベルにあれば
１．ＭＵＸ　５１４は画素クロック信号Ｓｘ’をこのＭ
ＩＸ　５１４を通して４段カウンタ４２０の入力に通し
て、装置が１水平線当り８０文字のペースで働くように
する。

ｌ水千線当９４０文字の動作モードでも同じく８０文字
の動作モードでも、第１図の主メモＩＪ　１０Ｂから直
接アクセスされたデータを利用することができ、まだ代
りに第７図のＲＯＭ　５２８から取出されるデータを使
用することもできる。こうして、装置の４種の動作モー
ドが決まる。

既に概略説明したように、ＲＯＭ　！５２８は、たとえ
ば水平方向に６ビツト（ドツト）で垂直方向に１０本の
線（ドツト）より成るものとし２するようなドツト・マ
トリクスで表わされる文字を収容している。第７図の論
理回路は、４０文字であれ８０文字であれその文字の最
頂部の水平走査線上に表示されるもの＼各々について、
第１図のＲＡＭ　１０８中の１個の語位置の内容をアク
セスするように作用する。

もつと詳しく言えば、その様なＲＡＭ　１０８の各語位
置の内容は、各文字の最頂部水平走査線の最左側画素位
置を決める。論理量％５１６は、次いで、４０または８
０文字表示器を横切って表示される各文字用の残シの９
行のドツト（垂直方向に１つずつ重なっている）の連続
する６ビツト、バイトをＲＯＭ５２８から自動的にアク
セスする作用を行なう。こうして、表示スクリンを横切
って８０文字の１行を表示するには、第１図の主Ｒ’Ａ
Ｍ中で１時に１個ずつ８０個のメモリ位置のみをアクセ
スすることが必要である。これら８０メモリ位置の各々
の内容は、表示されるべき８０文字の各々の頂部左側の
１個の画素の位置を決める。

以上のことは第８図および第９図から一層明らかに判る
。第８図において、文字Ａ、Ｂ、Ｅ、Ｄ。

Ｃ１・・・Ｌおよび０の頂部左側の画素７００−　’７
０’７の表示スクリンのＸ軸上のアドレスは、第１図の
主ＲＡＭ　１０８中のメモリ位置に含１れている。これ
らのアドレスは各々主ＲＡＭ　１０Ｂ中の語位置からア
クセスされて第７図のＲＯＭ　’５２８にアドレスとし
て供給されるので、、　ＲＯＭ　５２８のアドレスされ
た語位置から６ビントの語がアクセスされる。この６ビ
ツト語はアクセスされている特定文字の６個の画素を表
わしている。主ＲＡＭ　１０Ｂからアクセスされたアド
レスが第８図および第９図の頂部左側の画素を指定すれ
ば、文字Ａを表わす６×１０画素領域の最頂部走査線を
形成する画素行は現実に文字Ａを表わす５×８ｉＩ！ｉ
Ｉ素領域の中には入っていないから、ＲＯＭ　５２８か
らアクセスされた最初の（すなわち最頂部の）６ビツト
語はすべて空白であることが、この第９図から判る。

第１図の主ＲＡＭ　１０８の次にアクセスされる語位置
の内容は、第１の画素が第８図および第９図の画素７０
１に対応するＲＯＭ　５２８中の語を指定することにな
る。すなわち、ＲＯＭ　５２８からアクセスされた２番
目の６ビツト・バイトは第９図の画素７０１で開始され
る６ビツト・バイトとなり、第９図において右方向に６
画素区間延びる。文字Ｂは、文字Ｂの垂直方向の幅を決
定する１０個の画素行の中の２番目の行から実際に始捷
っているから、上記画素もまたすべて空白である。

この過程は、各々６個の画素から成る８０文字分の長さ
の最頂部走査線が、文字Ｅ、Ｄ、Ｃおよび８０文字中の
残りが第８図に示されるように文字Ｌ、０を含めてスク
リン上に表示されるように、続けられる。

破線ブロック５１６内の論理回路は、次いで、第８図に
示された様７ｚ８０個の文字Ａ、、Ｂ１Ｅ、、Ｄ１Ｃ・
・・Ｌ、０の６ビツト・バイトの第２番目の水平行をア
クセスするように動作する。この第２グループの８０個
の６ビツト・バイトの中には嬉９図に示されるように文
字Ａ１　Ｂの頂部を現実に形成する画素の行が含まれて
いることが判る。上記の過程は、第８図に示される様に
完全な文字の行ｒ形成する垂直に配列された１０木の画
素の行がすべてスクリン上に表示されるまで、継続され
る。

ＲＯＭ　５２８の語位置は、どの１個の文字を形成する
１０個の６ビツト・バイトもＲＯＭ　５２Ｂ内に連続的
に配列されるような形に構成されている。累算器６５４
と加算器６５６は、ＲＯＭ　５２８に蓄積されているア
ドレスを決める文字と共同して、選択された各文字の１
０個の連続する６ビツト・バイトを連続して走査するよ
うにする。具体的には、カウンタ６０２が８０をカウン
トするごとに累算器６５４は１ずっ増加される。この累
算器６５４は、カウンタ６０４の１０カウントによるフ
リップフロラフ”６０６のリセットに応じて、各水平文
字行の発生完了の終シで、はじめＯにセットされている
ことに注意されたい。

こうして累算器６５４は全表面を横切るｌ走査ｎ期間中
文字を発生するに要する１０本の水平線のうちの特定水
平線に等価なカウントを累算することにみる。累算器６
５４中に蓄えられた値は、ＲＡＭ６００に蓄積されたア
ドレスを決定するアクセスされた文字と共に加算器６５
６に供給されて、加算器６５６の出力が常に更新された
アドレスであってＲＯＭ５２８からアクセスされた語が
１０本の水平線によって８０文字の行を順次形成するよ
うにする。

次にＲＯＭ５２８に蓄積されている文字を決定するアド
レスが補助ＲＡＭ　６００に蓄積され厄前様を詳細に横
割することにする。ＲＯＭ　５２Ｂを使用するモードの
場合には、ＭＩＸ　５２４は、ハラ７７３００　（第’
７図）ノ出力をＭＩＸ　５２４を通し７　ＲＯＭ　５２
８　（７）データ入力と補助ＲＡＭ　６００のデータ入
力とに送る。第１図（７）　主ＲＡＭ　１０８からの最
初の８０個のアドレスはバッファ３００を通してこの補
助ＲＡＭ　６００とＲＯＭ　５２Ｂとに供給されること
に注意されたい。上述の様に、そ（７）　ｉｉ　ＲＡＭ
　６００　ｉＪ：　ＲＯＭ　５２８に対して文字行の発
生を完成させるに必要な残りの・９木の線のためのアド
レス源として作用する。

上記の動作は次の通りである。このＲＯＭ動作モードの
初めに、カウンタ６０４と６０２はスイッチング信号源
５２２の出力によってＯにリセットされ、この出力はま
だＯＲゲート６４０を介してバッファ３００の可動人力
５１９にも供給される。スイッチング信号源５２２の状
態（レベル）は第１図のＣＰＵ　１００の制仰゛を受け
ており、ＣＰＵは同時にＲＡＭ　１０８中の１寺定の語
位置をアクセスするが、このＲＡＭ　１０Ｂの内容はこ
のＲＯＭモードで発生されるべき特定水平文字行の最初
の文字の第１走査線を含んでいるＲＯＭ５２日中のアド
レスを示している。

第４図に関連して前述した態様でＡＮＤゲート４２２と
４２４（第７図）の出力にメモリ要求信号が発生し、こ
れはＯＲゲート６０３とＭＩＸ　６０１　（ＲＯＭモー
ドのとき）カウンタ６０２の入力に供給される。カウン
タ６０２はそれに応じてカウント８０でサイクルを繰返
す。カウント８０になる度にカウンタ６０４は元のＯヘ
リセットされた状態から１カウント進める。

カウンタ６０２の８０の出力カウントは累算器６５４の
入力にも供給されてその元の０ヘリセツトされた状態を
上記の目的で１だけ増加させる。

カウンタ６０２の最初の８０カウントでカウンタ６０４
がカウントｌを置数すると、フリップ・フロップ６０６
はセットされて種々の作用をする。先ず、フリップ・フ
ロップ６０６がセット状態にあると高レベル信号を出力
し、この信号はＡＮＤゲート６２９を禁止状態としてメ
モリ要求信号が以後第１図のＲＡＭ１０８に供給されな
いようにする。このメモリ要求信号を以後必要としない
理由は、第１図における主メモリ１０１０８（ＲＡから
最初の８０メモリ位置がアクセスされた後は補助ＲＡＭ
　６００がＲＯＭ　、５２８に適正なアドレスを供給す
る役目を果すからである。カウンタ６０２の最初の８０
カウントの期間中はフリップ・フロップ６０６は、前の
水平文字線の発生時のカウンタ６０４の１０カウント以
降リセツト状態にあることが′Ｉ’ｌＪる。

フリップ・フロップ６０６がリセットされると、ＡＮｏ
ケー）　６２９は可動状態とされ、メモリ要求信号から
なるＯＲゲート６０３の出力は、ＭＵＸ　６０１　、リ
ード６２．９　、ＡＮＤグー）　６２９　、ＯＲゲート
６５４を通して第１図の主メモリ１０日と付属論理回路
に供給される。すなわち、８０個のメモリ要求が先ず第
１図の主メモリ論理回路に供給され、ＲＡＭ　１０８の
８ｏ個のアクセスされた語位置の内科が、上述の様にカ
ウンタ６０２の最初の８０カウントの間だけ可動状態に
されているバッファ３００を介して戻される。また、カ
ウンタ６０２の最初の８０カウントの間、フリップ・フ
ロップ６０６がリセット状態にあれば、ＲＡＭ６００の
書込み論理回路はインバータ６１０と書込み可動人力６
１５を介して活かされ、ＲＡＭ　６００は第１図の主Ｒ
ＡＭ　１０８からバッフ７３００（ｉ’７図）、ＭＵｘ
５２４およびデータ入力端子６１６を介してこの最初の
８０バイトを受入れることができる。

第１図の主ＲＡＭ　１０８から受入れた最初の８０バイ
トのデータは、また、ＭｔＪＸ　５２４とＯＲゲート５
２６を通して第７図のＲＯＭ　５２８のデータ入力にも
供給されることが判る。

カウンタ６０４のカウントが１で、フリップ・フロップ
６０６はセット”状態となり、ＡＮＤゲート６２９を非
可動状態としてそれ以上のメモリ要求信号が第１図の主
ＲＡＭ　１０８に戻シ供給されないようにする。フリッ
プ・フロッグ６０６をセットすると、またインバータ６
１０を介してＲＡＭ　６００の書込み可動論理回路が非
可動となり、また入力６０Ｂを介してＲＡＭ　６００の
読込み論理回路を可能状態となる。

ＯＲゲート６０３ノ出力とＭＩＸ　６０１からＲＡＭ　
６００　ツクロック人力６１４に供給されるりａツクパ
ルスに応じて、ＲＡＭ　６００は、この装置のＣＲＴス
クリン上に水平に表示される８０文字を表わす８０個の
蓄積アドレスを繰返し読出ずように作動する。

ＲＡＭ　６００中に蓄積されている８０個のアドレスの
読出しけカウンタ６０２の各８０カウント一杯続けられ
る。しかし、８０のうちの次の９カウント分中は、フリ
ップ・フロップ６００（ｄ：セットされるので、ＲＡＭ
６００はそこに蓄積している８０個のアドレスを加算器
６５６とＯＲゲート５２６を通してＲＯＭ　５２８中に
読出す。上述の様に、累算器６５４と加算器６５６は表
示器の連続する各水平走査についてＲＯＭ　５２Ｂの谷
文字のアドレスを１つずつ増加させる。

８０文字の直接動作モードでは（ＲＯＭモードに対して
）、スイッチング信号源５２２の出力信号は、ＭＵｘ６
０１によってＯＲゲート６０３の出力をリード６０７を
介してＯＲゲート６５４から第１図の主メモリ１０８に
直接送シ込むようにさせる。この直接動作モードでは、
ＭＵＸ　５２４はバッファ３００からの出力を直接ＯＲ
ゲート５３４からパス６５７を介して、前述した形態で
第６図のレジスタＡとＢに送る。この直接動作モードで
は、ＭＩＸ　５２’４を介してＲＡＭ　６００のデータ
入力６１６に供給されるデータは無い。

【図面の簡単な説明】

第１図は、この発明を実施した、ペースシステム装置に
対するアドオンである様な回路に接続するように改変し
た従来のベースシステム装置の構成を示すブロック図、
第２図はこの発明を実施するために使用される一例回路
のブロック図、第３図は、システムによるｌ水平走査線
上に表示できる画素（および文字）の数を２倍にできる
第２図の論理回路の一部として、第２図の論理回路に代
え得・るスイッチング論理回路を示す図、第４図は第２
図の制御論理回路の組合せブロックおよび論理回路図、
第５図は垂直同期パルスとシステムの主メモリ要求信号
間の関係を示す２つのタイミング波形ＡとＢの図、第６
図はこの発明のまだ別の形の組合せブロックおよび論理
回路図、第７図は第６図の制御論理回路５１６の詳しい
ブロックおよび論理回路図、第８図および第９図はドツ
トマトリクス法を使用して表示スクリン上に文字を生成
する形式を説明するだめの図、第１０図は第２図と第６
図に示されたこの発明の装置における一般的なタイミン
グを示す一組のタイミング波形図である。１００・・・中央処理ユニツ）　（ＣＰＵ）　、１０２
・・・内部ＲＯＭ、１０６．１０Ｂ、１１０．　１１２
−・・メモリ手段（バッファ、ＲＡＭＸＲＡＭ制御器お
よびアドレスレジスタ）、１１４．１１６・・・常駐タ
イミング装置（クロック源、８分周器）　、１３４．１
ｔｏ　、１４４・・・制御手段（ＣＲＴタイミング論理
回路、信号合成器、シフトレジスタ）、１６０・・・第
３のクロック・パルス列源（リーＦ）、３２０・・・発
生手段（制御論理回路）、１３０・・・スイッチング手
段（スイッチ）、ＡｌＢ・・・シフトレジスタ。特許用ａ　人　アールシーニー　コーポレーション化　
理　人　清　水　哲　ほか２名マ１図才２図７３図第４口手続補正書（自発）１．事件の表示特願昭５９−２５７２８７号２、発明の名称ピットマツピング型ビデオ表示装置３、補正をする者事件との関係　特許出願人住　所　アメリカ合衆国　ニューヨーク州　１００２０
ニユーヨーク　ロックフェラーフラサ３０名　称　（７
５７）　アールシーニー　コーポレーション４、代理人５　補正の対象明細書の「特許請求の範囲」の欄。６　補正の内容特許請求の範囲を別紙の通り訂正する。添付書類特許請求の範囲以上特許請求の範囲＋１１　可視表示手段と、クロックパルス列に応動して
各ビットが上記表示手段上の画素を表わすために使用さ
れるものからなるＮビット語の各々が直列に読出される
ランダム・アクセス・メモリを含むメモリ手段と、第１
の繰返し周波数を有する第１のクロック・パルス列と第
２の繰返し周波数を有する第２のクロック・パルス列を
供給する常駐タイミング装置と、上記メモリ手段に接続
されていて、上記可視表示手段に走査線当り所定数の画
素を供給するために、上記第１のクロック・パルス列に
応動して上記メモリ手段に上記第１の繰返し周波数で語
を直列に読出させてこれを受入れ、上記第２のクロック
・パルス列に応動して上記メモリから読出した６語のビ
ットを直列に配列する′制御手段と、上記常駐タイミン
グ装置が上記第１と第２のパルス列を生成する周波数を
変えることなく画素発生周波数および表示走査線当りの
画素の数をＭ倍する回路とを有し、上記Ｍ倍する回路は
、上記第２のクロック・パルス列中のパルス繰返し周波
数のＭ倍に等しい第３の繰返し周波数の第３のクロック
・パルス列のパルス源と、上記第３のクロック・パルス
列に応動して上記第１のクロック・パルス列中のパルス
の繰返し周波数のＭ倍である繰返し周波数を持つ第４の
クロック・パルス列を発生するパルス発生手段と、上記
メモリ手段から第１の繰返し周波数のＭ倍の周波数で語
を読出すために上記メモリ手段の接続を上記常駐タイミ
ング装置で生成される上記第１のパルス列から上記パル
ス発生手段で生成される第４のクロック・パルス列に切
換えるスイッチング手段と、上記回゛路の出力に表示器
の１走査線に使用するため上記所定数のＭ倍のビットを
生成するため、上記メモリ手段から読出される各Ｎビッ
トの画素表示データ語を並列に受入れ、また上記第３の
クロック・パルス列に応動して上記受入れた各データ語
のＮビットを上記第３の繰返し周波数で回路出力に直列
にシフトするシフトレジスタ手段とを具えて成る、ビッ
トマツピング型ビデオ表示装置。（２）上記シフトレジスタ手段が第１と第２のシフトレ
ジスタおよび第２のスイッチング手段を有し、この第２
のスイッチング手段が、上記メモリ手段から順次読出さ
れた６語を交互に上記第１と第２のシフトレジスタの一
方に入力させる手段と、この両シフトレジスタの他方の
シフト入力に上記第３のクロック・パルス列から得られ
た連続するＮる手段とを有し、上記シフトレジスタ手段
が更に上記各シフトレジスタの出力からシフト出力され
る信号を上記回路出力に通す多重化手段とを具備するも
のである、特許請求の範囲（１）に記載のピットマツピ
ング型ビデオ表示装置。

Claims

【特許請求の範囲】ｆｉｌ　可視表示手段と、クロックパルス列に応動して
各ビットが上記表示手段上の画素を表わすために使用さ
れるものからなるＮビット語の各々が直列に読出される
ランダム・アクセス・メモリを含むメモリ手段と、第１
の繰返し周波数を有する第１のクロック・パルス列と第
２の繰返し周波数を有する第２のクロック・パルス列を
供給する常駐タイミング装置と、上記メモリ手段に接続
されていて、上記可視表示手段に走査線当り所定数の画
素を供給するために、上記第１のクロック・パルス列に
応動して上記メモリ手段に上記第１の繰返し周波数で語
を直列に読出させてこれを受入れ、上記第２のクロック
・パルス列に応動して上記メモリから読出した６語のビ
ットを直列に配列する制御手段と、上記常駐タイミング
装置が上記第１と第２のパルス列を生成する周波数を変
えることなく画素発生周波数および表示走査縁当シの画
素の数をＭ倍する回路とを有し、上記Ｍ倍する回路は、
上記第２のクロック・パルス列中のパルス繰返し周波数
のＭ倍に等しい第３の繰返し周波数の第３のクロック・
パルス列のパルス源と、上記第３のクロック・パルス列
に応動して上記第１のクロック・パルス列中のパルスの
繰返し周波数のＭ倍である繰返し周波数を持つ第４のク
ロック・パルス列を発生するパルス発生手段と、上記メ
モリ手段から第１の繰返し周波数のＭ倍の周波数で語を
読出ずために上記メモリ手段の接続を上記常駐タイミン
グ装置で生成される上記第１のパルス列から上記パルス
発生手段で生成される第４のクロック・パルス列に切換
えるスイッチング手段と、上記回路の出力に表示器の１
走査紗に使用するため上記所定数のＭ倍のビットを生成
するため、上記メモリ手段から読出される各Ｎビットの
画素表示データ語を並列に受入れ、また上記第３のクロ
ック・パルス列に応動して上記受入れた各データ語のＮ
ビットを上記第３の繰返し周波数で回路出力に直列にシ
フトするシフトレジスタ手段とを具えて成る、ビットマ
ツピング型ビデオ表示装置。（２）　ｆ記回路として、シフトレジスタ手段が第１と
第２のシフトレジスタおよび第２のスイッチング手段を
有し、この第２のスイッチング手段が、上記メモリ手段
から順次読出された６語を交互に上記第１と第２のシフ
トレジスタの一方に入力させる手段と、この両シフトレ
ジスタの他方のシフト入力に上記第３のクロック・パル
ス列からｆ４’ｌ’られた連続するＮ個のクロック・パ
ルス列を供給する手段とを崩し、上記シフトレジスタが
更に上記各シフトレジスタの出力からシフト出力される
信号を」二記回路出力に通す多重化手段とを具備するも
のである、特Ｈ千Ｊ青刃〈の範囲（］）に＝１載のヒ゛
ットマツピング型ビデオ表示装置。