JP4044381B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置 Download PDFInfo
- Publication number
- JP4044381B2 JP4044381B2 JP2002211298A JP2002211298A JP4044381B2 JP 4044381 B2 JP4044381 B2 JP 4044381B2 JP 2002211298 A JP2002211298 A JP 2002211298A JP 2002211298 A JP2002211298 A JP 2002211298A JP 4044381 B2 JP4044381 B2 JP 4044381B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- cycle
- data
- output
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、データ転送システムに関する。
【０００２】
【従来の技術】
システムは、より大量にデータを処理するように進化しており、処理速度の高速化は、常に要求されている。
【０００３】
このような状況のもと、処理をコントロールするＭＰＵにおいては、その処理の高速化が、かなりのペースで進んできている。これに反して、メモリ装置においては、大記憶容量化がかなりのペースで進んでいるものの、処理の高速化は、ＭＰＵに比べて、かなりゆっくりとしたペースである。そのため、ＭＰＵと、メモリ装置との間のデータの処理速度の差は、拡がる一方である。
【０００４】
このような速度差を解消すべく、従来のメモリ装置の制御方式とは異なる方式によって装置の動作を制御し、データ転送レートを向上させたメモリ装置が登場した。これがシンクロナスメモリ装置である。このシンクロナスメモリ装置の代表例は、システムクロックに同期して制御されるダイナミック型のＲＡＭである。以下、この明細書では、この種のダイナミック型ＲＡＭを、シンクロナスＤＲＡＭと呼び、ＳＤＲＡＭと略記する。ＳＤＲＡＭの基本動作は、既に特開平５−２８７３号により、公開されている。さらに具体的な製品としての発表も、信学技報SDM93-142, ICD93-136(1993-11) により、為されている。
【０００５】
この明細書では、ＳＤＲＡＭの仕様の説明は省略するが、ＳＤＲＡＭでは、シリアルアクセスされるバーストデータを、いかに高速サイクルで読み出すかが重要とされ、その仕様およびこれを実現するアーキテクチャは、パイプライン方式と、レジスタ方式の二つに大別される。以下、これら二つの方式の概要を説明する。
【０００６】
［パイプライン方式］
図３２は、パイプライン方式のＳＤＲＡＭの概略図である。
【０００７】
図３２に示されるメモリセルアレイとセンスアンプ６０１は広く知られたものであり、選択されたワード線に属する一連のセルからの微小電荷信号（データ）をビット線に読み出し、これをセンス増幅する。このセンスアンプに保持されたデータを、高速に読み出すためにパイプライン動作が用いられる。アドレスの取り込みから、データの出力までのパイプラインステージの数は、せいぜい３段である。図３２には、この３段のパイプラインステージＳ１、Ｓ２、Ｓ３を持つＳＤＲＡＭが示されている。
【０００８】
図３２に示すように、信号Ｐ１、Ｐ２は、外部からの制御クロックＣＬＫのアップエッジでデータを取り込み、保持し、そして出力するラッチ型のゲート６０３、６０５を制御するための、毎サイクル駆動される制御信号である。信号Ｐ３は、導通型のゲート６０７を制御するための制御信号である。ラッチ型のゲート６０３、６０５はそれぞれ、制御信号Ｐ１、Ｐ２のアップエッジで入力データをラッチし、かつ保持し、そして、出力し続ける。
【０００９】
また、３段のステージＳ１、Ｓ２、Ｓ３はそれぞれ、次の機能を有する。
【００１０】
（第１ステージＳ１）
外部から与えられるバーストアクセスの先頭アドレス、またはこのアドレスに関係して装置内部で発生された内部アドレス（これらのアドレスはＡｉと図示されている）を、制御信号Ｐ１にしたがって、取り込み、取り込まれたアドレスを、アドレスデコーダ６０９でデコードして、アクセスカラムを選択する信号を作る。簡単には、入力アドレスからアドレスデコーダの出力を確定するステージである。
【００１１】
（第２ステージＳ２）
アクセスカラムを選択する信号をラッチし、カラムを選択し、そして、センスアンプに保持されたデータをローカルデータバス（以下、ＬＤＢと略記する）に送り出す。ＬＤＢは、全てのカラムに、カラムを選択する信号によって制御されるゲートを介して接続されていて、選択されたカラムのデータのみを転送する。簡単には、確定されたアドレスデコーダの出力に応じて抽出されたデータをＬＤＢに転送するステージである。
【００１２】
（第３ステージＳ３）
ＬＤＢに転送されたデータを導通して、データバスセンスアンプ６１１でセンスした後、グローバルデータバス（以下、ＧＤＢと略記する）を経て、データを出力バッファ６１３から出力（この出力はＱと図示されている）する。簡単には、ＬＤＢに転送されたデータを、装置の外部に出力するステージである。
【００１３】
図３３は、パイプライン方式のＳＤＲＡＭにおける、各ステージ内のデータの進行状態を示した図である。
【００１４】
図３３に示すように、バーストデータのアクセスが、矢印６１５に指されるサイクルから始まったとすると、各ステージＳ１、Ｓ２、Ｓ３は、毎サイクルで順次データを転送するので、全てのステージＳ１、Ｓ２、Ｓ３は、毎サイクルで活性化されている。また、アドレスＡｉは、毎サイクル任意であって良いのでランダムなデータ出力も可能である。ただしレイテンシ、即ちアドレスの取り込みのサイクルから、そのアドレスにより指定されたデータの出力のサイクルまでのサイクル数は、最低３サイクル必要である（これを、レイテンシ“３”のＳＤＲＡＭという）。
【００１５】
［レジスタ方式］
図３４は、レジスタ方式のＳＤＲＡＭの概略図である。
【００１６】
図３４には、２ビットを同時に読み出す、レジスタ方式ＳＤＲＡＭが示されている。図３４に示すように、メモリセルアレイとセンスアンプ６０１は、パイプライン方式のものと同じである。レジスタ方式のＳＤＲＡＭでは、パイプライン方式のＳＤＲＡＭと違って、明確に区分されたステージを設ける必要はない。しかし、あえてステージを仮想的に設けることにする。この発明の理解を助けるためである。レジスタ方式のＳＤＲＡＭは、その動作上、大きく２つのステージＳ１、Ｓ２に分けることができる。これら２つのステージＳ１、Ｓ２はそれぞれ、次の機能を有する。
【００１７】
（第１ステージＳ１）
バーストアクセスデータの先頭番地や、それに続くシリアルアクセスのアドレス（これらのアドレスはＡｉと図示されている）を、制御信号Ｐ１にしたがって、取り込み、取り込まれたアドレスを、アドレスデコーダ７０９でデコードして、いくつかのカラムを選択して、複数カラムから同時にＬＤＢにデータを転送する。簡単には、入力アドレスからアドレスデコーダの出力を確定し、確定されたアドレスデコーダの出力に応じて抽出されたデータを、ＬＤＢに転送するステージである。
【００１８】
（第２ステージＳ２）
ＬＤＢに出ているデータから２ビットを選び、これらをセンスしてＧＤＢにデータを送り出し、かつ出力レジスタ７１３に格納する。格納されたデータは、出力レジスタ７１３から２サイクルで１ビットづつ出力（この出力はＱと図示されている）される。簡単には、ＬＤＢに転送されたデータを、装置の外部に出力するためのステージである。
【００１９】
図３５は、レジスタ方式のＳＤＲＡＭにおける、各ステージ内のデータの進行状態を示した図である。
【００２０】
図３５に示すように、バーストの開始から、２サイクルかけてデータがＬＤＢに出てくる。レジスタ方式がパイプライン方式と異なるところは、一連の動作が、データ転送の能力によって決められていて、外部からのクロックによって強制的な制御、即ち１サイクルでデータをここまで転送することが規定されていないことである。転送されたデータは、３サイクルめと、４サイクルめに出力され、この間に、次の２サイクル分のデータが同様にＬＤＢに出てくる。パイプライン方式に比べれば、各ステージは、２サイクルに一度の動作をすることになる。内部で発生されるアドレスは２サイクルおきであり、アドレスの更新可能なサイクルも２サイクルごとになる（これを制限サイクルという）。
【００２１】
【発明が解決しようとする課題】
以上のように、パイプライン方式のＳＤＲＡＭ、レジスタ方式のＳＤＲＡＭにはそれぞれ、固有の特徴がある。
【００２２】
例えばパイプライン方式のＳＤＲＡＭは、データを転送するシステムを構成するのに必要な回路が少なく、比較的容易に構成でき、また、アクセスアドレスの変更などに柔軟性がある。この反面、データ転送が、サイクルによって強制的に区切られるために、装置の能力を、最高の効率で出しきることができない。その上、各ステージが毎サイクル動作するために、消費電力が多くなっている。
【００２３】
また、レジスタ方式のＳＤＲＡＭは、データ転送がサイクルによって強制的に区切られることがなく、データ転送に複数のサイクルを利用できるので、内部の動作に最適なように、データの転送を行なうことができる。このため、装置の能力を、最高の効率で発揮させることが可能であり、動作の、さらなる高速化に適している。さらに、各ステージは、何回かのサイクルで一度動作するために、消費電力も少ない。しかし、アクセスアドレスの変更は、スピードを犠牲にして、サイクルタイムを倍にするなどしない限り、複数の何サイクルおきに制限される。また、パイプライン方式に比べて、レジスタなど、データを転送するシステムを構成するために、いくつかの回路を付加する必要があり、構成が難しい。
【００２４】
図３６は、パイプライン方式のＳＤＲＡＭのデータ転送と、レジスタ方式のＳＤＲＡＭのデータ転送との比較図である。
【００２５】
図３６に示されるＰ１、Ｐ２、Ｐ３はそれぞれ、パイプラインの各ステージの始まりのサイクルを示している。
【００２６】
図３６に示すように、まず、サイクルＰ１で、アドレスが取り込まれ、アドレスデコーダの出力が確定する。ここまでは、パイプライン方式、レジスタ方式とも同じである。パイプライン方式では、サイクルＰ２から始まる、図３２に示した第２ステージＳ２が存在するが、レジスタ方式では存在しない。このため、パイプライン方式と、レジスタ方式とでは、メモリセルのデータをＬＤＢに転送するためのカラム選択線ＣＳＬの選択の確定タイミングが、異なっている。詳しくは、パイプライン方式の確定タイミングは、クロックに同期して、サイクルＰ２からとなるのに対し、レジスタ方式の確定タイミングは、サイクルＰ２に律速されることなく、サイクルＰ１内の、ほぼデコーダの出力が確定した直後となる。なお、カラム選択線ＣＳＬの選択が確定すると、カラムゲートが導通し、データがＬＤＢに出てくることは、パイプライン方式、レジスタ方式とも同じである。最後に、サイクルＰ３で、データバスセンスが行われ、データが出力される。これも、パイプライン方式、レジスタ方式とも同じである。
【００２７】
図３６により比較されたパイプライン方式、レジスタ方式はそれぞれ、アクセスが始まってから、３サイクルめでデータが出力される、いわゆるレイテンシ“３”のＳＤＲＡＭである。レイテンシ“３”のＳＤＲＡＭで、パイプライン方式とレジスタ方式とを比較してみると、図３６に示される時間Ｔだけ、レジスタ方式のほうに、マージンがあることになる。これは、パイプライン方式では、サイクルタイム内での動作的余裕のないステージのマージンで、全ての動作のマージンが決まるのに対して、レジスタ方式では、そのようなことがないからである。
【００２８】
この発明は、アドレスを制限周期以外の周期に取り込むことができ、かつ、データを出力レジスタから間断なくシリアル出力できる同期型半導体記憶装置を提供する。
【００３１】
【課題を解決するための手段】
この発明の一態様に係る同期型半導体記憶装置は、２つのアドレスの取り込みから、当該２つのアドレスに対応する２つのデータの出力までを３段階に分けた第１から第３までのステージと、連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを一つのステージとし、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを区切る分離手段と、前記２つのアドレスに対応する前記２つのデータが転送されるデータ線と、連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、一つのステージとされる前記第１及び前記第２のステージと、前記第３のステージとによる２段階のパイプライン動作を実行させ、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１から前記第３までのステージによる３段階のパイプライン動作を実行させる制御手段と、４つのレジスタを含み、これらレジスタに格納されたデータをシリアルに出力する出力レジスタと、シリアルアクセスのアドレッシングに合うように設定され、前記データ線に転送された前記２つのアドレスに対する前記２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に転送するスクランブラと、前記２つのアドレスに対応する前記２つのデータを、前記データ線に転送する転送ゲートと、を具備し、前記制御手段は、前記分離手段、前記転送ゲート、及び前記スクランブラを、内部クロックに同期して制御し、
連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更せずに、前記２つのアドレスに対応する前記２つのデータを、前記出力レジスタに含まれる前記４つのレジスタの半分に対して交互に格納し、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記先の２つのアドレスに対応する２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納した後に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更して、前記次の２つのアドレスに対応する２つのデータを一つずらして前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納する。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態を説明する。この説明において、全図に渡り、同一の部分については、同一の参照符号を付し、重複する説明は避けることにする。
【００３５】
図１は、この発明の一実施の形態に係るＳＤＲＡＭの概略図である。
【００３６】
図１に示すように、この発明の一実施の形態に係るＳＤＲＡＭは、メモリセルアレイとセンスアンプ（カラムゲートを含む）１０１、外部から供給される制御クロックＣＬＫの立ち上がりエッジで、外部からのアドレスＡｉを取り込み、アドレスＡｉをラッチ、そして出力するラッチ型ゲート（カラムアドレスバッファ）１０３、ラッチ型ゲート１０３から出力されたアドレスＡｉをデコードし、メモリセルアレイのカラムを選択する信号を出力するアドレスデコーダ（カラムデコーダ）１０５、アドレスデコーダ１０５の出力端に接続され、制御信号Ｐ２に応答して、アドレスデコーダ１０５の出力をラッチ、そして出力するラッチ型ゲート１０７、メモリセルアレイのビット線に接続されているローカルデータバス（ＤＱ線）ＬＤＢ、ローカルデータバスＬＤＢに設けられた導通型ゲート１１１、ローカルデータバスＬＤＢとグローバルデータバス（ＲＷＤ線）ＧＤＢとの間に設けられ、ローカルデータバスＬＤＢに読み出されたデータをセンス増幅してグローバルデータバスＧＤＢに伝えるデータバスセンス回路（ＤＱバッファ）１１３、グローバルデータバスＧＤＢに接続され、グローバルデータバスＧＤＢに現れたデータを格納し、そして出力する出力レジスタ１０９をそれぞれ、基本的なブロックとして含んでいる。
【００３７】
図１に示すＳＤＲＡＭは、図３２および図３３に示されたＳＤＲＡＭとほぼ同様のブロックを有し、ＳＤＲＡＭ全体のシステムとしては、レジスタ方式に準じているが、データ転送ステージ（パイプラインステージ）を動かすタイミングが、従来のＳＤＲＡＭと異なっている。
【００３８】
特に、図１に示すＳＤＲＡＭは、第１パイプラインステージＳ１と第２パイプラインステージＳ２とが特別な場合にのみ区切られる。特別な場合以外には、第１パイプラインステージＳ１と第２パイプラインステージＳ２とが、互いにスルーされ、１つのパイプラインステージとされる。ラッチ型ゲート１０７は、特別な場合にのみ、第１パイプラインステージＳ１と第２パイプラインステージＳ２とを区切るように動作し、特別な場合以外には、第１パイプラインステージＳ１と第２パイプラインステージＳ２とをスルーするように動作する。ラッチ型ゲート１０７は、制御信号Ｐ２によって制御される。
【００３９】
次に、図１に示すＳＤＲＡＭの動作を説明する。
【００４０】
図２（ａ）は、図１に示すＳＤＲＡＭの動作を示す図で、特にパイプラインステージ内の、データの転送状態を示す。
【００４１】
図２（ａ）に示すように、矢印１５により指示されるクロックのアップエッジを始点とするサイクルから、バーストアクセスが始まるとし、矢印１７により指示されるクロックのアップエッジを始点とするサイクルから、新たなアドレスが設定される、とする。なお、矢印１７を始点とするサイクルは、図３４に示したレジスタ方式では、新たなアドレスの設定が禁止されていたサイクルである。
【００４２】
図１に示すＳＤＲＡＭは、従来、新たなアドレスの設定が禁止されていたサイクル（以下、禁止サイクルという）に、新たなアドレスの設定があると、制御信号Ｐ２が出力され、ラッチ型ゲート１０７が活性化し、第１パイプラインステージＳ１と第２パイプラインステージＳ２とを区切る。これにより、装置の中のパイプラインステージは、ステージＳ１、Ｓ２、Ｓ３の３つになる。これら３つのステージＳ１、Ｓ２、Ｓ３は、互いに独立して動作する。３つのステージＳ１、Ｓ２、Ｓ３を、互いに独立して動作させることで、新たなアドレスが設定される以前のデータは、新たなアドレスによるデータによって、破壊されることがない。しかも、新たなアドレスが設定される以前のデータを引き続き、装置の中を転送させていくことができる。そして、新たなアドレスによるデータは、新たなアドレスの設定以前のデータを出力した後、出力レジスタ１０９から、絶えまなく出力される。
【００４３】
このようなデータ出力のスピードは、パイプライン方式のＳＤＲＡＭと同じである。図２（ａ）中の実線によって区切られている２サイクルは、図１に示すＳＤＲＡＭの当初の動作タイミングを示しており、新たなアドレスの設定がなされた後の動作タイミングは、当初の動作タイミングから１サイクルずれて、点線によって区切られている２サイクルの動作となる。
【００４４】
図３は、図１に示すＳＤＲＡＭの回路図である。
【００４５】
図３に示すように、ラッチ型ゲート１０３は、制御信号Ｐ１に応答して、アドレスＡｉを取り込み、ラッチする。取り込まれたアドレスは、アドレスデコーダ１０５によってデコードされ、隣り合う二つのカラム選択線ＣＳＬが選択される。アドレスデコーダ１０５から出力されるカラム選択信号は、アドレスを取り込んだサイクルの、次のサイクルで、ラッチ型ゲート１０７から出力できるようになっている。ただし、ラッチ型ゲート１０７が活性化するのは、上述の通り、特定のサイクル、即ち、禁止サイクルで、新たなアドレスの設定があったときのみである。禁止サイクル以外のサイクルでは、カラム選択信号は、ラッチ型ゲート１０７をスルーする。隣接した二つのカラム選択線ＣＳＬの電位が立ち上がると、既にメモリセルから読み出され、センスアンプに保持されていたデータが、４対のローカルデータバスＬＤＢに出てくる。図３に示すＳＤＲＡＭでは、データをローカルデータバスＬＤＢに出すまでに、アドレスが設定されたサイクルから数えて、２つのサイクルが利用される。
【００４６】
データがローカルデータバスＬＤＢに出された後、４対のローカルデータバスＬＤＢの中から２対を選択する。さらに選択された２対のローカルデータバスＬＤＢのデータをそれぞれ増幅し、２対のグローバルデータバスＧＤＢへと転送する。この動作には、選択機能付きのデータバスセンス回路１１３が使用される。グローバルデータバスＧＤＢに転送されたデータは、さらに出力レジスタ１０９に転送される。このとき、データは、シリアルアクセスのアドレッシングに合うように設定されるスクランブラ１１５を経て出力レジスタ１０９へ転送され、出力レジスタ１０９が含む２つのレジスタＲ１、Ｒ２（もしくはレジスタＲ３、Ｒ４）に、２ビットずつ格納される。レジスタＲ１、Ｒ２（もしくはレジスタＲ３、Ｒ４）に格納されたデータは、１ビットづつ出力されていく。このようにデータがローカルデータバスＬＤＢに出されてから出力レジスタ１０９から出力されるまでには、アドレスが設定されたサイクルから数えて、３つめと４つめの２つのサイクルが利用される。
【００４７】
図３に示すＳＤＲＡＭでは、このような動作を、図２（ａ）に示したように、２サイクルごとに、周期的に繰り返す。この２サイクルごとの周期から外れるサイクル（つまり、禁止サイクル）に、新たなアドレスの設定があった場合には、制御信号Ｐ２により、ラッチ型ゲート１０７を活性化し、ローカルデータバスＬＤＢに、新たなアドレスが設定される以前のデータを出しつつ、新たに設定されたアドレスのデコードを行なう。
【００４８】
このようにＳＤＲＡＭを動作させることで、上述した通り、新たなアドレスが設定される以前のデータが、新たなアドレスによるデータによって破壊されなくなる。つまり、従来、新しいアドレスの設定が禁止されていたサイクルでも、新たなアドレスを設定できるようになる。このため、アドレスを入力するタイミングに、制限が少なくなる。
【００４９】
図２（ｂ）は、一実施の形態に係るＳＤＲＡＭのデータの流れ、パイプライン方式ＳＤＲＡＭのデータの流れ、およびレジスタ方式ＳＤＲＡＭのデータの流れをそれぞれ比較して示した図である。
【００５０】
図２（ｂ）に示すように、一実施の形態に係るＳＤＲＡＭでは、従来のパイプライン方式ＳＤＲＡＭおよび従来のレジスタ方式ＳＤＲＡＭで、新しいアドレスの設定が禁止されていたサイクルでも、新しいアドレスの設定が可能である。
【００５１】
なお、図２（ｂ）では、バースト長を４とした例が示されている。
【００５２】
また、一実施の形態に係るＳＤＲＡＭは、アドレスの設定からデータの出力までの動作が、従来のレジスタ方式ＳＤＲＡＭに準じており、従来のパイプライン方式ＳＤＲＡＭよりも、消費電力は少なくなる。
【００５３】
また、一実施の形態に係るＳＤＲＡＭでは、グローバルデータバスＧＤＢに現れるデータは、サイクルごとに変わる。そして、出力レジスタ１０９からはデータが一定の順番で、出力レジスタ１０９に含まれているレジスタＲ１〜Ｒ４から１つずつ出力されていく。これによって高速なシリアルアクセスを実現できる。しかし、レジスタＲ１〜Ｒ４から１つずつ、データを一定の順番で出力する方式では、上記２サイクルごとの周期から外れるサイクルに、新たなアドレスの設定があったとき、データを、出力レジスタ１０９に格納していく周期が、上記２サイクルごとの周期からずれることがある。この様子を、図２（ｂ）に示す。データを格納する周期がずれることに対処する方法については、後述することにする。
【００５４】
次に、隣接した２つのカラム選択線ＣＳＬの電位を立ち上げる方法について説明する。
【００５５】
図４は、アドレスデコーダ１０５と、その近傍の回路とを示した回路図である。
【００５６】
図４に示すように、アドレスバスＡＢ１、ＡＢ２があり、これらのアドレスバスＡＢ１、ＡＢ２はそれぞれ、アドレスの最下位ビットＡ０が“０”と“１”とに対応している。他のアドレスバスに送られるアドレスビットは、これより上位のビットである。アドレス発生回路１１７は、ラッチ型ゲート１０３でラッチされたアドレスに、プラス“１”したアドレスを作る。アドレス発生回路１１７は、このプラス“１”されたアドレスと、ラッチ型ゲート１０３にラッチされていたアドレスとを、アドレスバスＡＢ１とアドレスバスＡＢ２とに送り出す。このようにして、隣接した２つのカラム選択線ＣＳＬの電位を立ち上げることができる。
【００５７】
アドレスデコーダ１０５は、図中同じ番号が付されているものは、同一のデコードを行い、アドレスが大きくなるように順に並べられている。アドレスデコーダ１０５の出力に接続されたカラム選択線ＣＳＬには、上述の制御信号Ｐ２が入力されるラッチ型ゲート１０７が接続されており、必要に応じてラッチ動作を行なう。
【００５８】
なお、図３および図４では、隣り合うＣＳＬが選択されるとしたが、これらは、物理的に隣り合っている必要は無く、アドレッシングの空間で隣り合っていれば良い。
【００５９】
さて、上記２サイクルごとの周期からずれたサイクルで、新たなアドレスの設定が行われたときには、ラッチ型ゲート１０７が活性化され、毎サイクルごとのパイプライン動作が一時的に行われる。このときに、出力レジスタ１０９へのデータの格納周期が、今までの２サイクルの周期からずれ、乱れてしまう。このようなデータの格納周期の乱れに対処する策が必要である。
【００６０】
図５は、出力レジスタ１０９へのデータの格納周期の乱れに対処できるようにした出力レジスタの概略図で、（ａ）図は一状態を示す図、（ｂ）図は他の状態を示す図である。
【００６１】
図５に示すように、出力データとして出力される信号は、出力レジスタＲ１〜Ｒ４をそれぞれ一定の順番で走査することによって得られる。走査の順番は、新しいアドレスの設定があっても、崩されたり、あるいは飛ばされたりしない。このように走査の順番を崩したり、あるいは飛ばしたりしないことによって、データ出力サイクル間に、アドレッシング変更時間など、余分な時間を取る必要がなくなり、常に高速なサイクルでデータを出力することが可能となる。
【００６２】
まず、図５（ａ）に示すように、出力レジスタＲ１と出力レジスタＲ２（図中のＲＥＧＡ１）、並びにレジスタＲ３とレジスタＲ４（図中のＲＥＧＢ３）にそれぞれ２ビットずつのデータが格納されていたとする。
【００６３】
最初の２サイクルで、ＲＥＧＡゲート側に２ビットのデータが格納され、その次の２サイクルでＲＥＧＢゲート側に、次の２ビットが格納される。この２サイクルごとの格納周期の途中で、この格納周期から外れて、新たなアドレスの設定があったとする。このときには、格納周期から外れたサイクルに、新たに設定されたアドレスに対応するデータが、グローバルデータバスＧＤＢに現れることになり、例えば出力レジスタＲ１からデータが出力された後、出力レジスタＲ２から出力されるデータは、新たに設定されたアドレスに対応するデータとなる。すると、図５（ｂ）に示すように、データの格納の区切りが替わる。
【００６４】
新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れてから、最初の２サイクルは、出力レジスタＲ２と出力レジスタＲ３（図中のＲＥＧＡ２）へデータが格納され、次の２サイクルでは、出力レジスタＲ４と出力レジスタＲ１（図中のＲＥＧＢ４）にデータが格納される。
【００６５】
また、２サイクルごとの格納周期に整合して、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたときには、ＲＥＧＡ側ゲートおよびＲＥＧＢ側ゲートの区切りは、変更されない。２サイクルごとの格納周期から外れて、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたときのみ、図５（ａ）から図５（ｂ）へ、あるいは図５（ｂ）から図５（ａ）へと、ＲＥＧＡ側ゲートおよびＲＥＧＢ側ゲートの区切りが変更される。
【００６６】
このように、２サイクルごとの格納周期から外れて、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたとき、レジスタＲ１〜Ｒ４の走査の順番を崩したり、あるいは飛ばしたりせず、レジスタＲ１〜Ｒ４の区切り方を変更することで、常にデータをレジスタＲ１〜Ｒ４から順番に出力すれば、新たなアドレスの設定とは無関係に、シリアルアクセスを行なうことができ、常に高速なサイクルでデータを出力できる。
【００６７】
図６は、図５に示す出力レジスタ１０９の回路図である。
【００６８】
図６に示すように、データは端子Ｑから出力される。信号ＨｉＺが立つと、出力トランジスタ１１９がオフするため、端子Ｑは、ハイインピーダンスになる。出力レジスタＲ１〜Ｒ４の内部に格納されているデータは、ゲート信号ＧＲ１〜ＧＲ４が順番に、かつ巡回的に立ち上がってクロックトインバータを導通させることによって、端子Ｑに出力される。
【００６９】
図６中、図５に示したゲートＲＥＧＡおよびＲＥＧＢを構成するのは、転送ゲートＲＥＧ１１〜ＲＥＧ４２である。転送ゲートＲＥＧ１１〜ＲＥＧ４２の一つの例は、図６に示すように、クロックトインバータである。グローバルデータバスＧＤＢ１およびＧＤＢ２にはそれぞれ、４対のローカルデータバスＬＤＢに現れたデータのうち、選ばれたデータが転送されてくる。
【００７０】
次に、この発明に係るＳＤＲＡＭの、全体的なデータ転送制御について説明する。
【００７１】
図７は、この発明の実施形態に係るＳＤＲＡＭが有するデータ転送制御系回路の、ブロック図である。
【００７２】
図７に示すように、データ転送制御系回路は、外部クロックに基いて作られた内部クロック（以下、バーストクロックという）ＢＣＫに同期して動作し、データ転送がバーストクロックＢＣＫに同期して行われるように、データの転送を制御する。バーストクロックＢＣＫは、バーストが始まると発生する。また、データ転送制御系回路には、新たなバーストが開始されたことを知らせる信号ＮＢＳＲＴ（以下、新バースト開始信号という）が入力され、データ転送制御系回路は、主にバーストクロックＢＣＫと新バースト開始信号ＮＢＳＲＴとの２種類の信号に基いて、データ転送を制御するための信号群を発生させていく。
【００７３】
データ転送制御系回路は、基本的なブロックとして、バーストクロックＢＣＫに同期して、主に最初のバースト開始からのサイクルの数に対応した基本制御信号群 /ＳＦ（先頭の /は反転信号、あるいは負論理の信号を示す“−（バー）”である。図中には符号の上部に“−（バー）”を付している）を発生させる、基本制御信号発生回路２０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、基本制御信号群 /ＳＦ群に応答して、パイプラインステージを分割させる分割指示信号Ｐ２ＯＮ、最初のバースト開始のサイクルより数えて、偶数のサイクルか奇数のサイクルかを知らせる信号φ２Ｎ、および新たなバーストが奇数のサイクルで始まったか、あるいは偶数のサイクルで始まったかを知らせる制御信号群Ｓ、ＳＴ２、ＳＷ、ＣＣなどを発生させる、データ転送制御回路３０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、信号ＳＴ２、ＳＷ、ＣＣ、基本制御信号群 /ＳＦ、およびアドレスの最下位ビットＡ０それぞれに基いて、出力レジスタ１０９を選択して制御する選択制御信号群ＲＥＧを発生させる、出力レジスタ制御回路４０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、信号ＳＴ２、φ２Ｎ、およびアドレスのビットＡ１の初期値Ａ１ｉｎｔそれぞれに基いて、ＬＤＢのプリチャージを制御するＬＤＢプリチャージ制御信号群ＬＤＢＰＲＣＨを発生させるプリチャージ制御信号発生回路５０１とを含む。
【００７４】
図８は、図７に示すブロック図の、さらに詳細なブロック図である。
【００７５】
図８に示すように、データ転送制御回路３０１は、反転バーストクロック /ＢＣＫに同期して、基本制御信号群 /ＳＦ１〜 /ＳＦ４に応答し、最初のバースト開始のサイクルより数えて、偶数のサイクルを知らせる信号φ２Ｎと、奇数のサイクルを知らせる信号φ２Ｎ＋１とを出力する、偶数・奇数判定回路３１１と、反転バーストクロック /ＢＣＫに同期して、基本制御信号 /ＳＦ２、基本制御信号 /ＳＦ４および新バースト開始信号ＮＢＳＲＴに応答し、奇数サイクルでアドレスの再設定があったことを知らせる信号Ｓ２および信号Ｓ４を出力する、奇数サイクルアドレス再設定検知回路３２１と、バーストクロックＢＣＫに同期して、信号φ２Ｎ＋１と新バースト開始信号ＮＢＳＲＴに応答し、分割指示信号Ｐ２ＯＮと、制御信号ＳＴ２とを出力する、パイプライン制御信号発生回路３３１と、信号Ｓ２および信号Ｓ４に応答し、制御信号ＳＷ、ＣＣ、 /ＣＣを出力する転送信号発生回路３４１とを含む。
【００７６】
また、出力レジスタ４０１は、バーストクロックＢＣＫに同期して、制御信号ＳＴ２および制御信号ＳＷに応答し、出力レジスタの組分けの変更を指示する区分変更信号ＳＲ１３およびＳＲ２４を出力する、区分変更信号切替回路４１１と、区分変更信号ＳＲ１３、ＳＲ２４、基本制御信号群 /ＳＦ１〜 /ＳＦ４、および制御信号ＣＣ、 /ＣＣに応答して、区分信号群ＲＥＧＡ１〜ＲＥＧＢ４を出力する区分変更信号発生回路４２１と、区分信号群ＲＥＧＡ１〜ＲＥＧＢ４、新バースト開始信号ＮＢＳＲＴおよびアドレスの最下位ビットＡ０に応答して、選択制御信号群ＲＥＧ１１〜ＲＥＧ４２を出力する出力レジスタ選択信号発生回路４３１とを含む。
【００７７】
次に、各回路について詳細に説明する。
【００７８】
図９は、基本制御信号発生回路２０１の一つの回路例に係る回路図である。
【００７９】
図９に示すように、基本制御信号発生回路２０１の一つの回路例は、バーストクロックＢＣＫに同期したラッチ回路２０３が４段、リング状に接続された、循環的なシフトレジスタである。
【００８０】
図１０は、図９に示すラッチ回路２０３の回路図である。
【００８１】
図１０に示すラッチ回路２０３の基本動作は、次の通りである。まず、バーストクロックＢＣＫが立ち上がると、ラッチ回路２０３は、入力ＩＮに入力されたデータをラッチし、出力ＯＵＴから出力する。バーストクロックＢＣＫが立ち下がると、ラッチ回路２０３は、ラッチされたデータを出力ＯＵＴから出力し続けるが、初段のラッチ回路２０３-1は、入力ＩＮに、新たなデータの入力を受け付ける。
【００８２】
図９に示すシフトレジスタは、データ転送が行われるサイクルでのみ発生されるバーストクロックＢＣＫによって駆動される。リセット状態では、第１出力信号 /ＳＦ１が“Ｌ”レベルで、第２出力信号 /ＳＦ２〜第４出力信号 /ＳＦ４が“Ｈ”レベルである。バーストクロックＢＣＫのサイクルのたびに、“Ｌ”レベルの出力状態が、第１出力信号 /ＳＦ１から第４出力信号 /ＳＦ４へとシフトされていく。データのバースト転送動作が始まって、偶数サイクルでは、第２出力信号 /ＳＦ２、または第４出力信号 /ＳＦ４が“Ｌ”レベルである。奇数サイクルで新たなバーストの先頭アドレスが再設定されると、第２出力信号 /ＳＦ２および第４出力信号 /ＳＦ４それぞれに接続されたトランジスタ２０５-2、２０５-4のゲートに入力される信号Ｓ２、または信号Ｓ４が立ち上がり、第２出力信号 /ＳＦ２、または第４出力信号 /ＳＦ４を“Ｌ”レベルとする。そこから、新たなバーストのシフトサイクルが始まる。
【００８３】
なお、この明細書では、バーストの最初のサイクルを、０番サイクルとして、以下１、２のように数え、“０”、“２”、“４”、…を偶数のサイクル、“１”、“３”、…を奇数のサイクルと定義する。
【００８４】
図１１は、奇数サイクルアドレス再設定検出回路３２１の回路図、図１２は、転送信号発生回路３４１の回路図である。
【００８５】
図１１に示す検出回路３２１は、奇数番めに設定された新たなバーストのサイクルが、図９に示すシフトレジスタの、どのサイクルかを調べる。出力信号 /ＳＦ２が“Ｌ”レベルであるサイクルの、次のサイクルから、新たなバーストが開始されるとすると、信号ＮＢＳＲＴが、そのサイクルの始めに立つので、信号Ｓ２がそのサイクルの始めに立つ。出力信号 /ＳＦ４が“Ｌ”レベルであるサイクルの、次のサイクルから新たなバーストが開始されるとすると、信号ＮＢＳＲＴがそのサイクルの始めに立つので、信号Ｓ４がそのサイクルの始めに立つ。信号Ｓ２、Ｓ４は、図９に示すシフトレジスタを、その信号が立ったサイクルで、その信号に併せて設定し、出力信号 /ＳＦ２、または出力信号 /ＳＦ４を“Ｌ”レベルとして、新たなシフトレジスタのサイクルを始める。
【００８６】
図１２に示す回路では、信号Ｓ２、または信号Ｓ４が最初に立つと、ノードＳＷを“Ｈ”レベルに立ち上げる。ノードＳＷの初期状態は、“Ｌ”レベルである。２回目に信号Ｓ２、または信号Ｓ４が立ちあがると、ノードＳＷは“Ｌ”レベルに立ち下がる。以後、ノードＳＷは、信号Ｓ２、または信号Ｓ４が立ち上がるごとに、“Ｈ”、“Ｌ”、“Ｈ”、…と変化する。
【００８７】
また、図１２に示す回路のノードＣＣの初期状態は、“Ｈ”レベルである。ノードＣＣは、ノードＳＷが“Ｈ”レベルから、“Ｌ”レベルに変化するたびに、“Ｌ”、“Ｈ”、…と変化する。ノード /ＣＣは、ノードＣＣの相補ノードであり、ノード /ＣＣからは、ノードＣＣのレベルを反転した信号が取り出される。これらノードＣＣ、ノード /ＣＣから取り出される信号は、図５に示した、出力レジスタのデータ格納区分の変更を制御するために、使われる。その詳細は後述する。
【００８８】
図１３は、偶数サイクル・奇数サイクル判定回路３１１の、一つの回路例に係る回路図である。
【００８９】
図１３に示す一つの回路例３１１´は、図７および図８に示したブロックのように基本制御信号群 /ＳＦではなく、バーストアクセスがシリアルであるため、アドレスの最下位ビットＡ０と、内部カウンタからの出力Ａ０ｉｎｔとを比較することで、偶数サイクル・奇数サイクルを判定する。
【００９０】
図１３に示すように、一つの回路例３１１´では、新たなバーストアクセスの始まりで、そのアドレスの最下位ビットであるＡ０がラッチされ、新たなバーストの始まりを指示する信号ＮＢＳＲＴの立ち下がりで、ノードＮ１にラッチされて、内部カウンタからの出力Ａ０ｉｎｔと比較される。ノードＮ１の初期値と内部カウンタ出力Ａ０ｉｎｔの初期値とは、互いに不一致となるように設定されており、以後、動作開始後は、信号 /ＮＢＳＲＴと内部カウンタ出力Ａ０ｉｎｔとによって変化する。したがって、例えば信号φ２Ｎ＋１は、最初のサイクルのバーストクロック信号ＢＣＫの立ち上がりでは“Ｌ”レベルとなり、次の立ち上がりでは、ノードＮ１と内部カウンタ出力Ａ０ｉｎｔの値が一致するので“Ｈ”レベルなどと変化し、バーストクロック信号ＢＣＫの立ち上がりでは、常にそのサイクルのバースト始めのサイクルからの偶数か奇数かを表す信号が、“Ｈ”レベルになっている。
【００９１】
図１４は、偶数サイクル・奇数サイクル判定回路３１１の、他の回路例に係る回路図である。
【００９２】
図１４に示す他の回路例３１１では、図７および図８に示したブロックのように基本制御信号群 /ＳＦを使って、偶数サイクル・奇数サイクルを判定する。
【００９３】
他の回路例３１１の利点は、図１３に示した回路例３１１´に比べて、バーストアクセスのアドレッシングの最下位ビットの状態を利用しなくて良いことである。信号 /ＳＦ１〜信号 /ＳＦ４はそれぞれ、バーストクロックＢＣＫのサイクルの数のみによって、順番に“Ｌ”レベルとなる。したがって、偶数番サイクルでは、信号 /ＳＦ２および信号 /ＳＦ４が、一方、奇数番サイクルでは、信号 /ＳＦ１および信号 /ＳＦ３が立ち下がる。図１４に示す回路例３１１では、これらの信号をサイクルの後半に、バーストクロックＢＣＫが立ち下がるときにラッチすることで、バーストクロック信号ＢＣＫが立ち上がるとき、そのサイクルの偶数番か、奇数番かを表す信号を作ることができる。
【００９４】
図１５は、パイプライン制御信号発生回路３３１の回路図である。
【００９５】
図１５に示す回路３３１が出力する信号Ｐ２ＯＮは、奇数サイクルで信号ＮＢＳＲＴが立ったことを示す信号である。信号Ｐ２ＯＮは、図１および図３に示したラッチ型ゲート１０７を動かすための制御を開始する合図である。ラッチ型ゲート１０７を動かすことで、パイプラインの第２パイプラインステージＳ２が出現し、２ステージのパイプライン動作から３ステージのパイプライン動作へと、一時的に移行する。また、信号Ｐ２ＯＮは、そのサイクルの先頭でラッチされ、そのサイクルのバーストクロックＢＣＫが立ち下がると、信号ＳＴ２として出力される。信号ＳＴ２は、ＬＤＢのプリチャージ制御に使われる。
【００９６】
図１６は、ＬＤＢのプリチャージ制御信号発生回路５０１の回路図である。
【００９７】
ＬＤＢのプリチャージ動作は、パイプライン方式では毎サイクル行われるが、２ビットプリフェッチ方式では、２サイクルごとで良く、パワーの削減と動作マージンの拡大をもたらす。しかし、この発明に係るＳＤＲＡＭでは、奇数番サイクルで、新しいバーストを始めるために、信号ＮＢＳＲＴが入ると、一時的にパイプライン方式となり、プリチャージの制御の切替を行なう必要がある。
【００９８】
まず、ＬＤＢとアドレスビットの対応を付けて説明を分かり易くする。
【００９９】
図４に示したアドレスバスＡＢ１、ＡＢ２と、図３にＬＤＢ１、２、３、４（図中では丸数字で示されている）と示されたＬＤＢ対およびシリアルアクセスの下位ビットＡ０、Ａ１との関係を、図１７に示す。
【０１００】
今、連続した２ビット分のデータを転送する場合、４ビットのデータを同時に転送して、その中から２ビット分のデータを、選択機能を持つ選択ゲート１１３（図１、図３参照）で選ぶが、その転送される４ビットと２ビットとの関係は、次の通りである。
【０１０１】
４ビットは、バーストアクセスでの連続するデータを構成するが、そこから選択される２ビットは、アクセス順で１および２ビットめを構成するか、２および３ビットめを構成するようになっている。これは、図４に関する説明でも触れたように、ＣＳＬを選択するアドレスは、常にプラス１したものと、ペアで使われることに対応する。このようにすれば、２サイクルごとに４ビットのデータをＬＤＢに出すことによって、任意のアドレスから切れめなく、バーストアクセスを行なうことができるわけであるが、ＬＤＢのプリチャージは、２サイクルごとに全ての４ペアに行なう必要はない。選択機能を持つゲート１１３により、既に選ばれてしまったデータの転送の終了した２ペアづつプリチャージすれば良い。このときのペアは、ＬＤＢ１とＬＤＢ２、またはＬＤＢ３とＬＤＢ４である。これらがペアでカラム選択信号ＣＳＬによって同時に選択されるからである。
【０１０２】
さて、このＬＤＢのプリチャージであるが、図１６に示すように、途中でバーストアクセスの先頭番地が再設定されることがなければ、偶数番サイクルごとにアクセスの内部アドレスＡ１ｉｎｔにしたがって、新たなデータが転送されるＬＤＢ１とＬＤＢ２、またはＬＤＢ３とＬＤＢ４がプリチャージ信号を受ける。バーストアクセスの先頭番地の再設定が、偶数番サイクルに行われると、ちょうどプリチャージサイクルに当たっているため、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４の４ペアの全てで、プリチャージが行われる。これは、全く新たに４ビットがＬＤＢに転送されてくるからである。また、奇数番サイクルに行われると、パイプラインのステージを一時的に増やす。このため、奇数番サイクルで強制的にプリチャージを行ってしまうと、選択されているデータが破壊されてしまう。このため、再設定が行われた、次のサイクルで、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４の４ペアの全てでプリチャージを行なうようにする。これを制御しているのが、図１５に示した回路で作られた信号ＳＴ２であり、この信号ＳＴ２が“Ｈ”レベルであるとき、バーストクロックＢＣＫが立ち上がるサイクルでプリチャージが行われる。
【０１０３】
図１９および図２０はそれぞれ、ＳＤＲＡＭの動作波形図である。
【０１０４】
図１９および図２０のいずれの図においても、バーストデータアクセスのデータ長は、“８”としている。また、外部クロックＣＬＫのうち、番号が付されている部分が、バーストクロックＢＣＫに対応している。信号 /ＣＥは、バーストアクセスの新たな始まりのサイクルを指示するコマンド信号であり、このコマンド信号が入ったサイクルの、バーストクロックＢＣＫの立ち上がりで、バーストアクセスの先頭アドレスが取り込まれる。コマンドで設定されるアドレスの、データが出るべきＬＤＢの番号は、信号 /ＣＥの欄に合わせて示されている。カラム選択線ＣＳＬとＬＤＢとの選択関係は、図１８に示す通りである。図１８から、選択関係の一つを取り出して説明すると、カラム選択線ＣＳＬ０が選択されたときに、ＬＤＢ１とＬＤＢ２とが選択され、選択されたＬＤＢ１とＬＤＢ２とにデータが転送される。
【０１０５】
図１９に示す動作波形図は、あるバーストの偶数サイクルで、新たなバーストが開始されたときの動作波形を示しており、具体的には８番のサイクルで、ＬＤＢ４に出たデータが先頭になるような番地設定がなされたものである。
【０１０６】
図１９に示すように、コマンドでのアドレス設定がなされると（ /ＣＥの波形を参照）、内部のアドレスビットＡ１ｉｎｔは、“１”が“０”に変化する。
【０１０７】
最初のバーストでは、ＬＤＢ２のデータが先頭になるので、まず、プリチャージ状態にあったＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４のプリチャージをやめて、ＣＳＬ０とＣＳＬ１とが立ち上がり、データを出し、選択ゲート１１３がスルーの“Ｔ”となると、ＬＤＢ２とＬＤＢ３とがＧＤＢに接続されてデータが転送される。転送されたデータは、“Ｔ”状態の出力レジスタＲ１と出力レジスタＲ２とに格納される。
【０１０８】
２番のサイクルからは、ＣＳＬ２が立ち上がり、ＬＤＢ１およびＬＤＢ２にのみ新たなデータが転送されるので、サイクルの頭でプリチャージが行われる。このとき、選択ゲート１１３は、ホールドの“Ｈ”になり、プリチャージされるＬＤＢ２は、ＧＤＢから切り離されるようになる。この間に、出力レジスタＲ１とＲ２とが“Ｈ”状態となり、出力レジスタＲ３とＲ４とが“Ｔ”状態となる。選択ゲート１１３が、次に“Ｔ”状態となると、ＬＤＢ４とＬＤＢ１とが、ＧＤＢに接続され、このデータがＧＤＢに出て出力レジスタに格納される。
【０１０９】
４番のサイクルからは、ＣＳＬ３が立ち上がり、ＬＤＢ３とＬＤＢ４にのみ新たなデータが転送されて同様な動作が続いていく。
【０１１０】
さて、８番のサイクルで新たなバーストの設定がなされると、ＬＤＢ１〜ＬＤＢ４の４ペアの全てに、新しいデータが出てくることになるので、ＬＤＢは全て、８番のサイクルの頭でプリチャージが行われる。ＣＳＬｍ＋０とＣＳＬｍ＋１とが立ち上がって、データがＬＤＢに出て、選択ゲート１１３でＬＤＢ４とＬＤＢ１とがＧＤＢに接続されてデータが転送され、上記説明のようにデータの転送が続く。
【０１１１】
２番めのバーストでは、選択ゲート１１３の選択と、出力レジスタへの格納状態とが、最初のバーストと異なるのみで、他は最初のバーストとほぼ同様である。２番めのバーストの途中では、新たなバーストの設定はないので８サイクルまわると、バーストクロック信号ＢＣＫは止まり、データのアクセスは１５番のサイクルでストップする。
【０１１２】
図２０に示す動作波形図は、あるバーストの奇数サイクルで、新たなバーストが開始されたときの動作波形を示しており、具体的には７番のサイクルで、新たなバーストの設定がなされている。
【０１１３】
この場合、７番のサイクルで新たなバーストの開始の設定がなされるまでは、図１９に示す動作と同じである。７番のサイクルでの新たな設定は、奇数サイクルでの設定であるので、図１６を参照して説明した通り、次の８番のサイクルで、ＬＤＢ１〜ＬＤＢ４の全てがプリチャージされる。また、７番のサイクルでラッチされたアドレスは、第２ステージＳ２のパイプライン動作が一時的に行われるので、次の８番のサイクルでＣＳＬｍ＋０とＣＳＬｍ＋１とを立てることになる。７番のサイクルでは、前のバーストのＬＤＢ４とＬＤＢ１とのデータがそれぞれ、出力レジスタＲ３と出力レジスタＲ４とに格納されるが、出力レジスタＲ３のＬＤＢ４のデータのみが出力されて、出力レジスタＲ４のＬＤＢ１のデータは新たなバーストの先頭アドレスのＬＤＢ３のデータに、８番のサイクルでの選択ゲート１１３の選択切替と、ＬＤＢへの新たなデータの転送によって入れ替わる。８番のサイクルからは、図５を参照して説明した通り、レジスタへのデータ格納の区切りが変更される。９番のサイクル以降は、７番のサイクルを先頭とするバーストアクセスの本来の動作となり、８サイクルのバーストが終わる１４番のサイクルで、バーストクロック信号ＢＣＫは止まり、データのアクセスは１４番のサイクルでストップする。
【０１１４】
次に、８番サイクルでの図５に関連した出力レジスタの区切りを変更するための、出力レジスタ制御回路４０１について説明する。
【０１１５】
図２１は、区分変更信号切替回路４１１の回路図である。
【０１１６】
図２１に示す回路４１１の初期状態では、信号ＳＲ１３が“Ｈ”レベルとなっている。信号ＳＷは、図１２に示す回路から３４１から出力されるもので、最初の奇数番のサイクルめの設定で、“Ｌ”レベルから“Ｈ”レベルになり、以後、“Ｌ”レベルと“Ｈ”レベルとを交互に繰り返す。信号ＳＲ１３と、信号ＳＲ２４とは、信号ＳＷが“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと変化すると、信号ＳＲ１３は、“Ｈ”レベル、“Ｌ”レベル、“Ｈ”レベル、信号ＳＲ２４は、“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと変化する。ただし、状態変化するタイミングは、信号ＳＷのレベルが変化した次のサイクルからある程度のディレイが経ったときである。信号ＳＴ２とバーストクロックＢＣＫの論理積（ＡＮＤ）でラッチされた信号が、遅延回路Ｄを経て信号ＳＲ１３、信号ＳＲ２４として、出力されるためである。このようなタイミングは、データの転送と、出力レジスタの切替の整合をとるために、設定されている。
【０１１７】
図２２は区分信号発生回路４２１の回路図である。
【０１１８】
図２２に示すように、信号 /ＳＦ１および信号 /ＳＦ３は、図９に示すシフトレジスタ２０１の出力であり、信号ＣＣおよび信号 /ＣＣは、図１２に示す回路３４１から出力される信号である。信号ＣＣが、そのレベルを変化させることによって、信号 /ＳＦ１の役割と信号 /ＳＦ３の役割とが、互いに入れ替わる。これは、後に説明するように、出力レジスタの区切りの変更とともに、この区切りごとへのデータの格納の順番もシフトしていく必要があることによる。信号ＳＲ１３と信号ＳＲ２４は、出力レジスタの区切り方に対応する信号である。これらの信号ＳＲ１３と信号ＳＲ２４をそれぞれ、図５に示す出力レジスタの区切り方に対応させると、信号ＳＲ１３は、出力レジスタＲ１および出力レジスタＲ２の組と、出力レジスタＲ３および出力レジスタＲ４の組に対応し、信号ＳＲ２４は、出力レジスタＲ２および出力レジスタＲ３の組と、出力レジスタＲ４および出力レジスタＲ１の組に対応する。ＮＯＲ回路を使って構成されているフリップフロップに、図２２に示す回路の出力信号ＲＥＧＢ４、ＲＥＧＡ２、ＲＥＧＡ１、ＲＥＧＢ３が入力されているのは、出力レジスタの区切りが切り替わるときに、データを格納すべき、区切りのゲートを開くための初期設定のためである。図中、Ｄ，ｄとあるのは、適当な遅延を作るディレイ回路である。
【０１１９】
図２３はレジスタ選択信号発生回路４３１の回路図である。
【０１２０】
図３のＧＤＢ１、ＧＤＢ２は、一方がアドレスの最下位ビットＡ０の“０”、他方が最下位ビットＡ０の“１”に対応する。これが、図６に示すＧＤＢ１、ＧＤＢ２に対応している。バーストの先頭を指定するサイクルでは、そのアドレスの最下位ビットＡ０が、そのとき動作状態にない出力レジスタに関する区分を制御する信号を出力する４つのラッチ部４３３-1、４３３-2、４３３-3、４３３-4のいずれかに保持される。即ち、図５のＲＥＧＡ１部が格納対象であると、信号 /ＲＥＧＡ１は、“Ｌ”レベルであるので、最下位ビットＡ０は、信号 /ＲＥＧＡ１によって開閉される、図２３のラッチ部４３３-1には転送されず、その他のラッチ部４３３-2、４３３-3、４３３-4に転送される。最下位ビットＡ０の値によって、新たなバーストの始めに、データ格納されるレジスタ区分にしたがって、信号 /ＲＥ１０から信号 /ＲＥ４１のいずれか一つが“Ｌ”レベルとなる。さらにこれによって対応する転送ゲート信号の二つが立ち上がる。例えば /ＲＥ３０が“Ｌ”となれば、信号ＲＥＧ３１と、ＲＥＧ４２とがそれぞれ“Ｈ”となり、出力レジスタＲ３に、ＧＤＢ１、Ｒ４にＧＤＢ２のデータが格納される。
【０１２１】
図２４は、奇数番サイクルで、新たなバーストの設定がなされた場合の出力レジスタ区分の変更の様子と、図１２に示す回路３４１が出力する信号ＳＷ、信号ＣＣの変化の関係を示す。紙面一番上がもともとのレジスタの区分であり、このバーストアクセスに対して、奇数番めの最初の設定がなされるとする。最初の設定がされるまでは、各信号は初期状態のままで、信号ＳＷは“Ｌ”レベル、信号ＣＣは“Ｈ”である。
【０１２２】
出力レジスタの区分の仕方は、図２４に示すように二通りあるわけだが、この区分されたブロックをＡ１、Ｂ３、Ａ２、Ｂ４として図２４に示す。区分は、毎回Ａ１、Ｂ３区分とＡ２、Ｂ４区分とに交互に変わっていくが、データの格納の順番は、図２４に示すように、斜線のハッチングが施された区分ブロックは、その間で、斜線のないブロックはその間で格納の順番が移動していく。即ち、Ａ１が格納動作中に新たな設定があれば、次はＡ２が格納を受け、Ａ２が格納動作中に設定があると、次は、Ｂ３が格納動作を行なうなどである。信号ＳＷは、奇数サイクルでの設定があるたびに状態を変化させる。転送順序を、図のように進ませるには、この変化の２サイクルごとに変化する信号が必要で、これが信号ＣＣである。このような信号による制御がないと、紙面一番上の区分と、その次の区分とでのみ交互に行き来するだけで、上記のように先に進ませる制御ができない。即ち、図２２に示す回路において、信号ＣＣが変化すると、信号 /ＳＦ１と、信号 /ＳＦ３との役割が入れ替わることによって、転送ゲートを制御する信号を、図７に示すシフトレジスタに対して位相的に進ませることができる。
【０１２３】
図２５および図２６それぞれ、出力レジスタ周りの制御の様子をまとめた動作波形図である。これらの動作波形は、データの転送状態を表した図２０に対応するものである。
【０１２４】
図２５に示すように、０番サイクルからバーストが始まると、信号 /ＳＦ１が“Ｌ”レベルに初期設定された図７に示すシフトレジスタが動き出す。図１３または図１４に示した回路によって作られた信号φ２Ｎ＋１も、図２５に示すように変化することによって、奇数番サイクルが指示される。信号 /ＳＦ１が立ち上がることによって、信号ＲＥＧＡ１が“Ｈ”レベルに、信号ＲＥＧＢ３が“Ｌ”レベルに確定し、信号 /ＳＦ３が立ち上がることによって、信号ＲＥＧＡ１が“Ｌ”レベルに、信号ＲＥＧＢ３が“Ｈ”レベルに変化する。このように、出力レジスタの区分ブロックごとにデータ格納が行われていき、奇数番サイクル７で、新たなバーストが設定されると、図１５に示す回路からの信号Ｐ２ＯＮおよび信号ＳＴ２、および図１２に示す回路からの信号ＳＷが変化し、８番サイクルで、図２１の回路からの信号ＳＲ１３が“Ｌ”レベルへと変化して、信号ＳＲ２４が“Ｈ”レベルになることによって、図２２に示す回路のＢ３Ａ１区分の制御の信号からＢ４Ａ２区分の制御の信号系へと切り替わる。このとき、ＮＯＲ回路への信号ＲＥＧＢ３の帰還により、信号ＲＥＧＢ４がすぐに立ち上がることになる。次に /ＳＦ１が立ち上がることにより、信号ＲＥＧＢ４が“Ｌ”レベルへ、信号ＲＥＧＡ２が“Ｈ”へと替わり、以下、信号 /ＳＦ３による変化を行なう。これは図２２に示す設定回数１のところの状態変化と、Ｂ４とＡ２でのデータ格納動作に相当する。１４番サイクルでバーストが終わると、各信号は最終状態を維持して、次のバーストに備える。この後に、さらにまたバーストの設定がなされた場合の動作波形図が、図２６である。
【０１２５】
図２６では、前のバーストが終了して暫くしてから、新たなバーストが０番サイクルから始まるとした。信号 /ＳＦ３が“Ｈ”レベルになることからバーストが始まるが、これによって信号ＲＥＧＡ２は“Ｌ”レベルへ、信号ＲＥＧＢ４は“Ｈ”へと変化する。図２５とは違って、Ａ２Ｂ４の区分ブロックがデータ格納の動作を行なう。７番サイクルで新たなバーストが設定されると、今度は、信号ＳＷは、“Ｌ”レベルに変化し、信号ＣＣも“Ｌ”レベルへと変化する。８番サイクルで図２１に示す回路からの信号ＳＲ１３が“Ｈ”レベルへと変化し、信号ＳＲ２４が“Ｌ”レベルとなることによって、図２２に示す回路のＢ４Ａ２区分の制御の信号から、Ｂ３Ａ１区分の制御の信号系へと切り替わる。このとき、ＮＯＲ回路へのＲＥＧＡ２の帰還により、信号ＲＥＧＢ３がすぐに立ち上がることになる。次に、信号 /ＳＦ３が立ち上がることにより、信号ＣＣが“Ｌ”レベルへと変化しているので、図２２に示す回路での信号 /ＳＦ１と、信号 /ＳＦ３との役割が入れ替わっているために、信号ＲＥＧＢ３が“Ｌ”レベルへ、信号ＲＥＧＡ１が“Ｈ”レベルへと変わり、以下、信号 /ＳＦ１による変化を行なう。これは図２４の設定回数２のところの状態変化と、信号Ｂ３と信号Ａ１でのデータ格納動作に、相当する。
【０１２６】
以上説明したように、上記一実施の形態に係るＳＤＲＡＭによれば、シリアルデータ出力を行なうための出力レジスタを持ちながらも、制限サイクル以外のサイクルからでもアドレスをデータ転送経路に導くことができ、かつ消費電力を少なくすることができる。
【０１２７】
また、制限サイクル以外のサイクルに、アドレスがデータ転送経路に導かれても、出力レジスタから、データを間断なくシリアル出力できる。
【０１２８】
また、アクセスアドレスの変更に自由度がありながらも、データ転送の効率を高めることが可能で、かつ消費電力も少なくなる。
【０１２９】
また、制限サイクル以外のサイクルからでも、アドレスをデータ転送経路に導くことが可能である。
【０１３０】
また、この発明の一実施の形態に係るＳＤＲＡＭに含まれているデータ転送システムは、コンピュータ内部におけるデータ転送、あるいはネットワーク・コンピュータにおけるデータ転送にも応用できる。この場合には、アドレスデコーダ、メモリセルアレイおよびセンスアンプなど、データの処理を行なう部分を、コンピュータ、あるいはネットワーク・コンピュータにおけるデータの処理部と置き換えれば良い。
【０１３１】
図２７は、図１に示したＳＤＲＡＭの、より具体的なブロック図である。
【０１３２】
図２８は、データ処理システムのブロック図である。
【０１３３】
図２９は、ネットワークコンピュータシステムのブロック図である。
【０１３４】
図３０は、図２７に示すＳＤＲＡＭのデータ転送の一の状態を示す図である。図３１は、図２７に示すＳＤＲＡＭのデータ転送の他の状態を示す図である。図３０には、２個のデータが、制限サイクル（サイクル２、サイクル４、…）に転送される状態が示されている。
【０１３５】
図３０に示すように、まず、サイクル“０”で、２個のデータ１、データ２が、ステージ１に転送される。データ１、データ２はそれぞれカラムアドレス信号で、バーストアクセスの先頭アドレスに対応している。次いで、サイクル“２”で、新しい２個のデータ３、データ４がステージ１に転送される。データ３、データ４はそれぞれカラムアドレス信号で、先頭アドレスの次に入力されるアドレス（更新アドレス）に対応する。
【０１３６】
このように、新しい２個のデータが、制限サイクル（サイクル２、サイクル４、…）に転送されるとき、つまり、新しいａ個のデータが、“ａ、または２ａ”に対応する制限サイクルに転送されるとき、ステージ１はステージ２と接続される。
【０１３７】
また、図３１には、２個のデータが、制限サイクル以外のサイクル（サイクル１、サイクル３、…）に転送される状態が示されている。
【０１３８】
図３１に示すように、まず、サイクル“０”で、２個のデータ１、データ２が、ステージ１に転送される。データ１、データ２はそれぞれカラムアドレス信号で、バーストアクセスの先頭アドレスに対応している。次いで、サイクル“１”で、新しい２個のデータ３、データ４がステージ１に転送される。データ３、データ４はそれぞれカラムアドレス信号で、先頭アドレスの次に入力されるアドレス（更新アドレス）に対応する。
【０１３９】
このように、新しい２個のデータが、制限サイクル以外のサイクル（サイクル１、サイクル３、…）に転送されるとき、つまり、新しいａ個のデータが、“mod２ａ（modはmoduloを示す）”に対応するサイクルに転送されるとき、ステージ１とステージ２とは互いに分離される。
【０１４０】
このようなデータ転送システムは、図２８に示すデータ処理システムにおけるデータ転送や、図２９に示すネットワークコンピュータシステムにおけるデータ転送に応用することができる。
【０１４１】
また、この発明の一実施の形態に係るＳＤＲＡＭは、パイプラインステージの数が、アドレス変更など、動作サイクルの変更が要求されるタイミングに応じて、変更される。しかしながら、パイプラインステージの数を、変更しないような使い方もできる。
【０１４２】
例えばシステムクロックの周波数が低いときには、バーストデータアクセスの途中に、新たなバーストデータアクセスのための先頭アドレスを入力するタイミングを制限せず、いつでも先頭アドレスを入力できるようにする。つまり、ステージＳ１、Ｓ２、Ｓ３を、常に分離した状態で使う。
【０１４３】
これに対し、システムクロックの周波数が高いときには、バーストデータアクセスの途中に、新たなバーストデータアクセスのための先頭アドレスを入力するタイミングを制限し、この制限したタイミングにのみ、先頭アドレスを入力する。つまり、ステージＳ１、Ｓ２、Ｓ３のうち、ステージＳ１、Ｓ２を、常にスルーした状態で使う。
【０１４４】
また、パイプラインステージの数が変更されるか否かは、この発明のＳＤＲＡＭが組み込まれるシステムの仕様によっても決定することができる。
【０１４５】
例えばアドレスの変更を、常にａサイクルに対応したサイクルから要求するシステムでは、ステージＳ１、Ｓ２は、常にスルーされ、ＳＤＲＡＭの内部のパイプラインステージの数は変更されない。
【０１４６】
これに対し、アドレスの変更を、ａサイクルに対応したサイクル以外からでも要求するシステムでは、アドレスの変更が、ａサイクルに対応したサイクル以外に要求されたとき、ステージＳ１、Ｓ２、Ｓ３を分離し、アドレスの変更が、ａサイクルに対応したサイクルに要求されたとき、ステージＳ１、Ｓ２を、スルーする。
【０１４７】
以上、この発明の一実施の形態に係るＳＤＲＡＭは、様々なシステムに、適切に対応できる。
【０１４８】
また、この発明の一実施の形態に係るＳＤＲＡＭが行なう、データ転送は、コンピュータ内部におけるデータ転送、あるいはネットワーク・コンピュータにおけるデータ転送に応用されることで、コンピュータ、あるいはネットワーク・コンピュータの分野において、より大量なデータを、より高速に転送するデータ転送システムを構築する。
【０１４９】
【発明の効果】
以上説明したように、この発明によれば、アドレスを制限周期以外の周期に取り込むことができ、かつ、データを出力レジスタから間断なくシリアル出力できる同期型半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施の形態に係るＳＤＲＡＭの概略図。
【図２】図２は（ａ）図はデータの進行状態を示した図、（ｂ）図はデータの進行状態をパイプライン方式、レジスタ方式、実施の形態に係る方式を比較して示した図。
【図３】図３は図１に示すＳＤＲＡＭの回路図。
【図４】図４はデコーダの回路図。
【図５】図５は出力レジスタの概略図で、（ａ）図は出力レジスタの一状態を示す図、（ｂ）図は出力レジスタの他の状態を示す図。
【図６】図６は出力レジスタの回路図。
【図７】図７はデータ転送制御系回路のブロック図。
【図８】図８はデータ転送制御系回路のより詳細なブロック図。
【図９】図９は基本制御信号発生回路の回路図。
【図１０】図１０はラッチ回路の回路図。
【図１１】図１１はアドレス再設定検出回路の回路図。
【図１２】図１２は転送信号発生回路の回路図。
【図１３】図１３は偶数サイクル・奇数サイクル判定回路の回路図。
【図１４】図１４は偶数サイクル・奇数サイクル判定回路の他の回路図。
【図１５】図１５はパイプライン制御信号発生回路の回路図。
【図１６】図１６はプリチャージ制御信号発生回路の回路図。
【図１７】図１７はアドレスバスと、ローカルデータバスおよび下位ビットとの関係を示す図。
【図１８】図１８はカラム選択信号とローカルデータバスとの関係を示す図。
【図１９】図１９はこの発明の一実施の形態に係るＳＤＲＡＭの動作波形図。
【図２０】図２０はこの発明の一実施の形態に係るＳＤＲＡＭの動作波形図。
【図２１】図２１は区分変更信号切替回路の回路図。
【図２２】図２２は区分信号発生回路の回路図。
【図２３】図２３はレジスタ選択信号発生回路の回路図。
【図２４】図２４は信号ＳＷおよび信号ＣＣのレベルと、出力レジスタＲ１〜Ｒ４との対応関係を示す図。
【図２５】図２５は出力レジスタの周辺の回路の動作波形図。
【図２６】図２６は出力レジスタの周辺の回路の動作波形図。
【図２７】図２７は図１に示したＳＤＲＡＭのより具体的なブロック図。
【図２８】図２８は一実施の形態に係るＳＤＲＡＭに含まれるデータ転送システムが応用されているデータ処理システムのブロック図。
【図２９】図２９は一実施の形態に係るＳＤＲＡＭに含まれるデータ転送システムが応用されているネットワークコンピュータシステムのブロック図。
【図３０】図３０は図２７に示すＳＤＲＡＭのデータ転送の一状態を示す図。
【図３１】図３１は図２７に示すＳＤＲＡＭのデータ転送の他の状態を示す図。
【図３２】図３２はパイプライン方式のＳＤＲＡＭの概略図。
【図３３】図３３はデータの進行状態を示した図。
【図３４】図３４はレジスタ方式のＳＤＲＡＭの概略図。
【図３５】図３５はデータの進行状態を示した図。
【図３６】図３６はパイプライン方式のＳＤＲＡＭのデータ転送と、レジスタ方式のＳＤＲＡＭのデータ転送との比較図。
【符号の説明】
１０１…メモリセルアレイとセンスアンプ、
１０３…カラムアドレスバッファ、
１０５…アドレスデコーダ、
１０７…ラッチ型ゲート、
１０９…出力レジスタ、
１１１…導通型ゲート、
１１３…選択ゲートおよびデータバスセンス回路、
１１５…スクランブラ、
２０１…基本制御信号発生回路、
３０１…データ転送制御回路、
３１１…偶数サイクル・奇数サイクル判定回路、
３２１…アドレス再設定検知回路、
３３１…パイプライン制御信号発生回路、
３４１…転送信号発生回路、
４０１…出力レジスタ制御回路、
４１１…区分変更信号切替回路、
４２１…区分信号発生回路、
４３１…レジスタ選択信号発生回路、
５０１…プリチャージ制御信号発生回路。
【発明の属する技術分野】
この発明は、データ転送システムに関する。
【０００２】
【従来の技術】
システムは、より大量にデータを処理するように進化しており、処理速度の高速化は、常に要求されている。
【０００３】
このような状況のもと、処理をコントロールするＭＰＵにおいては、その処理の高速化が、かなりのペースで進んできている。これに反して、メモリ装置においては、大記憶容量化がかなりのペースで進んでいるものの、処理の高速化は、ＭＰＵに比べて、かなりゆっくりとしたペースである。そのため、ＭＰＵと、メモリ装置との間のデータの処理速度の差は、拡がる一方である。
【０００４】
このような速度差を解消すべく、従来のメモリ装置の制御方式とは異なる方式によって装置の動作を制御し、データ転送レートを向上させたメモリ装置が登場した。これがシンクロナスメモリ装置である。このシンクロナスメモリ装置の代表例は、システムクロックに同期して制御されるダイナミック型のＲＡＭである。以下、この明細書では、この種のダイナミック型ＲＡＭを、シンクロナスＤＲＡＭと呼び、ＳＤＲＡＭと略記する。ＳＤＲＡＭの基本動作は、既に特開平５−２８７３号により、公開されている。さらに具体的な製品としての発表も、信学技報SDM93-142, ICD93-136(1993-11) により、為されている。
【０００５】
この明細書では、ＳＤＲＡＭの仕様の説明は省略するが、ＳＤＲＡＭでは、シリアルアクセスされるバーストデータを、いかに高速サイクルで読み出すかが重要とされ、その仕様およびこれを実現するアーキテクチャは、パイプライン方式と、レジスタ方式の二つに大別される。以下、これら二つの方式の概要を説明する。
【０００６】
［パイプライン方式］
図３２は、パイプライン方式のＳＤＲＡＭの概略図である。
【０００７】
図３２に示されるメモリセルアレイとセンスアンプ６０１は広く知られたものであり、選択されたワード線に属する一連のセルからの微小電荷信号（データ）をビット線に読み出し、これをセンス増幅する。このセンスアンプに保持されたデータを、高速に読み出すためにパイプライン動作が用いられる。アドレスの取り込みから、データの出力までのパイプラインステージの数は、せいぜい３段である。図３２には、この３段のパイプラインステージＳ１、Ｓ２、Ｓ３を持つＳＤＲＡＭが示されている。
【０００８】
図３２に示すように、信号Ｐ１、Ｐ２は、外部からの制御クロックＣＬＫのアップエッジでデータを取り込み、保持し、そして出力するラッチ型のゲート６０３、６０５を制御するための、毎サイクル駆動される制御信号である。信号Ｐ３は、導通型のゲート６０７を制御するための制御信号である。ラッチ型のゲート６０３、６０５はそれぞれ、制御信号Ｐ１、Ｐ２のアップエッジで入力データをラッチし、かつ保持し、そして、出力し続ける。
【０００９】
また、３段のステージＳ１、Ｓ２、Ｓ３はそれぞれ、次の機能を有する。
【００１０】
（第１ステージＳ１）
外部から与えられるバーストアクセスの先頭アドレス、またはこのアドレスに関係して装置内部で発生された内部アドレス（これらのアドレスはＡｉと図示されている）を、制御信号Ｐ１にしたがって、取り込み、取り込まれたアドレスを、アドレスデコーダ６０９でデコードして、アクセスカラムを選択する信号を作る。簡単には、入力アドレスからアドレスデコーダの出力を確定するステージである。
【００１１】
（第２ステージＳ２）
アクセスカラムを選択する信号をラッチし、カラムを選択し、そして、センスアンプに保持されたデータをローカルデータバス（以下、ＬＤＢと略記する）に送り出す。ＬＤＢは、全てのカラムに、カラムを選択する信号によって制御されるゲートを介して接続されていて、選択されたカラムのデータのみを転送する。簡単には、確定されたアドレスデコーダの出力に応じて抽出されたデータをＬＤＢに転送するステージである。
【００１２】
（第３ステージＳ３）
ＬＤＢに転送されたデータを導通して、データバスセンスアンプ６１１でセンスした後、グローバルデータバス（以下、ＧＤＢと略記する）を経て、データを出力バッファ６１３から出力（この出力はＱと図示されている）する。簡単には、ＬＤＢに転送されたデータを、装置の外部に出力するステージである。
【００１３】
図３３は、パイプライン方式のＳＤＲＡＭにおける、各ステージ内のデータの進行状態を示した図である。
【００１４】
図３３に示すように、バーストデータのアクセスが、矢印６１５に指されるサイクルから始まったとすると、各ステージＳ１、Ｓ２、Ｓ３は、毎サイクルで順次データを転送するので、全てのステージＳ１、Ｓ２、Ｓ３は、毎サイクルで活性化されている。また、アドレスＡｉは、毎サイクル任意であって良いのでランダムなデータ出力も可能である。ただしレイテンシ、即ちアドレスの取り込みのサイクルから、そのアドレスにより指定されたデータの出力のサイクルまでのサイクル数は、最低３サイクル必要である（これを、レイテンシ“３”のＳＤＲＡＭという）。
【００１５】
［レジスタ方式］
図３４は、レジスタ方式のＳＤＲＡＭの概略図である。
【００１６】
図３４には、２ビットを同時に読み出す、レジスタ方式ＳＤＲＡＭが示されている。図３４に示すように、メモリセルアレイとセンスアンプ６０１は、パイプライン方式のものと同じである。レジスタ方式のＳＤＲＡＭでは、パイプライン方式のＳＤＲＡＭと違って、明確に区分されたステージを設ける必要はない。しかし、あえてステージを仮想的に設けることにする。この発明の理解を助けるためである。レジスタ方式のＳＤＲＡＭは、その動作上、大きく２つのステージＳ１、Ｓ２に分けることができる。これら２つのステージＳ１、Ｓ２はそれぞれ、次の機能を有する。
【００１７】
（第１ステージＳ１）
バーストアクセスデータの先頭番地や、それに続くシリアルアクセスのアドレス（これらのアドレスはＡｉと図示されている）を、制御信号Ｐ１にしたがって、取り込み、取り込まれたアドレスを、アドレスデコーダ７０９でデコードして、いくつかのカラムを選択して、複数カラムから同時にＬＤＢにデータを転送する。簡単には、入力アドレスからアドレスデコーダの出力を確定し、確定されたアドレスデコーダの出力に応じて抽出されたデータを、ＬＤＢに転送するステージである。
【００１８】
（第２ステージＳ２）
ＬＤＢに出ているデータから２ビットを選び、これらをセンスしてＧＤＢにデータを送り出し、かつ出力レジスタ７１３に格納する。格納されたデータは、出力レジスタ７１３から２サイクルで１ビットづつ出力（この出力はＱと図示されている）される。簡単には、ＬＤＢに転送されたデータを、装置の外部に出力するためのステージである。
【００１９】
図３５は、レジスタ方式のＳＤＲＡＭにおける、各ステージ内のデータの進行状態を示した図である。
【００２０】
図３５に示すように、バーストの開始から、２サイクルかけてデータがＬＤＢに出てくる。レジスタ方式がパイプライン方式と異なるところは、一連の動作が、データ転送の能力によって決められていて、外部からのクロックによって強制的な制御、即ち１サイクルでデータをここまで転送することが規定されていないことである。転送されたデータは、３サイクルめと、４サイクルめに出力され、この間に、次の２サイクル分のデータが同様にＬＤＢに出てくる。パイプライン方式に比べれば、各ステージは、２サイクルに一度の動作をすることになる。内部で発生されるアドレスは２サイクルおきであり、アドレスの更新可能なサイクルも２サイクルごとになる（これを制限サイクルという）。
【００２１】
【発明が解決しようとする課題】
以上のように、パイプライン方式のＳＤＲＡＭ、レジスタ方式のＳＤＲＡＭにはそれぞれ、固有の特徴がある。
【００２２】
例えばパイプライン方式のＳＤＲＡＭは、データを転送するシステムを構成するのに必要な回路が少なく、比較的容易に構成でき、また、アクセスアドレスの変更などに柔軟性がある。この反面、データ転送が、サイクルによって強制的に区切られるために、装置の能力を、最高の効率で出しきることができない。その上、各ステージが毎サイクル動作するために、消費電力が多くなっている。
【００２３】
また、レジスタ方式のＳＤＲＡＭは、データ転送がサイクルによって強制的に区切られることがなく、データ転送に複数のサイクルを利用できるので、内部の動作に最適なように、データの転送を行なうことができる。このため、装置の能力を、最高の効率で発揮させることが可能であり、動作の、さらなる高速化に適している。さらに、各ステージは、何回かのサイクルで一度動作するために、消費電力も少ない。しかし、アクセスアドレスの変更は、スピードを犠牲にして、サイクルタイムを倍にするなどしない限り、複数の何サイクルおきに制限される。また、パイプライン方式に比べて、レジスタなど、データを転送するシステムを構成するために、いくつかの回路を付加する必要があり、構成が難しい。
【００２４】
図３６は、パイプライン方式のＳＤＲＡＭのデータ転送と、レジスタ方式のＳＤＲＡＭのデータ転送との比較図である。
【００２５】
図３６に示されるＰ１、Ｐ２、Ｐ３はそれぞれ、パイプラインの各ステージの始まりのサイクルを示している。
【００２６】
図３６に示すように、まず、サイクルＰ１で、アドレスが取り込まれ、アドレスデコーダの出力が確定する。ここまでは、パイプライン方式、レジスタ方式とも同じである。パイプライン方式では、サイクルＰ２から始まる、図３２に示した第２ステージＳ２が存在するが、レジスタ方式では存在しない。このため、パイプライン方式と、レジスタ方式とでは、メモリセルのデータをＬＤＢに転送するためのカラム選択線ＣＳＬの選択の確定タイミングが、異なっている。詳しくは、パイプライン方式の確定タイミングは、クロックに同期して、サイクルＰ２からとなるのに対し、レジスタ方式の確定タイミングは、サイクルＰ２に律速されることなく、サイクルＰ１内の、ほぼデコーダの出力が確定した直後となる。なお、カラム選択線ＣＳＬの選択が確定すると、カラムゲートが導通し、データがＬＤＢに出てくることは、パイプライン方式、レジスタ方式とも同じである。最後に、サイクルＰ３で、データバスセンスが行われ、データが出力される。これも、パイプライン方式、レジスタ方式とも同じである。
【００２７】
図３６により比較されたパイプライン方式、レジスタ方式はそれぞれ、アクセスが始まってから、３サイクルめでデータが出力される、いわゆるレイテンシ“３”のＳＤＲＡＭである。レイテンシ“３”のＳＤＲＡＭで、パイプライン方式とレジスタ方式とを比較してみると、図３６に示される時間Ｔだけ、レジスタ方式のほうに、マージンがあることになる。これは、パイプライン方式では、サイクルタイム内での動作的余裕のないステージのマージンで、全ての動作のマージンが決まるのに対して、レジスタ方式では、そのようなことがないからである。
【００２８】
この発明は、アドレスを制限周期以外の周期に取り込むことができ、かつ、データを出力レジスタから間断なくシリアル出力できる同期型半導体記憶装置を提供する。
【００３１】
【課題を解決するための手段】
この発明の一態様に係る同期型半導体記憶装置は、２つのアドレスの取り込みから、当該２つのアドレスに対応する２つのデータの出力までを３段階に分けた第１から第３までのステージと、連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを一つのステージとし、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを区切る分離手段と、前記２つのアドレスに対応する前記２つのデータが転送されるデータ線と、連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、一つのステージとされる前記第１及び前記第２のステージと、前記第３のステージとによる２段階のパイプライン動作を実行させ、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１から前記第３までのステージによる３段階のパイプライン動作を実行させる制御手段と、４つのレジスタを含み、これらレジスタに格納されたデータをシリアルに出力する出力レジスタと、シリアルアクセスのアドレッシングに合うように設定され、前記データ線に転送された前記２つのアドレスに対する前記２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に転送するスクランブラと、前記２つのアドレスに対応する前記２つのデータを、前記データ線に転送する転送ゲートと、を具備し、前記制御手段は、前記分離手段、前記転送ゲート、及び前記スクランブラを、内部クロックに同期して制御し、
連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更せずに、前記２つのアドレスに対応する前記２つのデータを、前記出力レジスタに含まれる前記４つのレジスタの半分に対して交互に格納し、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記先の２つのアドレスに対応する２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納した後に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更して、前記次の２つのアドレスに対応する２つのデータを一つずらして前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納する。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態を説明する。この説明において、全図に渡り、同一の部分については、同一の参照符号を付し、重複する説明は避けることにする。
【００３５】
図１は、この発明の一実施の形態に係るＳＤＲＡＭの概略図である。
【００３６】
図１に示すように、この発明の一実施の形態に係るＳＤＲＡＭは、メモリセルアレイとセンスアンプ（カラムゲートを含む）１０１、外部から供給される制御クロックＣＬＫの立ち上がりエッジで、外部からのアドレスＡｉを取り込み、アドレスＡｉをラッチ、そして出力するラッチ型ゲート（カラムアドレスバッファ）１０３、ラッチ型ゲート１０３から出力されたアドレスＡｉをデコードし、メモリセルアレイのカラムを選択する信号を出力するアドレスデコーダ（カラムデコーダ）１０５、アドレスデコーダ１０５の出力端に接続され、制御信号Ｐ２に応答して、アドレスデコーダ１０５の出力をラッチ、そして出力するラッチ型ゲート１０７、メモリセルアレイのビット線に接続されているローカルデータバス（ＤＱ線）ＬＤＢ、ローカルデータバスＬＤＢに設けられた導通型ゲート１１１、ローカルデータバスＬＤＢとグローバルデータバス（ＲＷＤ線）ＧＤＢとの間に設けられ、ローカルデータバスＬＤＢに読み出されたデータをセンス増幅してグローバルデータバスＧＤＢに伝えるデータバスセンス回路（ＤＱバッファ）１１３、グローバルデータバスＧＤＢに接続され、グローバルデータバスＧＤＢに現れたデータを格納し、そして出力する出力レジスタ１０９をそれぞれ、基本的なブロックとして含んでいる。
【００３７】
図１に示すＳＤＲＡＭは、図３２および図３３に示されたＳＤＲＡＭとほぼ同様のブロックを有し、ＳＤＲＡＭ全体のシステムとしては、レジスタ方式に準じているが、データ転送ステージ（パイプラインステージ）を動かすタイミングが、従来のＳＤＲＡＭと異なっている。
【００３８】
特に、図１に示すＳＤＲＡＭは、第１パイプラインステージＳ１と第２パイプラインステージＳ２とが特別な場合にのみ区切られる。特別な場合以外には、第１パイプラインステージＳ１と第２パイプラインステージＳ２とが、互いにスルーされ、１つのパイプラインステージとされる。ラッチ型ゲート１０７は、特別な場合にのみ、第１パイプラインステージＳ１と第２パイプラインステージＳ２とを区切るように動作し、特別な場合以外には、第１パイプラインステージＳ１と第２パイプラインステージＳ２とをスルーするように動作する。ラッチ型ゲート１０７は、制御信号Ｐ２によって制御される。
【００３９】
次に、図１に示すＳＤＲＡＭの動作を説明する。
【００４０】
図２（ａ）は、図１に示すＳＤＲＡＭの動作を示す図で、特にパイプラインステージ内の、データの転送状態を示す。
【００４１】
図２（ａ）に示すように、矢印１５により指示されるクロックのアップエッジを始点とするサイクルから、バーストアクセスが始まるとし、矢印１７により指示されるクロックのアップエッジを始点とするサイクルから、新たなアドレスが設定される、とする。なお、矢印１７を始点とするサイクルは、図３４に示したレジスタ方式では、新たなアドレスの設定が禁止されていたサイクルである。
【００４２】
図１に示すＳＤＲＡＭは、従来、新たなアドレスの設定が禁止されていたサイクル（以下、禁止サイクルという）に、新たなアドレスの設定があると、制御信号Ｐ２が出力され、ラッチ型ゲート１０７が活性化し、第１パイプラインステージＳ１と第２パイプラインステージＳ２とを区切る。これにより、装置の中のパイプラインステージは、ステージＳ１、Ｓ２、Ｓ３の３つになる。これら３つのステージＳ１、Ｓ２、Ｓ３は、互いに独立して動作する。３つのステージＳ１、Ｓ２、Ｓ３を、互いに独立して動作させることで、新たなアドレスが設定される以前のデータは、新たなアドレスによるデータによって、破壊されることがない。しかも、新たなアドレスが設定される以前のデータを引き続き、装置の中を転送させていくことができる。そして、新たなアドレスによるデータは、新たなアドレスの設定以前のデータを出力した後、出力レジスタ１０９から、絶えまなく出力される。
【００４３】
このようなデータ出力のスピードは、パイプライン方式のＳＤＲＡＭと同じである。図２（ａ）中の実線によって区切られている２サイクルは、図１に示すＳＤＲＡＭの当初の動作タイミングを示しており、新たなアドレスの設定がなされた後の動作タイミングは、当初の動作タイミングから１サイクルずれて、点線によって区切られている２サイクルの動作となる。
【００４４】
図３は、図１に示すＳＤＲＡＭの回路図である。
【００４５】
図３に示すように、ラッチ型ゲート１０３は、制御信号Ｐ１に応答して、アドレスＡｉを取り込み、ラッチする。取り込まれたアドレスは、アドレスデコーダ１０５によってデコードされ、隣り合う二つのカラム選択線ＣＳＬが選択される。アドレスデコーダ１０５から出力されるカラム選択信号は、アドレスを取り込んだサイクルの、次のサイクルで、ラッチ型ゲート１０７から出力できるようになっている。ただし、ラッチ型ゲート１０７が活性化するのは、上述の通り、特定のサイクル、即ち、禁止サイクルで、新たなアドレスの設定があったときのみである。禁止サイクル以外のサイクルでは、カラム選択信号は、ラッチ型ゲート１０７をスルーする。隣接した二つのカラム選択線ＣＳＬの電位が立ち上がると、既にメモリセルから読み出され、センスアンプに保持されていたデータが、４対のローカルデータバスＬＤＢに出てくる。図３に示すＳＤＲＡＭでは、データをローカルデータバスＬＤＢに出すまでに、アドレスが設定されたサイクルから数えて、２つのサイクルが利用される。
【００４６】
データがローカルデータバスＬＤＢに出された後、４対のローカルデータバスＬＤＢの中から２対を選択する。さらに選択された２対のローカルデータバスＬＤＢのデータをそれぞれ増幅し、２対のグローバルデータバスＧＤＢへと転送する。この動作には、選択機能付きのデータバスセンス回路１１３が使用される。グローバルデータバスＧＤＢに転送されたデータは、さらに出力レジスタ１０９に転送される。このとき、データは、シリアルアクセスのアドレッシングに合うように設定されるスクランブラ１１５を経て出力レジスタ１０９へ転送され、出力レジスタ１０９が含む２つのレジスタＲ１、Ｒ２（もしくはレジスタＲ３、Ｒ４）に、２ビットずつ格納される。レジスタＲ１、Ｒ２（もしくはレジスタＲ３、Ｒ４）に格納されたデータは、１ビットづつ出力されていく。このようにデータがローカルデータバスＬＤＢに出されてから出力レジスタ１０９から出力されるまでには、アドレスが設定されたサイクルから数えて、３つめと４つめの２つのサイクルが利用される。
【００４７】
図３に示すＳＤＲＡＭでは、このような動作を、図２（ａ）に示したように、２サイクルごとに、周期的に繰り返す。この２サイクルごとの周期から外れるサイクル（つまり、禁止サイクル）に、新たなアドレスの設定があった場合には、制御信号Ｐ２により、ラッチ型ゲート１０７を活性化し、ローカルデータバスＬＤＢに、新たなアドレスが設定される以前のデータを出しつつ、新たに設定されたアドレスのデコードを行なう。
【００４８】
このようにＳＤＲＡＭを動作させることで、上述した通り、新たなアドレスが設定される以前のデータが、新たなアドレスによるデータによって破壊されなくなる。つまり、従来、新しいアドレスの設定が禁止されていたサイクルでも、新たなアドレスを設定できるようになる。このため、アドレスを入力するタイミングに、制限が少なくなる。
【００４９】
図２（ｂ）は、一実施の形態に係るＳＤＲＡＭのデータの流れ、パイプライン方式ＳＤＲＡＭのデータの流れ、およびレジスタ方式ＳＤＲＡＭのデータの流れをそれぞれ比較して示した図である。
【００５０】
図２（ｂ）に示すように、一実施の形態に係るＳＤＲＡＭでは、従来のパイプライン方式ＳＤＲＡＭおよび従来のレジスタ方式ＳＤＲＡＭで、新しいアドレスの設定が禁止されていたサイクルでも、新しいアドレスの設定が可能である。
【００５１】
なお、図２（ｂ）では、バースト長を４とした例が示されている。
【００５２】
また、一実施の形態に係るＳＤＲＡＭは、アドレスの設定からデータの出力までの動作が、従来のレジスタ方式ＳＤＲＡＭに準じており、従来のパイプライン方式ＳＤＲＡＭよりも、消費電力は少なくなる。
【００５３】
また、一実施の形態に係るＳＤＲＡＭでは、グローバルデータバスＧＤＢに現れるデータは、サイクルごとに変わる。そして、出力レジスタ１０９からはデータが一定の順番で、出力レジスタ１０９に含まれているレジスタＲ１〜Ｒ４から１つずつ出力されていく。これによって高速なシリアルアクセスを実現できる。しかし、レジスタＲ１〜Ｒ４から１つずつ、データを一定の順番で出力する方式では、上記２サイクルごとの周期から外れるサイクルに、新たなアドレスの設定があったとき、データを、出力レジスタ１０９に格納していく周期が、上記２サイクルごとの周期からずれることがある。この様子を、図２（ｂ）に示す。データを格納する周期がずれることに対処する方法については、後述することにする。
【００５４】
次に、隣接した２つのカラム選択線ＣＳＬの電位を立ち上げる方法について説明する。
【００５５】
図４は、アドレスデコーダ１０５と、その近傍の回路とを示した回路図である。
【００５６】
図４に示すように、アドレスバスＡＢ１、ＡＢ２があり、これらのアドレスバスＡＢ１、ＡＢ２はそれぞれ、アドレスの最下位ビットＡ０が“０”と“１”とに対応している。他のアドレスバスに送られるアドレスビットは、これより上位のビットである。アドレス発生回路１１７は、ラッチ型ゲート１０３でラッチされたアドレスに、プラス“１”したアドレスを作る。アドレス発生回路１１７は、このプラス“１”されたアドレスと、ラッチ型ゲート１０３にラッチされていたアドレスとを、アドレスバスＡＢ１とアドレスバスＡＢ２とに送り出す。このようにして、隣接した２つのカラム選択線ＣＳＬの電位を立ち上げることができる。
【００５７】
アドレスデコーダ１０５は、図中同じ番号が付されているものは、同一のデコードを行い、アドレスが大きくなるように順に並べられている。アドレスデコーダ１０５の出力に接続されたカラム選択線ＣＳＬには、上述の制御信号Ｐ２が入力されるラッチ型ゲート１０７が接続されており、必要に応じてラッチ動作を行なう。
【００５８】
なお、図３および図４では、隣り合うＣＳＬが選択されるとしたが、これらは、物理的に隣り合っている必要は無く、アドレッシングの空間で隣り合っていれば良い。
【００５９】
さて、上記２サイクルごとの周期からずれたサイクルで、新たなアドレスの設定が行われたときには、ラッチ型ゲート１０７が活性化され、毎サイクルごとのパイプライン動作が一時的に行われる。このときに、出力レジスタ１０９へのデータの格納周期が、今までの２サイクルの周期からずれ、乱れてしまう。このようなデータの格納周期の乱れに対処する策が必要である。
【００６０】
図５は、出力レジスタ１０９へのデータの格納周期の乱れに対処できるようにした出力レジスタの概略図で、（ａ）図は一状態を示す図、（ｂ）図は他の状態を示す図である。
【００６１】
図５に示すように、出力データとして出力される信号は、出力レジスタＲ１〜Ｒ４をそれぞれ一定の順番で走査することによって得られる。走査の順番は、新しいアドレスの設定があっても、崩されたり、あるいは飛ばされたりしない。このように走査の順番を崩したり、あるいは飛ばしたりしないことによって、データ出力サイクル間に、アドレッシング変更時間など、余分な時間を取る必要がなくなり、常に高速なサイクルでデータを出力することが可能となる。
【００６２】
まず、図５（ａ）に示すように、出力レジスタＲ１と出力レジスタＲ２（図中のＲＥＧＡ１）、並びにレジスタＲ３とレジスタＲ４（図中のＲＥＧＢ３）にそれぞれ２ビットずつのデータが格納されていたとする。
【００６３】
最初の２サイクルで、ＲＥＧＡゲート側に２ビットのデータが格納され、その次の２サイクルでＲＥＧＢゲート側に、次の２ビットが格納される。この２サイクルごとの格納周期の途中で、この格納周期から外れて、新たなアドレスの設定があったとする。このときには、格納周期から外れたサイクルに、新たに設定されたアドレスに対応するデータが、グローバルデータバスＧＤＢに現れることになり、例えば出力レジスタＲ１からデータが出力された後、出力レジスタＲ２から出力されるデータは、新たに設定されたアドレスに対応するデータとなる。すると、図５（ｂ）に示すように、データの格納の区切りが替わる。
【００６４】
新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れてから、最初の２サイクルは、出力レジスタＲ２と出力レジスタＲ３（図中のＲＥＧＡ２）へデータが格納され、次の２サイクルでは、出力レジスタＲ４と出力レジスタＲ１（図中のＲＥＧＢ４）にデータが格納される。
【００６５】
また、２サイクルごとの格納周期に整合して、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたときには、ＲＥＧＡ側ゲートおよびＲＥＧＢ側ゲートの区切りは、変更されない。２サイクルごとの格納周期から外れて、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたときのみ、図５（ａ）から図５（ｂ）へ、あるいは図５（ｂ）から図５（ａ）へと、ＲＥＧＡ側ゲートおよびＲＥＧＢ側ゲートの区切りが変更される。
【００６６】
このように、２サイクルごとの格納周期から外れて、新たに設定されたアドレスに対応するデータがグローバルデータバスＧＤＢに現れたとき、レジスタＲ１〜Ｒ４の走査の順番を崩したり、あるいは飛ばしたりせず、レジスタＲ１〜Ｒ４の区切り方を変更することで、常にデータをレジスタＲ１〜Ｒ４から順番に出力すれば、新たなアドレスの設定とは無関係に、シリアルアクセスを行なうことができ、常に高速なサイクルでデータを出力できる。
【００６７】
図６は、図５に示す出力レジスタ１０９の回路図である。
【００６８】
図６に示すように、データは端子Ｑから出力される。信号ＨｉＺが立つと、出力トランジスタ１１９がオフするため、端子Ｑは、ハイインピーダンスになる。出力レジスタＲ１〜Ｒ４の内部に格納されているデータは、ゲート信号ＧＲ１〜ＧＲ４が順番に、かつ巡回的に立ち上がってクロックトインバータを導通させることによって、端子Ｑに出力される。
【００６９】
図６中、図５に示したゲートＲＥＧＡおよびＲＥＧＢを構成するのは、転送ゲートＲＥＧ１１〜ＲＥＧ４２である。転送ゲートＲＥＧ１１〜ＲＥＧ４２の一つの例は、図６に示すように、クロックトインバータである。グローバルデータバスＧＤＢ１およびＧＤＢ２にはそれぞれ、４対のローカルデータバスＬＤＢに現れたデータのうち、選ばれたデータが転送されてくる。
【００７０】
次に、この発明に係るＳＤＲＡＭの、全体的なデータ転送制御について説明する。
【００７１】
図７は、この発明の実施形態に係るＳＤＲＡＭが有するデータ転送制御系回路の、ブロック図である。
【００７２】
図７に示すように、データ転送制御系回路は、外部クロックに基いて作られた内部クロック（以下、バーストクロックという）ＢＣＫに同期して動作し、データ転送がバーストクロックＢＣＫに同期して行われるように、データの転送を制御する。バーストクロックＢＣＫは、バーストが始まると発生する。また、データ転送制御系回路には、新たなバーストが開始されたことを知らせる信号ＮＢＳＲＴ（以下、新バースト開始信号という）が入力され、データ転送制御系回路は、主にバーストクロックＢＣＫと新バースト開始信号ＮＢＳＲＴとの２種類の信号に基いて、データ転送を制御するための信号群を発生させていく。
【００７３】
データ転送制御系回路は、基本的なブロックとして、バーストクロックＢＣＫに同期して、主に最初のバースト開始からのサイクルの数に対応した基本制御信号群 /ＳＦ（先頭の /は反転信号、あるいは負論理の信号を示す“−（バー）”である。図中には符号の上部に“−（バー）”を付している）を発生させる、基本制御信号発生回路２０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、基本制御信号群 /ＳＦ群に応答して、パイプラインステージを分割させる分割指示信号Ｐ２ＯＮ、最初のバースト開始のサイクルより数えて、偶数のサイクルか奇数のサイクルかを知らせる信号φ２Ｎ、および新たなバーストが奇数のサイクルで始まったか、あるいは偶数のサイクルで始まったかを知らせる制御信号群Ｓ、ＳＴ２、ＳＷ、ＣＣなどを発生させる、データ転送制御回路３０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、信号ＳＴ２、ＳＷ、ＣＣ、基本制御信号群 /ＳＦ、およびアドレスの最下位ビットＡ０それぞれに基いて、出力レジスタ１０９を選択して制御する選択制御信号群ＲＥＧを発生させる、出力レジスタ制御回路４０１と、バーストクロックＢＣＫに同期し、かつ新バースト開始信号ＮＢＳＲＴ、信号ＳＴ２、φ２Ｎ、およびアドレスのビットＡ１の初期値Ａ１ｉｎｔそれぞれに基いて、ＬＤＢのプリチャージを制御するＬＤＢプリチャージ制御信号群ＬＤＢＰＲＣＨを発生させるプリチャージ制御信号発生回路５０１とを含む。
【００７４】
図８は、図７に示すブロック図の、さらに詳細なブロック図である。
【００７５】
図８に示すように、データ転送制御回路３０１は、反転バーストクロック /ＢＣＫに同期して、基本制御信号群 /ＳＦ１〜 /ＳＦ４に応答し、最初のバースト開始のサイクルより数えて、偶数のサイクルを知らせる信号φ２Ｎと、奇数のサイクルを知らせる信号φ２Ｎ＋１とを出力する、偶数・奇数判定回路３１１と、反転バーストクロック /ＢＣＫに同期して、基本制御信号 /ＳＦ２、基本制御信号 /ＳＦ４および新バースト開始信号ＮＢＳＲＴに応答し、奇数サイクルでアドレスの再設定があったことを知らせる信号Ｓ２および信号Ｓ４を出力する、奇数サイクルアドレス再設定検知回路３２１と、バーストクロックＢＣＫに同期して、信号φ２Ｎ＋１と新バースト開始信号ＮＢＳＲＴに応答し、分割指示信号Ｐ２ＯＮと、制御信号ＳＴ２とを出力する、パイプライン制御信号発生回路３３１と、信号Ｓ２および信号Ｓ４に応答し、制御信号ＳＷ、ＣＣ、 /ＣＣを出力する転送信号発生回路３４１とを含む。
【００７６】
また、出力レジスタ４０１は、バーストクロックＢＣＫに同期して、制御信号ＳＴ２および制御信号ＳＷに応答し、出力レジスタの組分けの変更を指示する区分変更信号ＳＲ１３およびＳＲ２４を出力する、区分変更信号切替回路４１１と、区分変更信号ＳＲ１３、ＳＲ２４、基本制御信号群 /ＳＦ１〜 /ＳＦ４、および制御信号ＣＣ、 /ＣＣに応答して、区分信号群ＲＥＧＡ１〜ＲＥＧＢ４を出力する区分変更信号発生回路４２１と、区分信号群ＲＥＧＡ１〜ＲＥＧＢ４、新バースト開始信号ＮＢＳＲＴおよびアドレスの最下位ビットＡ０に応答して、選択制御信号群ＲＥＧ１１〜ＲＥＧ４２を出力する出力レジスタ選択信号発生回路４３１とを含む。
【００７７】
次に、各回路について詳細に説明する。
【００７８】
図９は、基本制御信号発生回路２０１の一つの回路例に係る回路図である。
【００７９】
図９に示すように、基本制御信号発生回路２０１の一つの回路例は、バーストクロックＢＣＫに同期したラッチ回路２０３が４段、リング状に接続された、循環的なシフトレジスタである。
【００８０】
図１０は、図９に示すラッチ回路２０３の回路図である。
【００８１】
図１０に示すラッチ回路２０３の基本動作は、次の通りである。まず、バーストクロックＢＣＫが立ち上がると、ラッチ回路２０３は、入力ＩＮに入力されたデータをラッチし、出力ＯＵＴから出力する。バーストクロックＢＣＫが立ち下がると、ラッチ回路２０３は、ラッチされたデータを出力ＯＵＴから出力し続けるが、初段のラッチ回路２０３-1は、入力ＩＮに、新たなデータの入力を受け付ける。
【００８２】
図９に示すシフトレジスタは、データ転送が行われるサイクルでのみ発生されるバーストクロックＢＣＫによって駆動される。リセット状態では、第１出力信号 /ＳＦ１が“Ｌ”レベルで、第２出力信号 /ＳＦ２〜第４出力信号 /ＳＦ４が“Ｈ”レベルである。バーストクロックＢＣＫのサイクルのたびに、“Ｌ”レベルの出力状態が、第１出力信号 /ＳＦ１から第４出力信号 /ＳＦ４へとシフトされていく。データのバースト転送動作が始まって、偶数サイクルでは、第２出力信号 /ＳＦ２、または第４出力信号 /ＳＦ４が“Ｌ”レベルである。奇数サイクルで新たなバーストの先頭アドレスが再設定されると、第２出力信号 /ＳＦ２および第４出力信号 /ＳＦ４それぞれに接続されたトランジスタ２０５-2、２０５-4のゲートに入力される信号Ｓ２、または信号Ｓ４が立ち上がり、第２出力信号 /ＳＦ２、または第４出力信号 /ＳＦ４を“Ｌ”レベルとする。そこから、新たなバーストのシフトサイクルが始まる。
【００８３】
なお、この明細書では、バーストの最初のサイクルを、０番サイクルとして、以下１、２のように数え、“０”、“２”、“４”、…を偶数のサイクル、“１”、“３”、…を奇数のサイクルと定義する。
【００８４】
図１１は、奇数サイクルアドレス再設定検出回路３２１の回路図、図１２は、転送信号発生回路３４１の回路図である。
【００８５】
図１１に示す検出回路３２１は、奇数番めに設定された新たなバーストのサイクルが、図９に示すシフトレジスタの、どのサイクルかを調べる。出力信号 /ＳＦ２が“Ｌ”レベルであるサイクルの、次のサイクルから、新たなバーストが開始されるとすると、信号ＮＢＳＲＴが、そのサイクルの始めに立つので、信号Ｓ２がそのサイクルの始めに立つ。出力信号 /ＳＦ４が“Ｌ”レベルであるサイクルの、次のサイクルから新たなバーストが開始されるとすると、信号ＮＢＳＲＴがそのサイクルの始めに立つので、信号Ｓ４がそのサイクルの始めに立つ。信号Ｓ２、Ｓ４は、図９に示すシフトレジスタを、その信号が立ったサイクルで、その信号に併せて設定し、出力信号 /ＳＦ２、または出力信号 /ＳＦ４を“Ｌ”レベルとして、新たなシフトレジスタのサイクルを始める。
【００８６】
図１２に示す回路では、信号Ｓ２、または信号Ｓ４が最初に立つと、ノードＳＷを“Ｈ”レベルに立ち上げる。ノードＳＷの初期状態は、“Ｌ”レベルである。２回目に信号Ｓ２、または信号Ｓ４が立ちあがると、ノードＳＷは“Ｌ”レベルに立ち下がる。以後、ノードＳＷは、信号Ｓ２、または信号Ｓ４が立ち上がるごとに、“Ｈ”、“Ｌ”、“Ｈ”、…と変化する。
【００８７】
また、図１２に示す回路のノードＣＣの初期状態は、“Ｈ”レベルである。ノードＣＣは、ノードＳＷが“Ｈ”レベルから、“Ｌ”レベルに変化するたびに、“Ｌ”、“Ｈ”、…と変化する。ノード /ＣＣは、ノードＣＣの相補ノードであり、ノード /ＣＣからは、ノードＣＣのレベルを反転した信号が取り出される。これらノードＣＣ、ノード /ＣＣから取り出される信号は、図５に示した、出力レジスタのデータ格納区分の変更を制御するために、使われる。その詳細は後述する。
【００８８】
図１３は、偶数サイクル・奇数サイクル判定回路３１１の、一つの回路例に係る回路図である。
【００８９】
図１３に示す一つの回路例３１１´は、図７および図８に示したブロックのように基本制御信号群 /ＳＦではなく、バーストアクセスがシリアルであるため、アドレスの最下位ビットＡ０と、内部カウンタからの出力Ａ０ｉｎｔとを比較することで、偶数サイクル・奇数サイクルを判定する。
【００９０】
図１３に示すように、一つの回路例３１１´では、新たなバーストアクセスの始まりで、そのアドレスの最下位ビットであるＡ０がラッチされ、新たなバーストの始まりを指示する信号ＮＢＳＲＴの立ち下がりで、ノードＮ１にラッチされて、内部カウンタからの出力Ａ０ｉｎｔと比較される。ノードＮ１の初期値と内部カウンタ出力Ａ０ｉｎｔの初期値とは、互いに不一致となるように設定されており、以後、動作開始後は、信号 /ＮＢＳＲＴと内部カウンタ出力Ａ０ｉｎｔとによって変化する。したがって、例えば信号φ２Ｎ＋１は、最初のサイクルのバーストクロック信号ＢＣＫの立ち上がりでは“Ｌ”レベルとなり、次の立ち上がりでは、ノードＮ１と内部カウンタ出力Ａ０ｉｎｔの値が一致するので“Ｈ”レベルなどと変化し、バーストクロック信号ＢＣＫの立ち上がりでは、常にそのサイクルのバースト始めのサイクルからの偶数か奇数かを表す信号が、“Ｈ”レベルになっている。
【００９１】
図１４は、偶数サイクル・奇数サイクル判定回路３１１の、他の回路例に係る回路図である。
【００９２】
図１４に示す他の回路例３１１では、図７および図８に示したブロックのように基本制御信号群 /ＳＦを使って、偶数サイクル・奇数サイクルを判定する。
【００９３】
他の回路例３１１の利点は、図１３に示した回路例３１１´に比べて、バーストアクセスのアドレッシングの最下位ビットの状態を利用しなくて良いことである。信号 /ＳＦ１〜信号 /ＳＦ４はそれぞれ、バーストクロックＢＣＫのサイクルの数のみによって、順番に“Ｌ”レベルとなる。したがって、偶数番サイクルでは、信号 /ＳＦ２および信号 /ＳＦ４が、一方、奇数番サイクルでは、信号 /ＳＦ１および信号 /ＳＦ３が立ち下がる。図１４に示す回路例３１１では、これらの信号をサイクルの後半に、バーストクロックＢＣＫが立ち下がるときにラッチすることで、バーストクロック信号ＢＣＫが立ち上がるとき、そのサイクルの偶数番か、奇数番かを表す信号を作ることができる。
【００９４】
図１５は、パイプライン制御信号発生回路３３１の回路図である。
【００９５】
図１５に示す回路３３１が出力する信号Ｐ２ＯＮは、奇数サイクルで信号ＮＢＳＲＴが立ったことを示す信号である。信号Ｐ２ＯＮは、図１および図３に示したラッチ型ゲート１０７を動かすための制御を開始する合図である。ラッチ型ゲート１０７を動かすことで、パイプラインの第２パイプラインステージＳ２が出現し、２ステージのパイプライン動作から３ステージのパイプライン動作へと、一時的に移行する。また、信号Ｐ２ＯＮは、そのサイクルの先頭でラッチされ、そのサイクルのバーストクロックＢＣＫが立ち下がると、信号ＳＴ２として出力される。信号ＳＴ２は、ＬＤＢのプリチャージ制御に使われる。
【００９６】
図１６は、ＬＤＢのプリチャージ制御信号発生回路５０１の回路図である。
【００９７】
ＬＤＢのプリチャージ動作は、パイプライン方式では毎サイクル行われるが、２ビットプリフェッチ方式では、２サイクルごとで良く、パワーの削減と動作マージンの拡大をもたらす。しかし、この発明に係るＳＤＲＡＭでは、奇数番サイクルで、新しいバーストを始めるために、信号ＮＢＳＲＴが入ると、一時的にパイプライン方式となり、プリチャージの制御の切替を行なう必要がある。
【００９８】
まず、ＬＤＢとアドレスビットの対応を付けて説明を分かり易くする。
【００９９】
図４に示したアドレスバスＡＢ１、ＡＢ２と、図３にＬＤＢ１、２、３、４（図中では丸数字で示されている）と示されたＬＤＢ対およびシリアルアクセスの下位ビットＡ０、Ａ１との関係を、図１７に示す。
【０１００】
今、連続した２ビット分のデータを転送する場合、４ビットのデータを同時に転送して、その中から２ビット分のデータを、選択機能を持つ選択ゲート１１３（図１、図３参照）で選ぶが、その転送される４ビットと２ビットとの関係は、次の通りである。
【０１０１】
４ビットは、バーストアクセスでの連続するデータを構成するが、そこから選択される２ビットは、アクセス順で１および２ビットめを構成するか、２および３ビットめを構成するようになっている。これは、図４に関する説明でも触れたように、ＣＳＬを選択するアドレスは、常にプラス１したものと、ペアで使われることに対応する。このようにすれば、２サイクルごとに４ビットのデータをＬＤＢに出すことによって、任意のアドレスから切れめなく、バーストアクセスを行なうことができるわけであるが、ＬＤＢのプリチャージは、２サイクルごとに全ての４ペアに行なう必要はない。選択機能を持つゲート１１３により、既に選ばれてしまったデータの転送の終了した２ペアづつプリチャージすれば良い。このときのペアは、ＬＤＢ１とＬＤＢ２、またはＬＤＢ３とＬＤＢ４である。これらがペアでカラム選択信号ＣＳＬによって同時に選択されるからである。
【０１０２】
さて、このＬＤＢのプリチャージであるが、図１６に示すように、途中でバーストアクセスの先頭番地が再設定されることがなければ、偶数番サイクルごとにアクセスの内部アドレスＡ１ｉｎｔにしたがって、新たなデータが転送されるＬＤＢ１とＬＤＢ２、またはＬＤＢ３とＬＤＢ４がプリチャージ信号を受ける。バーストアクセスの先頭番地の再設定が、偶数番サイクルに行われると、ちょうどプリチャージサイクルに当たっているため、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４の４ペアの全てで、プリチャージが行われる。これは、全く新たに４ビットがＬＤＢに転送されてくるからである。また、奇数番サイクルに行われると、パイプラインのステージを一時的に増やす。このため、奇数番サイクルで強制的にプリチャージを行ってしまうと、選択されているデータが破壊されてしまう。このため、再設定が行われた、次のサイクルで、ＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４の４ペアの全てでプリチャージを行なうようにする。これを制御しているのが、図１５に示した回路で作られた信号ＳＴ２であり、この信号ＳＴ２が“Ｈ”レベルであるとき、バーストクロックＢＣＫが立ち上がるサイクルでプリチャージが行われる。
【０１０３】
図１９および図２０はそれぞれ、ＳＤＲＡＭの動作波形図である。
【０１０４】
図１９および図２０のいずれの図においても、バーストデータアクセスのデータ長は、“８”としている。また、外部クロックＣＬＫのうち、番号が付されている部分が、バーストクロックＢＣＫに対応している。信号 /ＣＥは、バーストアクセスの新たな始まりのサイクルを指示するコマンド信号であり、このコマンド信号が入ったサイクルの、バーストクロックＢＣＫの立ち上がりで、バーストアクセスの先頭アドレスが取り込まれる。コマンドで設定されるアドレスの、データが出るべきＬＤＢの番号は、信号 /ＣＥの欄に合わせて示されている。カラム選択線ＣＳＬとＬＤＢとの選択関係は、図１８に示す通りである。図１８から、選択関係の一つを取り出して説明すると、カラム選択線ＣＳＬ０が選択されたときに、ＬＤＢ１とＬＤＢ２とが選択され、選択されたＬＤＢ１とＬＤＢ２とにデータが転送される。
【０１０５】
図１９に示す動作波形図は、あるバーストの偶数サイクルで、新たなバーストが開始されたときの動作波形を示しており、具体的には８番のサイクルで、ＬＤＢ４に出たデータが先頭になるような番地設定がなされたものである。
【０１０６】
図１９に示すように、コマンドでのアドレス設定がなされると（ /ＣＥの波形を参照）、内部のアドレスビットＡ１ｉｎｔは、“１”が“０”に変化する。
【０１０７】
最初のバーストでは、ＬＤＢ２のデータが先頭になるので、まず、プリチャージ状態にあったＬＤＢ１、ＬＤＢ２、ＬＤＢ３、ＬＤＢ４のプリチャージをやめて、ＣＳＬ０とＣＳＬ１とが立ち上がり、データを出し、選択ゲート１１３がスルーの“Ｔ”となると、ＬＤＢ２とＬＤＢ３とがＧＤＢに接続されてデータが転送される。転送されたデータは、“Ｔ”状態の出力レジスタＲ１と出力レジスタＲ２とに格納される。
【０１０８】
２番のサイクルからは、ＣＳＬ２が立ち上がり、ＬＤＢ１およびＬＤＢ２にのみ新たなデータが転送されるので、サイクルの頭でプリチャージが行われる。このとき、選択ゲート１１３は、ホールドの“Ｈ”になり、プリチャージされるＬＤＢ２は、ＧＤＢから切り離されるようになる。この間に、出力レジスタＲ１とＲ２とが“Ｈ”状態となり、出力レジスタＲ３とＲ４とが“Ｔ”状態となる。選択ゲート１１３が、次に“Ｔ”状態となると、ＬＤＢ４とＬＤＢ１とが、ＧＤＢに接続され、このデータがＧＤＢに出て出力レジスタに格納される。
【０１０９】
４番のサイクルからは、ＣＳＬ３が立ち上がり、ＬＤＢ３とＬＤＢ４にのみ新たなデータが転送されて同様な動作が続いていく。
【０１１０】
さて、８番のサイクルで新たなバーストの設定がなされると、ＬＤＢ１〜ＬＤＢ４の４ペアの全てに、新しいデータが出てくることになるので、ＬＤＢは全て、８番のサイクルの頭でプリチャージが行われる。ＣＳＬｍ＋０とＣＳＬｍ＋１とが立ち上がって、データがＬＤＢに出て、選択ゲート１１３でＬＤＢ４とＬＤＢ１とがＧＤＢに接続されてデータが転送され、上記説明のようにデータの転送が続く。
【０１１１】
２番めのバーストでは、選択ゲート１１３の選択と、出力レジスタへの格納状態とが、最初のバーストと異なるのみで、他は最初のバーストとほぼ同様である。２番めのバーストの途中では、新たなバーストの設定はないので８サイクルまわると、バーストクロック信号ＢＣＫは止まり、データのアクセスは１５番のサイクルでストップする。
【０１１２】
図２０に示す動作波形図は、あるバーストの奇数サイクルで、新たなバーストが開始されたときの動作波形を示しており、具体的には７番のサイクルで、新たなバーストの設定がなされている。
【０１１３】
この場合、７番のサイクルで新たなバーストの開始の設定がなされるまでは、図１９に示す動作と同じである。７番のサイクルでの新たな設定は、奇数サイクルでの設定であるので、図１６を参照して説明した通り、次の８番のサイクルで、ＬＤＢ１〜ＬＤＢ４の全てがプリチャージされる。また、７番のサイクルでラッチされたアドレスは、第２ステージＳ２のパイプライン動作が一時的に行われるので、次の８番のサイクルでＣＳＬｍ＋０とＣＳＬｍ＋１とを立てることになる。７番のサイクルでは、前のバーストのＬＤＢ４とＬＤＢ１とのデータがそれぞれ、出力レジスタＲ３と出力レジスタＲ４とに格納されるが、出力レジスタＲ３のＬＤＢ４のデータのみが出力されて、出力レジスタＲ４のＬＤＢ１のデータは新たなバーストの先頭アドレスのＬＤＢ３のデータに、８番のサイクルでの選択ゲート１１３の選択切替と、ＬＤＢへの新たなデータの転送によって入れ替わる。８番のサイクルからは、図５を参照して説明した通り、レジスタへのデータ格納の区切りが変更される。９番のサイクル以降は、７番のサイクルを先頭とするバーストアクセスの本来の動作となり、８サイクルのバーストが終わる１４番のサイクルで、バーストクロック信号ＢＣＫは止まり、データのアクセスは１４番のサイクルでストップする。
【０１１４】
次に、８番サイクルでの図５に関連した出力レジスタの区切りを変更するための、出力レジスタ制御回路４０１について説明する。
【０１１５】
図２１は、区分変更信号切替回路４１１の回路図である。
【０１１６】
図２１に示す回路４１１の初期状態では、信号ＳＲ１３が“Ｈ”レベルとなっている。信号ＳＷは、図１２に示す回路から３４１から出力されるもので、最初の奇数番のサイクルめの設定で、“Ｌ”レベルから“Ｈ”レベルになり、以後、“Ｌ”レベルと“Ｈ”レベルとを交互に繰り返す。信号ＳＲ１３と、信号ＳＲ２４とは、信号ＳＷが“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと変化すると、信号ＳＲ１３は、“Ｈ”レベル、“Ｌ”レベル、“Ｈ”レベル、信号ＳＲ２４は、“Ｌ”レベル、“Ｈ”レベル、“Ｌ”レベルと変化する。ただし、状態変化するタイミングは、信号ＳＷのレベルが変化した次のサイクルからある程度のディレイが経ったときである。信号ＳＴ２とバーストクロックＢＣＫの論理積（ＡＮＤ）でラッチされた信号が、遅延回路Ｄを経て信号ＳＲ１３、信号ＳＲ２４として、出力されるためである。このようなタイミングは、データの転送と、出力レジスタの切替の整合をとるために、設定されている。
【０１１７】
図２２は区分信号発生回路４２１の回路図である。
【０１１８】
図２２に示すように、信号 /ＳＦ１および信号 /ＳＦ３は、図９に示すシフトレジスタ２０１の出力であり、信号ＣＣおよび信号 /ＣＣは、図１２に示す回路３４１から出力される信号である。信号ＣＣが、そのレベルを変化させることによって、信号 /ＳＦ１の役割と信号 /ＳＦ３の役割とが、互いに入れ替わる。これは、後に説明するように、出力レジスタの区切りの変更とともに、この区切りごとへのデータの格納の順番もシフトしていく必要があることによる。信号ＳＲ１３と信号ＳＲ２４は、出力レジスタの区切り方に対応する信号である。これらの信号ＳＲ１３と信号ＳＲ２４をそれぞれ、図５に示す出力レジスタの区切り方に対応させると、信号ＳＲ１３は、出力レジスタＲ１および出力レジスタＲ２の組と、出力レジスタＲ３および出力レジスタＲ４の組に対応し、信号ＳＲ２４は、出力レジスタＲ２および出力レジスタＲ３の組と、出力レジスタＲ４および出力レジスタＲ１の組に対応する。ＮＯＲ回路を使って構成されているフリップフロップに、図２２に示す回路の出力信号ＲＥＧＢ４、ＲＥＧＡ２、ＲＥＧＡ１、ＲＥＧＢ３が入力されているのは、出力レジスタの区切りが切り替わるときに、データを格納すべき、区切りのゲートを開くための初期設定のためである。図中、Ｄ，ｄとあるのは、適当な遅延を作るディレイ回路である。
【０１１９】
図２３はレジスタ選択信号発生回路４３１の回路図である。
【０１２０】
図３のＧＤＢ１、ＧＤＢ２は、一方がアドレスの最下位ビットＡ０の“０”、他方が最下位ビットＡ０の“１”に対応する。これが、図６に示すＧＤＢ１、ＧＤＢ２に対応している。バーストの先頭を指定するサイクルでは、そのアドレスの最下位ビットＡ０が、そのとき動作状態にない出力レジスタに関する区分を制御する信号を出力する４つのラッチ部４３３-1、４３３-2、４３３-3、４３３-4のいずれかに保持される。即ち、図５のＲＥＧＡ１部が格納対象であると、信号 /ＲＥＧＡ１は、“Ｌ”レベルであるので、最下位ビットＡ０は、信号 /ＲＥＧＡ１によって開閉される、図２３のラッチ部４３３-1には転送されず、その他のラッチ部４３３-2、４３３-3、４３３-4に転送される。最下位ビットＡ０の値によって、新たなバーストの始めに、データ格納されるレジスタ区分にしたがって、信号 /ＲＥ１０から信号 /ＲＥ４１のいずれか一つが“Ｌ”レベルとなる。さらにこれによって対応する転送ゲート信号の二つが立ち上がる。例えば /ＲＥ３０が“Ｌ”となれば、信号ＲＥＧ３１と、ＲＥＧ４２とがそれぞれ“Ｈ”となり、出力レジスタＲ３に、ＧＤＢ１、Ｒ４にＧＤＢ２のデータが格納される。
【０１２１】
図２４は、奇数番サイクルで、新たなバーストの設定がなされた場合の出力レジスタ区分の変更の様子と、図１２に示す回路３４１が出力する信号ＳＷ、信号ＣＣの変化の関係を示す。紙面一番上がもともとのレジスタの区分であり、このバーストアクセスに対して、奇数番めの最初の設定がなされるとする。最初の設定がされるまでは、各信号は初期状態のままで、信号ＳＷは“Ｌ”レベル、信号ＣＣは“Ｈ”である。
【０１２２】
出力レジスタの区分の仕方は、図２４に示すように二通りあるわけだが、この区分されたブロックをＡ１、Ｂ３、Ａ２、Ｂ４として図２４に示す。区分は、毎回Ａ１、Ｂ３区分とＡ２、Ｂ４区分とに交互に変わっていくが、データの格納の順番は、図２４に示すように、斜線のハッチングが施された区分ブロックは、その間で、斜線のないブロックはその間で格納の順番が移動していく。即ち、Ａ１が格納動作中に新たな設定があれば、次はＡ２が格納を受け、Ａ２が格納動作中に設定があると、次は、Ｂ３が格納動作を行なうなどである。信号ＳＷは、奇数サイクルでの設定があるたびに状態を変化させる。転送順序を、図のように進ませるには、この変化の２サイクルごとに変化する信号が必要で、これが信号ＣＣである。このような信号による制御がないと、紙面一番上の区分と、その次の区分とでのみ交互に行き来するだけで、上記のように先に進ませる制御ができない。即ち、図２２に示す回路において、信号ＣＣが変化すると、信号 /ＳＦ１と、信号 /ＳＦ３との役割が入れ替わることによって、転送ゲートを制御する信号を、図７に示すシフトレジスタに対して位相的に進ませることができる。
【０１２３】
図２５および図２６それぞれ、出力レジスタ周りの制御の様子をまとめた動作波形図である。これらの動作波形は、データの転送状態を表した図２０に対応するものである。
【０１２４】
図２５に示すように、０番サイクルからバーストが始まると、信号 /ＳＦ１が“Ｌ”レベルに初期設定された図７に示すシフトレジスタが動き出す。図１３または図１４に示した回路によって作られた信号φ２Ｎ＋１も、図２５に示すように変化することによって、奇数番サイクルが指示される。信号 /ＳＦ１が立ち上がることによって、信号ＲＥＧＡ１が“Ｈ”レベルに、信号ＲＥＧＢ３が“Ｌ”レベルに確定し、信号 /ＳＦ３が立ち上がることによって、信号ＲＥＧＡ１が“Ｌ”レベルに、信号ＲＥＧＢ３が“Ｈ”レベルに変化する。このように、出力レジスタの区分ブロックごとにデータ格納が行われていき、奇数番サイクル７で、新たなバーストが設定されると、図１５に示す回路からの信号Ｐ２ＯＮおよび信号ＳＴ２、および図１２に示す回路からの信号ＳＷが変化し、８番サイクルで、図２１の回路からの信号ＳＲ１３が“Ｌ”レベルへと変化して、信号ＳＲ２４が“Ｈ”レベルになることによって、図２２に示す回路のＢ３Ａ１区分の制御の信号からＢ４Ａ２区分の制御の信号系へと切り替わる。このとき、ＮＯＲ回路への信号ＲＥＧＢ３の帰還により、信号ＲＥＧＢ４がすぐに立ち上がることになる。次に /ＳＦ１が立ち上がることにより、信号ＲＥＧＢ４が“Ｌ”レベルへ、信号ＲＥＧＡ２が“Ｈ”へと替わり、以下、信号 /ＳＦ３による変化を行なう。これは図２２に示す設定回数１のところの状態変化と、Ｂ４とＡ２でのデータ格納動作に相当する。１４番サイクルでバーストが終わると、各信号は最終状態を維持して、次のバーストに備える。この後に、さらにまたバーストの設定がなされた場合の動作波形図が、図２６である。
【０１２５】
図２６では、前のバーストが終了して暫くしてから、新たなバーストが０番サイクルから始まるとした。信号 /ＳＦ３が“Ｈ”レベルになることからバーストが始まるが、これによって信号ＲＥＧＡ２は“Ｌ”レベルへ、信号ＲＥＧＢ４は“Ｈ”へと変化する。図２５とは違って、Ａ２Ｂ４の区分ブロックがデータ格納の動作を行なう。７番サイクルで新たなバーストが設定されると、今度は、信号ＳＷは、“Ｌ”レベルに変化し、信号ＣＣも“Ｌ”レベルへと変化する。８番サイクルで図２１に示す回路からの信号ＳＲ１３が“Ｈ”レベルへと変化し、信号ＳＲ２４が“Ｌ”レベルとなることによって、図２２に示す回路のＢ４Ａ２区分の制御の信号から、Ｂ３Ａ１区分の制御の信号系へと切り替わる。このとき、ＮＯＲ回路へのＲＥＧＡ２の帰還により、信号ＲＥＧＢ３がすぐに立ち上がることになる。次に、信号 /ＳＦ３が立ち上がることにより、信号ＣＣが“Ｌ”レベルへと変化しているので、図２２に示す回路での信号 /ＳＦ１と、信号 /ＳＦ３との役割が入れ替わっているために、信号ＲＥＧＢ３が“Ｌ”レベルへ、信号ＲＥＧＡ１が“Ｈ”レベルへと変わり、以下、信号 /ＳＦ１による変化を行なう。これは図２４の設定回数２のところの状態変化と、信号Ｂ３と信号Ａ１でのデータ格納動作に、相当する。
【０１２６】
以上説明したように、上記一実施の形態に係るＳＤＲＡＭによれば、シリアルデータ出力を行なうための出力レジスタを持ちながらも、制限サイクル以外のサイクルからでもアドレスをデータ転送経路に導くことができ、かつ消費電力を少なくすることができる。
【０１２７】
また、制限サイクル以外のサイクルに、アドレスがデータ転送経路に導かれても、出力レジスタから、データを間断なくシリアル出力できる。
【０１２８】
また、アクセスアドレスの変更に自由度がありながらも、データ転送の効率を高めることが可能で、かつ消費電力も少なくなる。
【０１２９】
また、制限サイクル以外のサイクルからでも、アドレスをデータ転送経路に導くことが可能である。
【０１３０】
また、この発明の一実施の形態に係るＳＤＲＡＭに含まれているデータ転送システムは、コンピュータ内部におけるデータ転送、あるいはネットワーク・コンピュータにおけるデータ転送にも応用できる。この場合には、アドレスデコーダ、メモリセルアレイおよびセンスアンプなど、データの処理を行なう部分を、コンピュータ、あるいはネットワーク・コンピュータにおけるデータの処理部と置き換えれば良い。
【０１３１】
図２７は、図１に示したＳＤＲＡＭの、より具体的なブロック図である。
【０１３２】
図２８は、データ処理システムのブロック図である。
【０１３３】
図２９は、ネットワークコンピュータシステムのブロック図である。
【０１３４】
図３０は、図２７に示すＳＤＲＡＭのデータ転送の一の状態を示す図である。図３１は、図２７に示すＳＤＲＡＭのデータ転送の他の状態を示す図である。図３０には、２個のデータが、制限サイクル（サイクル２、サイクル４、…）に転送される状態が示されている。
【０１３５】
図３０に示すように、まず、サイクル“０”で、２個のデータ１、データ２が、ステージ１に転送される。データ１、データ２はそれぞれカラムアドレス信号で、バーストアクセスの先頭アドレスに対応している。次いで、サイクル“２”で、新しい２個のデータ３、データ４がステージ１に転送される。データ３、データ４はそれぞれカラムアドレス信号で、先頭アドレスの次に入力されるアドレス（更新アドレス）に対応する。
【０１３６】
このように、新しい２個のデータが、制限サイクル（サイクル２、サイクル４、…）に転送されるとき、つまり、新しいａ個のデータが、“ａ、または２ａ”に対応する制限サイクルに転送されるとき、ステージ１はステージ２と接続される。
【０１３７】
また、図３１には、２個のデータが、制限サイクル以外のサイクル（サイクル１、サイクル３、…）に転送される状態が示されている。
【０１３８】
図３１に示すように、まず、サイクル“０”で、２個のデータ１、データ２が、ステージ１に転送される。データ１、データ２はそれぞれカラムアドレス信号で、バーストアクセスの先頭アドレスに対応している。次いで、サイクル“１”で、新しい２個のデータ３、データ４がステージ１に転送される。データ３、データ４はそれぞれカラムアドレス信号で、先頭アドレスの次に入力されるアドレス（更新アドレス）に対応する。
【０１３９】
このように、新しい２個のデータが、制限サイクル以外のサイクル（サイクル１、サイクル３、…）に転送されるとき、つまり、新しいａ個のデータが、“mod２ａ（modはmoduloを示す）”に対応するサイクルに転送されるとき、ステージ１とステージ２とは互いに分離される。
【０１４０】
このようなデータ転送システムは、図２８に示すデータ処理システムにおけるデータ転送や、図２９に示すネットワークコンピュータシステムにおけるデータ転送に応用することができる。
【０１４１】
また、この発明の一実施の形態に係るＳＤＲＡＭは、パイプラインステージの数が、アドレス変更など、動作サイクルの変更が要求されるタイミングに応じて、変更される。しかしながら、パイプラインステージの数を、変更しないような使い方もできる。
【０１４２】
例えばシステムクロックの周波数が低いときには、バーストデータアクセスの途中に、新たなバーストデータアクセスのための先頭アドレスを入力するタイミングを制限せず、いつでも先頭アドレスを入力できるようにする。つまり、ステージＳ１、Ｓ２、Ｓ３を、常に分離した状態で使う。
【０１４３】
これに対し、システムクロックの周波数が高いときには、バーストデータアクセスの途中に、新たなバーストデータアクセスのための先頭アドレスを入力するタイミングを制限し、この制限したタイミングにのみ、先頭アドレスを入力する。つまり、ステージＳ１、Ｓ２、Ｓ３のうち、ステージＳ１、Ｓ２を、常にスルーした状態で使う。
【０１４４】
また、パイプラインステージの数が変更されるか否かは、この発明のＳＤＲＡＭが組み込まれるシステムの仕様によっても決定することができる。
【０１４５】
例えばアドレスの変更を、常にａサイクルに対応したサイクルから要求するシステムでは、ステージＳ１、Ｓ２は、常にスルーされ、ＳＤＲＡＭの内部のパイプラインステージの数は変更されない。
【０１４６】
これに対し、アドレスの変更を、ａサイクルに対応したサイクル以外からでも要求するシステムでは、アドレスの変更が、ａサイクルに対応したサイクル以外に要求されたとき、ステージＳ１、Ｓ２、Ｓ３を分離し、アドレスの変更が、ａサイクルに対応したサイクルに要求されたとき、ステージＳ１、Ｓ２を、スルーする。
【０１４７】
以上、この発明の一実施の形態に係るＳＤＲＡＭは、様々なシステムに、適切に対応できる。
【０１４８】
また、この発明の一実施の形態に係るＳＤＲＡＭが行なう、データ転送は、コンピュータ内部におけるデータ転送、あるいはネットワーク・コンピュータにおけるデータ転送に応用されることで、コンピュータ、あるいはネットワーク・コンピュータの分野において、より大量なデータを、より高速に転送するデータ転送システムを構築する。
【０１４９】
【発明の効果】
以上説明したように、この発明によれば、アドレスを制限周期以外の周期に取り込むことができ、かつ、データを出力レジスタから間断なくシリアル出力できる同期型半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施の形態に係るＳＤＲＡＭの概略図。
【図２】図２は（ａ）図はデータの進行状態を示した図、（ｂ）図はデータの進行状態をパイプライン方式、レジスタ方式、実施の形態に係る方式を比較して示した図。
【図３】図３は図１に示すＳＤＲＡＭの回路図。
【図４】図４はデコーダの回路図。
【図５】図５は出力レジスタの概略図で、（ａ）図は出力レジスタの一状態を示す図、（ｂ）図は出力レジスタの他の状態を示す図。
【図６】図６は出力レジスタの回路図。
【図７】図７はデータ転送制御系回路のブロック図。
【図８】図８はデータ転送制御系回路のより詳細なブロック図。
【図９】図９は基本制御信号発生回路の回路図。
【図１０】図１０はラッチ回路の回路図。
【図１１】図１１はアドレス再設定検出回路の回路図。
【図１２】図１２は転送信号発生回路の回路図。
【図１３】図１３は偶数サイクル・奇数サイクル判定回路の回路図。
【図１４】図１４は偶数サイクル・奇数サイクル判定回路の他の回路図。
【図１５】図１５はパイプライン制御信号発生回路の回路図。
【図１６】図１６はプリチャージ制御信号発生回路の回路図。
【図１７】図１７はアドレスバスと、ローカルデータバスおよび下位ビットとの関係を示す図。
【図１８】図１８はカラム選択信号とローカルデータバスとの関係を示す図。
【図１９】図１９はこの発明の一実施の形態に係るＳＤＲＡＭの動作波形図。
【図２０】図２０はこの発明の一実施の形態に係るＳＤＲＡＭの動作波形図。
【図２１】図２１は区分変更信号切替回路の回路図。
【図２２】図２２は区分信号発生回路の回路図。
【図２３】図２３はレジスタ選択信号発生回路の回路図。
【図２４】図２４は信号ＳＷおよび信号ＣＣのレベルと、出力レジスタＲ１〜Ｒ４との対応関係を示す図。
【図２５】図２５は出力レジスタの周辺の回路の動作波形図。
【図２６】図２６は出力レジスタの周辺の回路の動作波形図。
【図２７】図２７は図１に示したＳＤＲＡＭのより具体的なブロック図。
【図２８】図２８は一実施の形態に係るＳＤＲＡＭに含まれるデータ転送システムが応用されているデータ処理システムのブロック図。
【図２９】図２９は一実施の形態に係るＳＤＲＡＭに含まれるデータ転送システムが応用されているネットワークコンピュータシステムのブロック図。
【図３０】図３０は図２７に示すＳＤＲＡＭのデータ転送の一状態を示す図。
【図３１】図３１は図２７に示すＳＤＲＡＭのデータ転送の他の状態を示す図。
【図３２】図３２はパイプライン方式のＳＤＲＡＭの概略図。
【図３３】図３３はデータの進行状態を示した図。
【図３４】図３４はレジスタ方式のＳＤＲＡＭの概略図。
【図３５】図３５はデータの進行状態を示した図。
【図３６】図３６はパイプライン方式のＳＤＲＡＭのデータ転送と、レジスタ方式のＳＤＲＡＭのデータ転送との比較図。
【符号の説明】
１０１…メモリセルアレイとセンスアンプ、
１０３…カラムアドレスバッファ、
１０５…アドレスデコーダ、
１０７…ラッチ型ゲート、
１０９…出力レジスタ、
１１１…導通型ゲート、
１１３…選択ゲートおよびデータバスセンス回路、
１１５…スクランブラ、
２０１…基本制御信号発生回路、
３０１…データ転送制御回路、
３１１…偶数サイクル・奇数サイクル判定回路、
３２１…アドレス再設定検知回路、
３３１…パイプライン制御信号発生回路、
３４１…転送信号発生回路、
４０１…出力レジスタ制御回路、
４１１…区分変更信号切替回路、
４２１…区分信号発生回路、
４３１…レジスタ選択信号発生回路、
５０１…プリチャージ制御信号発生回路。
Claims (5)
- ２つのアドレスの取り込みから、当該２つのアドレスに対応する２つのデータの出力までを３段階に分けた第１から第３までのステージと、
連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを一つのステージとし、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１のステージと前記第２のステージとを区切る分離手段と、
前記２つのアドレスに対応する前記２つのデータが転送されるデータ線と、
連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、一つのステージとされる前記第１及び前記第２のステージと、前記第３のステージとによる２段階のパイプライン動作を実行させ、連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記第１から前記第３までのステージによる３段階のパイプライン動作を実行させる制御手段と、
４つのレジスタを含み、これらレジスタに格納されたデータをシリアルに出力する出力レジスタと、
シリアルアクセスのアドレッシングに合うように設定され、前記データ線に転送された前記２つのアドレスに対する前記２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に転送するスクランブラと、
前記２つのアドレスに対応する前記２つのデータを、前記データ線に転送する転送ゲートと、を具備し、
前記制御手段は、
前記分離手段、前記転送ゲート、及び前記スクランブラを、内部クロックに同期して制御し、
連続する偶数サイクルと奇数サイクルとのうちの一方において２つのアドレスが入力された場合に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更せずに、前記２つのアドレスに対応する前記２つのデータを、前記出力レジスタに含まれる前記４つのレジスタの半分に対して交互に格納し、
連続する偶数サイクルと奇数サイクルにおいて、先のサイクルに先の２つのアドレスが入力され、次のサイクルに次の２つのアドレスが入力された場合に、前記先の２つのアドレスに対応する２つのデータを前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納した後に、前記出力レジスタに含まれる前記４つのレジスタの半分への格納の区切りを変更して、前記次の２つのアドレスに対応する２つのデータを一つずらして前記出力レジスタに含まれる前記４つのレジスタの半分に対して格納する
ことを特徴とする同期型半導体記憶装置。 - 前記出力レジスタの第０番乃至第３番レジスタからの出力順序は、第０番レジスタ、第１番レジスタ、第２番レジスタ、第３番レジスタ、以降第０番レジスタに戻るように循環し、
前記制御手段の、前記区切りは、
第０番レジスタから第１番レジスタまでの組と第２番レジスタから第３番レジスタまでの組から第１番レジスタから第２番レジスタまでの組と第３番レジスタから第０番レジスタまでの組へ、
第１番レジスタから第２番レジスタまでの組と第３番レジスタから第０番レジスタまでの組から、第２番レジスタから第３番レジスタまでの組と第０番レジスタから第１番レジスタまでの組へ、
第２番レジスタから第３番レジスタまでの組と第０番レジスタから第１番レジスタまでの組から、第３番レジスタから第０番レジスタまでの組と第２番レジスタから第２番レジスタまでの組へ、
第３番レジスタから第０番レジスタまでの組と第１番レジスタから第２番レジスタまでの組から、第０番レジスタから第１番レジスタまでの組と第２番レジスタから第３番レジスタまでの組へ、
のいずれか一つの組み合わせに従って変更されることを特徴とする請求項１に記載の同期型半導体記憶装置。 - 前記出力レジスタの第０番乃至第３番レジスタからの出力順序は、第０番レジスタ、第１番レジスタ、第２番レジスタ、第３番レジスタ、以降第０番レジスタに戻るように循環し、
前記出力レジスタの格納周期の２倍からｉ（mod２ａ）外れた周期に、前記２つのアドレスがアドレスバッファに入力されたとき、前記制御手段は、前記データ線に転送される前記２つのアドレスに対応する前記２つのデータを、
第ｉ（mod２ａ）番レジスタから第ｉ＋ａ−１（mod２ａ）番レジスタまでの組と、第ｉ＋ａ（mod２ａ）番レジスタから第ｉ＋２ａ−１（mod２ａ）番レジスタまでの組とに交互に格納する
ことを特徴とする請求項１に記載の同期型半導体記憶装置。
（ただし、第３番レジスタの次は第０番レジスタに戻る、ａ＝格納周期の周期数＝前記データ線に転送される前記２つのアドレスに対応する前記２つのデータの数＝２） - 前記分離手段は、ラッチ型ゲートであることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記転送ゲートは、前記２つのアドレスに対応する前記２つのデータを、前記データ線に転送する導通型ゲートであることを特徴とする請求項１に記載の同期型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211298A JP4044381B2 (ja) | 1995-09-12 | 2002-07-19 | 同期型半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-234520 | 1995-09-12 | ||
| JP23452095 | 1995-09-12 | ||
| JP2002211298A JP4044381B2 (ja) | 1995-09-12 | 2002-07-19 | 同期型半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23815996A Division JP3351692B2 (ja) | 1995-09-12 | 1996-09-09 | シンクロナス半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005363315A Division JP4490907B2 (ja) | 1995-09-12 | 2005-12-16 | レジスタ動作を行なう同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003077274A JP2003077274A (ja) | 2003-03-14 |
| JP4044381B2 true JP4044381B2 (ja) | 2008-02-06 |
Family
ID=26531608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002211298A Expired - Fee Related JP4044381B2 (ja) | 1995-09-12 | 2002-07-19 | 同期型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4044381B2 (ja) |
-
2002
- 2002-07-19 JP JP2002211298A patent/JP4044381B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003077274A (ja) | 2003-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3351692B2 (ja) | シンクロナス半導体メモリ装置 | |
| KR100306966B1 (ko) | 동기형버스트반도체메모리장치 | |
| KR100206063B1 (ko) | 동기 낸드 디램 구조 | |
| JP3317187B2 (ja) | 半導体記憶装置 | |
| JPH11191292A (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| EP0561306B1 (en) | Method for accessing a clock-synchronous semiconductor memory device | |
| JPH11195296A (ja) | 半導体記憶装置 | |
| JP2001118395A (ja) | 半導体記憶装置及びデータの読み出し方法 | |
| JPH1139871A (ja) | 同期型半導体記憶装置 | |
| KR100578233B1 (ko) | 동기식메모리장치의 데이터 입출력 가변제어장치 | |
| JP2001273774A (ja) | 半導体記憶装置 | |
| JP2001273774A5 (ja) | ||
| KR100495917B1 (ko) | 고속 데이터 출력을 위한 파이프래치 회로 | |
| JPS6194295A (ja) | 半導体記憶装置 | |
| JPH1196748A (ja) | メモリ装置及びそのアクセス制御方法 | |
| JPH11265581A (ja) | 半導体記憶装置 | |
| JP3699638B2 (ja) | 半導体メモリ装置及びライトデータマスキング方法 | |
| JP2999869B2 (ja) | メモリアクセス方式 | |
| JP4044381B2 (ja) | 同期型半導体記憶装置 | |
| JP4490907B2 (ja) | レジスタ動作を行なう同期型半導体記憶装置 | |
| JPH0934784A (ja) | データ書込み回路、データ読出し回路及びデータ伝送装置 | |
| JPH1116341A (ja) | 半導体記憶装置 | |
| JP2970513B2 (ja) | 半導体記憶装置およびその制御方法 | |
| KR100224052B1 (ko) | 싱크로너스 반도체 메모리 장치와 그의 동작 방법 | |
| JPS6146916B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |