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Diese
Erfindung betrifft ein Synchron-Halbleiter-Speichersystem.
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Moderne
Halbleiter-Komponentensysteme sind verbessert worden, damit sie
großen
Mengen von Daten bei einer hohen Datenverarbeitungsgeschwindigkeit
verarbeiten können.
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In
dieser Situation wird die Datenverarbeitungsgeschwindigkeit von
MPUs schneller mit gutem Tempo. Im Gegensatz dazu hat sich die Datenverarbeitungsgeschwindigkeit
von Speicherkomponenten mit einem langsameren Tempo als die der
MPUs verbessert. Als ein Ergebnis wird die Differenz in der Datenverarbeitungsgeschwindigkeit
zwischen den MPUs und den Speicherkomponenten stetig breiter.
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Um
solch eine Geschwindigkeitsdifferenz zu eliminieren, ist eine Speicherkomponente
entwickelt worden, die den Betrieb des Systems durch ein von dem
Steuerverfahren konventioneller Speicherkomponenten unterschiedliches
Verfahren steuert, und dadurch die Datentransferrate verbessert.
Dieses ist eine Synchronspeicherkomponente. Eine typische Synchronspeicherkomponente
ist ein dynamisches RAM, das in Synchronisation mit dem Systemtakt
gesteuert wird.
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Hier
wird im nachfolgenden in dieser Spezifikation auf diesen Typ eines
dynamischen RAM als ein synchrones DRAM verwiesen, und dieses wird als
ein SDRAM abgekürzt.
Der Grundbetrieb eines SDRAM ist in der Japanischen Patentanmeldung (KOKAI)
mit der Veröffentlichungsnummer
5-2873 offenbart.
Ein konkretes SDRAM-Produkt wurde in SHINGAKU GIHO SDM93-142, ICD93-136 (1993-11)
angekündigt.
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In
der vorliegenden Spezifikation wird eine Erläuterung der Spezifikationen
für das
SDRAM nicht gegeben werden. Wichtig ist es für das SDRAM, die seriell zugegriffenen
Bündeldaten
so schnell wie möglich
zu lesen. Die Spezifikationen für
das SDRAM und die Architektur zum Realisieren dieser sind grob in
die für
einen Pipeline-Typ und die für
einen Register-Typ aufgeteilt.
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[Pipeline-Typ]
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32 ist
ein schematisches Diagramm eines Pipeline-SDRAM.
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Ein
bekanntes Speicherzellenarray und ein bekannter Abfühlverstärker 601 sind
in 32 verwendet, in welchem ein kleines Ladungssignal
(Daten) von einer Reihe von mit der gewählten Wortleitung verbundenen
Zellen auf eine Bitleitung gelesen wird und bei dem Abfühlverstärker verstärkt wird.
Um die in dem Abfühlverstärker gehaltenen
Daten mit einer hohen Geschwindigkeit zu lesen, wird eine Pipeline-Operation
verwendet. Die Anzahl der Pipeline-Stufen vom Aufnehmen der Adresse
bis zu der Datenausgabe ist höchstens
drei. 32 veranschaulicht ein SDRAM
mit drei Pipeline-Stufen S1, S2, S3.
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Wie
in 32 gezeigt sind die Signale P1 und P2 Steuersignale,
die in jedem Zyklus bzw. Umlauf getrieben und verwendet werden zum
Steuern von Zwischenspeichergattern 603 und 605,
die die Daten bei der Aufwärtsflanke
eines externen Steuertaktes CLK aufnehmen, sie halten, und sie ausgeben. Die
Zwischenspeichergatter 603, 605 speichern die Eingangsdaten
bei den Aufwärtsflanken
der Steuersignale P1, P2 zwischen, halten sie, und behalten es bei,
sie auszugeben. Signal P3 ist ein Steuersignal zum Steuern eines
leitfähigen
Gatters 607.
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Die
drei Stufen S1, S2 und S3 haben die folgenden Funktionen.
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(Die erste Stufe S1)
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In
der ersten Stufe S1 wird die Startadresse eines Bündeldatenzugriffs
oder eine interne Adresse (diese Adresse ist durch Ai in den Figuren
angegeben), die innerhalb der Komponente in Verbindung mit der der
Startadresse erzeugt ist, in Ansprechen auf Steuersignal P1 genommen.
Die Eingangsadresse wird bei einem Adressendecoder 609 decodiert, um
ein Signal zum Auswählen
von Zugriffsspalten zu produzieren. Die erste Stufe ist, einfach
gesagt, eine Stufe, in welcher die Ausgabe des Adressendecoders
von der Eingangsadresse bestimmt wird.
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(Die zweite Stufe S2)
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In
Stufe S2 wird das Signal zum Auswählen der Zugriffsspalten zwischengespeichert,
und dann werden die Zugriffsspalten ausgewählt, und die in den Abfühlverstärkern gehaltenen
Daten werden an einen lokalen Datenbus (hier im nachfolgenden als LDB
abgekürzt)
gesendet. Der LDB ist mit sämtlichen Spalten über die
Gatter verbunden, die durch die Spaltenauswählsignale gesteuert sind, die
zum Auswählen
der Spalten verwendet sind, und sendet nur die in der Spalte ausgewählten Daten.
Die zweite Stufe ist, einfach gesagt, eine Stufe, in welcher die gemäß der Ausgabe
des bestimmten Adressendecoders extrahierten Daten zum LDB transferiert
werden.
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(Die dritte Stufe S3)
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In
Stufe 3, nachdem den zum LDB transferierten Daten ein Leiten ermöglicht ist
und bei einem Datenbus-Abfühlverstärker 611 abgefühlt sind, schreiten
sie über
einen globalen Datenbus (hier im nachfolgenden als GDB abgekürzt) fort.
Dann werden die Daten von einem Ausgabepuffer 613 ausgegeben
(die Ausgabe bzw. der Ausgang ist durch Q in der Figur angegeben).
Stufe 3 ist, einfach gesagt, eine Stufe, in welcher die zum LDB
transferierten Daten zum Äußeren der
Komponente ausgegeben werden.
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33 zeigt,
wie die Daten in jeder Stufe in einem Pipeline-SDRAM fortschreiten.
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Wie
in 33 gezeigt, wenn ein Bündeldatenzugriff bei einem
durch den Pfeil 615 angegebenen Zyklus startet, werden die
Daten sequentiell in jedem Zyklus in den individuellen Stufen S1,
S2, S3 transferiert, so dass sämtliche
Stufen S1, S2, S3 in jedem Zyklus aktiviert werden. Weil Adresse
Ai in jedem Zyklus beliebig sein kann, können die Daten zufällig ausgegeben
werden. Die Latenz oder die Anzahl von Zyklen, von dem einen, wo
die Adresse aufgenommen wird, bis zu dem einen, wo die durch die Adresse
spezifizierten Daten ausgegeben werden, muss mindestens drei sein
(in diesem Fall wird auf das SDRAM als ein SDRAM einer Latenz 3
verwiesen).
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[Register-Typ]
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34 ist
ein schematisches Diagramm eines Register-SDRAM.
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34 zeigt
ein Register-SDRAM, das zwei Bits gleichzeitig liest. Wie in 34 gezeigt
sind ein Speicherzellenarray und ein Abfühlverstärker 601 die selben,
wie die in dem Pipeline-SDRAM. Anders als beim Pipeline-SDRAM erfordert
das Register-SDRAM nicht klar aufgeteilte Stufen. Zum besseren Verständnis der
vorliegenden Erfindung sind jedoch hypothetische Stufen bereitgestellt.
Der Betrieb eines Register-SDRAM kann grob in zwei Stufen S1 und
S2 aufgeteilt werden. Diese zwei Stufen S1, S2 haben die folgenden
Funktionen.
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(Die erste Stufe S1)
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In
Stufe S1 werden die Startadresse der Bündelzugriffsdaten und die nachfolgende
Seriell-Zugriffsadresse (diese Adresse sind durch Ai in der Figur
angegeben) gemäß dem Steuersignal
P1 aufgenommen. Die aufgenommen Adresse wird bei einem Adressendecoder 709 decodiert.
Dann wird mehr als eine Spalte ausgewählt, und die Daten werden gleichzeitig
von den Spalten auf den LDB transferiert. Die erste Stufe ist, einfach
gesagt, eine Stufe, in welcher die Ausgabe des Adressendecoders
von der Eingangsadresse bestimmt wird. Die gemäß der Ausgabe des bestimmten
Adressendecoders extrahierten Daten werden zum LDB transferiert.
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(Die zweite Stufe S2)
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In
Stufe 2 werden zwei Bits von den Daten auf dem LDB ausgewählt. Diese
Bits werden abgefühlt,
zum GDB transferiert und in einem Ausgaberegister 713 gespeichert.
Die gespeicherten Daten werden von dem Ausgaberegister 713 in
zwei Zyklen ausgegeben, ein Bit pro Zyklus (die Ausgabe bzw. der
Ausgang ist durch Q in der Figur angegeben). Die zweite Stufe ist,
einfach gesagt, eine Stufe, in welcher die zum LDB transferierten
Daten zum Äußeren der
Komponente ausgegeben werden.
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35 zeigt,
wie die Daten in jeder Stufe in einem Register-SDRAM fortschreiten.
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Wie
in 35 gezeigt erscheinen die Daten auf dem LDB zwei
Zyklen nach dem Start des Bündels.
Der Register-Typ unterscheidet sich von dem Pipeline-Typ darin,
dass eine Reihe von Operationen durch die Datentransferfähigkeit
bestimmt wird, und nicht durch einen externen Takt gesteuert wird,
oder wie Daten transferiert werden, wird nicht durch einen Zyklus
bestimmt. Die transferierten Daten werden in dem dritten und vierten
Zyklus ausgegeben. Zwischenzeitlich erscheinen die Daten in den
nächsten zwei
Zyklen auf dem LDB. Verglichen mit dem Pipeline-Typ wird jede Stufe
einmal jede zwei Zyklen wirksam. Eine Adresse wird intern jede zwei
Zyklen erzeugt. Die Adresse kann jede zwei Zyklen (was als die beschränkten Zyklen
bekannt ist) aktualisiert werden.
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Wie
oben beschrieben haben das Pipeline-SDRAM und das Register-SDRAM
ihre jeweiligen eigenen Charakteristika.
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Zum
Beispiel hat das Pipeline-SDRAM eine kleinere Anzahl von ein Datentransfersystem
ausmachenden Schaltkreisen, kann relativ einfach gebaut werden,
und hat eine Flexibilität
beim Ändern
der Zugriffsadresse. Andererseits kann es nicht bis zu seiner Fähigkeit
bei der maximalen Effizienz arbeiten, da der Datentransfer zwangsweise
durch Zyklen geteilt ist.
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Zusätzlich wird
jede Stufe jeden Zyklus wirksam, was in einem größeren Leistungsverbrauch resultiert.
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Im
Gegensatz dazu wird bei dem Register-SDRAM der Datentransfer nicht
zwangsweise durch Zyklen geteilt, was es ermöglicht, mehr als einen Zyklus
für einen
Datentransfer zu verwenden, so dass die Daten auf eine Weise transferiert
werden können,
die am besten für
einen internen Betrieb geeignet ist. Dieses befähigt die Komponente, bis zu seiner
Fähigkeit
bei der maximalen Effizienz zu arbeiten, welche deshalb für einen
Betrieb für
eine höhere Geschwindigkeit
geeignet ist. Da jede Stufe einmal jeden mehr als einen Zyklus wirksam
ist, ist der Leistungsverbrauch der Komponente geringer. Andererseits
ist jedoch beim Register-SDRAM
die Änderung der
Zugriffsadresse auf reguläre
Intervalle von mehr als einem Zyklus beschränkt, wenn nicht die Zykluszeit
zum Opfer der Geschwindigkeit verdoppelt wird. Da einige Schaltkreise
zum Bilden eines Datentransfersystems hinzugefügt werden müssen, so wie ein Register,
ist das Register-SDRAM auch komplizierter in einer Konfiguration
als das Pipeline-SDRAM.
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In 36 ist
der Datentransfer in einem Pipeline-SDRAM mit dem Datentransfer
in einem Register-SDRAM verglichen.
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In 36 geben
P1, P2 und P3 die Startzyklen der individuellen Stufen in dem Pipeline-SDRAM an.
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Wie
in 36 gezeigt wird zuerst, im Zyklus P1, eine Adresse
aufgenommen, und die Ausgabe bzw. der Ausgang des Adressendecoders
wird bestimmt. Bis zu diesem Punkt sind der Pipeline-Typ und der
Register-Typ dieselben. Das Pipeline-SDRAM startet seinen Betrieb bei Zyklus
P2 und hat die zweite Stufe S2, wie in 32 gezeigt,
wohingegen das Register-SDRAM nicht diese Stufe hat. Deshalb unterscheidet
sich der Pipeline-Typ von dem Register-Typ in dem Entscheidungs-Timing
eines Auswählens
einer Spaltenauswählleitung
CSL, um die Daten in einer Speicherzelle zum LDB zu transferieren.
Im Speziellen startet das Entscheidungs-Timing in dem Pipeline-Typ
bei Zyklus P2 in Synchronisation mit dem Takt. Im Gegensatz ist
das Entscheidungs-Timing in dem Register-Typ nicht durch Zyklus P2
beschränkt
und startet unmittelbar, nachdem die Ausgabe bzw. der Ausgang des
Decoders nahezu bestimmt worden ist im Zyklus P1. Sobald die Auswahl
der Spaltenauswählleitung
CSL bestimmt worden ist, wird ein Spaltengatter leitfähig, was
den Daten ermöglicht,
auf dem LDB zu erscheinen. Dieses gilt sowohl für den Pipeline-Typ als für den Register-Typ.
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Im
Zyklus P3 wird, letztendlich, das Datenbusabfühlen getätigt, und die Daten werden
ausgegeben. Dieses gilt sowohl für
den Pipeline-Typ als für den
Register-Typ.
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Die
in 36 miteinander verglichenen Pipeline-SDRAM und
Register-SDRAM sind sogenannte SDRAMs einer Latenz „3", die die Daten in dem
dritten Zyklus nach dem Zugriffsstart ausgeben. Ein Vergleich des
Pipeline-Typs mit dem Register-Typ
bei SDRAMs von Latenz „3" zeigt, dass das Register-SDRAM
so viel Spielraum wie Zeit T hat, wie in 36 gezeigt.
Dieses ist so, weil bei dem Pipeline-Typ die Spielräume sämtlicher
Operationen in dem Spielraum einer Stufe bestimmt sind, die keinen
Spielraum zum wirksam werden innerhalb der Zykluszeit hat, wohingegen
bei dem Register-Typ dasselbe nicht stattfindet.
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Demgemäß ist es
eine erste Aufgabe der vorliegenden Erfindung, ein Synchron-Halbleiter-Speichersystem
bereitzustellen, das, obwohl es ein Ausgaberegister für eine serielle
Datenausgabe hat, fähig
ist zum Leiten einer Adresse zu einem Datentransferpfad selbst in
anderen als den begrenzten Zyklen, und weniger elektrische Leistung
verbraucht.
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Eine
zweite Aufgabe der vorliegenden Erfindung ist es, ein Synchron-Halbleiter-Speichersystem bereitzustellen,
das fähig
ist zum seriellen Ausgeben der Daten kontinuierlich von dem Ausgaberegister, selbst
wenn eine Adresse zu einem Datentransferpfad gerichtet ist in anderen
als den begrenzten Zyklen.
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Eine
dritte Aufgabe der vorliegenden Erfindung ist es, ein Synchron-Halbleiter-Speichersystem bereitzustellen,
das, obwohl es eine Flexibilität
beim Ändern
der Zugriffsadresse hat, fähig
ist zum Erhöhen
einer Effizienz eines Datentransfers, und weniger elektrische Leistung
verbraucht.
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Diese
Aufgaben werden erreicht durch ein Synchron-Halbleiter-Speichersystem mit den Merkmalen
gemäß Anspruch
1. Vorteilhafte Ausführungsformen
sind in den Unteransprüchen
beschrieben.
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Diese
Erfindung kann besser mit der folgenden detaillierten Beschreibung
in Verbindung mit den begleitenden Zeichnungen verstanden werden.
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1 ist
ein schematisches Diagramm eines SDRAM gemäß einer Ausführungsform
der vorliegenden Erfindung.
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2A zeigt
den Weg, wie sich die Daten in dem SDRAM der Ausführungsform
fortbewegen.
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2B zeigt
den Vergleich zwischen dem Datenfluss in dem SDRAM der Ausführungsform, dem
Datenfluss in einem Pipeline-SDRAM
und dem Datenfluss in einem Register-SDRAM.
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3 ist
ein Schaltkreisdiagramm des SDRAM von 1.
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4 ist ein Schaltkreisdiagramm des Decoders.
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5A veranschaulicht
einen Zustand des Ausgaberegisters.
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5B veranschaulicht
einen anderen Zustand des Ausgaberegisters.
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6 ist
ein Schaltkreisdiagramm des Ausgaberegisters.
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7 ist
ein Blockdiagramm des Datentransfer-Steuerschaltkreises.
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8 ist
ein detailliertes Blockdiagramm von 7.
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9 ist
ein Schaltkreisdiagramm des Grundsteuerungs-Signalgenerator-Schaltkreises.
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10 ist
ein Schaltkreisdiagramm des Zwischenspeicher-Schaltkreises.
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11 ist
ein Schaltkreisdiagramm des Abfühlschaltkreises
für ein
Adressrücksetzen.
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12 ist
ein Schaltkreisdiagramm des Transfer-Signalgenerator-Schaltkreises.
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13 ist
ein Schaltkreisdiagramm eines Beurteilungsschaltkreises für einen
geradzahligen Zyklus und einen ungeradzahligen Zyklus.
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14 ist
ein anderes Schaltkreisdiagramm eines Beurteilungsschaltkreises
für einen
geradzahligen Zyklus und einen ungeradzahligen Zyklus.
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15 ist
ein Schaltkreisdiagramm des Pipeline-Steuerungs-Signalgenerator-Schaltkreises.
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16 ist
ein Schaltkreisdiagramm des Vorladungs-Steuerungs-Signalgenerator-Schaltkreises.
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17 zeigt
die Korrespondenz zwischen den Adressbussen AB1, AB2 und dem LDB,
niederwertigen Bits A0, A1.
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18 zeigt
die Auswahlbeziehung zwischen CSL und LDB.
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19 ist
ein Betriebswellenformdiagramm des SDRAM.
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20 ist
ein Betriebswellenformdiagramm des SDRAM.
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21 ist
ein Schaltkreisdiagramm des Aufteilungsänderungs-Signalumschalt-Schaltkreises.
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22 ist
ein Schaltkreisdiagramm des Aufteilungs-Signalgenerator-Schaltkreises.
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23 ist
ein Schaltkreisdiagramm des Registerauswähl-Signalgenerator-Schaltkreises.
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24 zeigt
die Korrespondenz zwischen den Pegeln von Signal SW und Signal CC
und den Ausgaberegistern R1 bis R4.
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25 ist
ein Betriebswellenformdiagramm der Schaltungsanordnung um das Ausgaberegister herum.
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26 ist
ein Betriebswellenformdiagramm der Schaltungsanordnung um das Ausgaberegister herum.
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27 ist
ein Blockdiagramm, das das SDRAM von Fig. In größerem Detail zeigt.
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28 ist
ein Blockdiagramm eines Datenverarbeitungssystems, welches das Datentransfersystem
aufnimmt, das in dem SDRAM gemäß einer Ausführungsform
der vorliegenden Erfindung bereitgestellt ist.
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29 ist
ein Blockdiagramm eines Netzwerkcomputersystems, welches das Datentransfersystem
aufnimmt, das in dem SDRAM gemäß einer Ausführungsform
der vorliegenden Erfindung bereitgestellt ist.
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30 ist
ein Diagramm, das einen Zustand zeigt, in welchem Daten in das in 27 gezeigte SDRAM
transferiert werden.
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31 ist
ein Diagramm, das einen anderen Zustand zeigt, in welchem Daten
in das in 27 gezeigte SDRAM transferiert
werden.
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32 ist
ein schematisches Diagramm eines Pipeline-SDRAM.
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33 zeigt
den Weg, auf welchem sich die Daten in dem Pipeline-SDRAM fortbewegen.
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34 ist
ein schematisches Diagramm eines Register-SDRAM.
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35 zeigt
den Weg, auf welchem sich die Daten in dem Register-SDRAM fortbewegen.
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36 zeigt
den Vergleich des Datentranfers in dem Pipeline-SDRAM mit dem Datentransfer in
dem Register-SDRAM.
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Im
nachfolgenden werden hier die Ausführungsformen der vorliegenden
Erfindung erläutert.
In der untenstehenden Erläuterung
werden die selben Teile mit den selben Bezugssymbolen durch alle
begleitenden Zeichnungen hinweg gezeigt werden, und wiederholende
Erläuterungen
werden vermieden werden.
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1 ist
ein schematisches Diagramm eines SDRAM gemäß einer Ausführungsform
der vorliegenden Erfindung.
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Wie
in 1 gezeigt umfasst das SDRAM gemäß der Ausführungsform
der vorliegenden Erfindung im Grund folgendes: einen Speicherarray,
der Speicherzellen und Abfühlverstärker und
ein Spaltengatter 101 enthält; ein Zwischenspeichergatter
(ein Spaltenadresspuffer) 103, das eine Adresse Ai vom Äußeren bei
einer Aufwärtsflanke
eines extern gelieferten Steuertaktes (ein Systemtakt) CLK aufnimmt,
Adresse Ai zwischenspeichert, und sie ausgibt (Spaltenadressensignale);
einen Adressendecoder (ein Spaltendecoder) 105, der die
von dem Zwischenspeichergatter 103 ausgegebenen Spaltenadressensignale
decodiert und ein Signal zum Auswählen einer Spalte in dem Speicherzellenarray
an die Spaltengatter ausgibt; ein Zwischenspeicher 107, der
mit dem Ausgangsanschluss des Adressendecoders 105 verbunden
ist, die Ausgabe des Adressendecoders in Ansprechen auf das Steuersignal
P2 zwischenspeichert, und sie ausgibt; einen lokalen Datenbus (DQ
Leitungen) LDB, der mit den Bitleitungen des Speicherzellenarrays
verbunden ist; ein leitfähiges
Gatter 111, das in einem Spalten-Lokaldatenbus LDB bereitgestellt
ist; einen Datenbus-Abfühlschaltkreis
(DQ Gatter) 113, der zwischen dem lokalen Datenbus LDB
und einem globalen Datenbus (RWD Leitungen) GDB bereitgestellt ist,
die auf den lokalen Datenbus LDB gelesenen Daten abfühlverstärkt, und das
verstärkte
Signal an den globalen Datenbus GDB übermittelt; und ein Ausgaberegister 109,
das mit dem globalen Datenbus GDB verbunden ist, die auf dem globalen
Datenbus GDB erscheinenden Daten speichert, und sie ausgibt.
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Das
in 1 gezeigte SDRAM enthält nahezu die selben Blöcke wie
die in den 32 und 34 gezeigten
SDRAMs. Das System als ganzes basiert auf dem Register-Typ, aber
unterscheidet sich von einem konventionellen SDRAM in dem Timing,
mit welchem die Datentransferstufen (Pipeline-Stufen) betrieben
sind.
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In
dem SDRAM von 1 sind eine erste Pipeline-Stufe
S1 und eine zweite Pipeline-Stufe S2 nur in einem Spezialfall voneinander
getrennt. IN anderen Fällen
als dem Spezialfall sind die erste Pipeline-Stufe S1 und die zweite
Pipeline-Stufe S2
miteinander verbunden, um eine einzelne Pipeline-Stufe zu bilden. Das Zwischenspeichergatter 107 wirkt,
um die erste Pipeline-Stufe S1 von der zweiten Pipeline-Stufe S2
nur in dem Spezialfall zu trennen und um die erste Pipeline-Stufe
S1 und die zweite Pipeline-Stufe S2 direkt verbunden zu bekommen
für andere
Fälle als
den Spezialfall. Das Zwischenspeichergatter 107 ist durch
ein Steuersignal P2 gesteuert.
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Als
nächstes
wird der Betrieb des SDRAM von 1 erläutert werden.
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2A veranschaulicht
den Betrieb des SDRAM von 1, im besonderen
die Weise des Datentransfers in den Pipeline-Stufen.
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Wie
in 2A gezeigt wird angenommen, dass ein Bündelzugriff
in einem Zyklus startet, der die Aufwärtsflanke des Taktes durch
Pfeil 15 als Startpunkt angegeben hat, und eine neue Adresse
in einem Zyklus gesetzt wird, der die Aufwärtsflanke des Taktes durch
Pfeil 17 als Startpunkt angegeben hat. Der Zyklus, der
die durch Pfeil 17 angegebene Flanke als Startpunkt verwendet,
ist der Zyklus, in welchem eine neue Adresse gesperrt wird, in dem
Register-Typ von 34 gesetzt
zu werden.
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Wenn
eine neue Adresse in einem Zyklus gesetzt wird, in welchem eine
neue Adresse gesperrt wird, gesetzt zu werden in dem Stand der Technik
(im nachfolgenden wird dieser Zyklus als der Sperrzyklus bezeichnet),
wird, für
das SDRAM von 1, ein Steuersignal P2 ausgegeben
werden, welches das Zwischenspeichergatter 107 aktivieren
wird, wodurch die erste Pipeline-Stufe S1 von der zweiten Pipeline-Stufe
S2 getrennt wird. Dieses wird bewirken, dass die Pipeline-Stufen aus drei Stufen
S1, S2, und S3 bestehen. Diese drei Stufen S1, S2, S3 wirken unabhängig. Ein
unabhängiger
Betrieb der drei Stufen S1, S2, S3 verhindert, dass die Daten vor
einem Setzen der neuen Adresse durch die Daten von der neuen Adresse
zerstört
werden. Zusätzlich
wird das Transferieren der Daten in der Komponente vor einem Setzen
der neuen Adresse fortgesetzt. Nachdem die Daten vor dem Setzen
der neuen Adresse ausgegeben worden sind, werden dann die Daten von
der neuen Adresse kontinuierlich von dem Ausgaberegister 109 ausgegeben.
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Die
Ausgabegeschwindigkeit solcher Daten ist die selbe wie die des Pipeline-SDRAM.
Die zwei durch die durchgezogenen Linien in 2A getrennten
Zyklen zeigen das ursprüngliche
Betriebs-Timing bzw. Betriebszeitverhalten in dem SDRAM von 1.
Das Betriebs-Timing nach dem Setzen der neuen Adresse ist um einen
Zyklus von dem ursprünglichen
Betriebs- Timing
verschoben, was in durch die punktierten Linien getrennten Zweier-Zyklus-Operationen
resultiert.
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3 ist
ein Schaltkreisdiagramm des SDRAM von 1.
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Wie
in 3 gezeigt nimmt das Zwischenspeichergatter 103,
in Ansprechen auf das Steuersignal P1, eine Adresse Ai auf und speichert
sie zwischen. Die aufgenommene Adresse wird bei dem Adressendecoder 105 decodiert,
und zwei benachbarte Spaltenauswählleitungen
CSL werden ausgewählt.
Das von dem Adressendecoder 105 ausgegebene Spaltenauswählsignal
ist ausgebildet, von dem Zwischenspeichergatter 107 in
einem Zyklus ausgegeben zu werden, der dem Zyklus nächstfolgend
ist, in welchem die Adresse aufgenommen worden ist. Wie früher beschrieben
wird das Zwischenspeichergatter 107 nur aktiviert, wenn
eine neue Adresse in einem spezifischen Zyklus gesetzt worden ist,
d.h. einem Sperrzyklus. In anderen Zyklen als den Sperrzyklen geht
das Spaltenauswählsignal
durch das Zwischenspeichergatter 107. Die Potentiale der
zwei benachbarten Spaltenauswählleitungen
CSL gehen auf hoch, die bereits von der Speicherzelle gelesenen und
in dem Abfühlverstärker gehaltenen
Daten erscheinen auf vier Paaren von lokalen Datenbussen LDB. In
dem in 3 gezeigten SDRAM werden zwei Zyklen verwendet,
mit einem Startzähler
von dem Zyklus, in welchem die Adresse gesetzt worden ist, bis die
Daten auf den lokalen Datenbus LDB gegeben worden sind.
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Nachdem
die Daten auf den lokalen Datenbus LDB gegeben worden sind, werden
zwei der vier Paare der lokalen Datenbusse ausgewählt. Die
Daten in den ausgewählten
zwei Paaren der lokalen Datenbusse LDB werden verstärkt und
an zwei Paare der globalen Datenbusse GDB transferiert. Für diese Operation
bzw. diesen Betrieb wird ein Datenbus-Abfühlschaltkreis 113 mit
einer Auswählfunktion
verwendet. Die an den globalen Datenbus GDB transferierten Daten
werden weiter an ein Ausgaberegister 109 transferiert.
In diesem Fall werden die Daten bei einem Verwürfler 115 gesetzt,
damit sie für
ein serielles Zugreifen geeignet sind, und die resultierenden Daten
werden an das Ausgaberegister 109 geliefert. Zwei Bits
werden in jedem der in dem Ausgaberegister 109 enthaltenen
zwei Register R1 und R2 (oder Registern R3 und R4) gespeichert.
Die in den Registern R1, R2 (oder Registern R3, R4) gespeicherten Daten
werden Bit für
Bit ausgegeben. Während
der Zeit, von der die Daten auf den lokalen Datenbus LDB gegeben
werden, bis sie von dem Ausgaberegister 109 ausgegeben
worden sind, werden zwei Zyklen, der dritte und vierte Zyklus, verwendet,
zählend von
dem Zyklus, in welchem die Adresse gesetzt worden ist.
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In
dem SDRAM von 3 wird solch eine Operation
bei regulären
Intervallen von zwei Zyklen wiederholt, wie in 2A gezeigt.
Wenn eine neue Adresse in einem Zyklus (oder einem Sperrzyklus) gesetzt
wird mit einem Abweichen von den Intervallen der zwei Zyklen, aktiviert
Steuersignal P2 das Zwischenspeichergatter 107, was den
Daten vor dem Setzen der neuen Adresse ermöglicht, auf den lokalen Datenbus
gegeben zu werden. Zur selben Zeit wird die neu gesetzte Adresse
decodiert.
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Durch
Betreiben des SDRAM auf diese Weise wird verhindert, dass die Daten
vor dem Setzen der neuen Adresse durch die Daten von der neuen Adresse
zerstört
werden. Und zwar kann eine neue Adresse selbst in einem Zyklus gesetzt
werden, in welchem eine neue Adresse gesperrt wurde, gesetzt zu
werden, in dem Stand der Technik. Dieses reduziert Einschränkungen
auf das Timing eines Adresseneingebens.
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2B zeigt
den Vergleich zwischen dem Datenfluss in dem SDRAM der Ausführungsform, dem
Datenfluss in einem Pipeline-SDRAM
und dem Datenfluss in einem Register-SDRAM.
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Wie
in 2B gezeigt kann, für das SDRAM der Ausführungsform,
eine neue Adresse selbst in einem Zyklus gesetzt werden, in welchem
eine neue Adresse gesperrt wurde, gesetzt zu werden, in einem konventionellen
Register-SDRAM.
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In 2B ist
ein Beispiel mit einer Bündellänge von
4 gezeigt.
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Das
SDRAM der Ausführungsform
entspricht einem konventionellen Register-SDRAM in dem Operationsbereich
von dem Adressensetzen bis zu der Datenausgabe, und verbraucht weniger
elektrische Leistung als ein konventionelles Pipeline-SDRAM.
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Ferner
werden die Datenstücke,
für das SDRAM
der Ausführungsform,
von den in dem Ausgaberegister 109 enthaltenen Registern
R1 bis R4 eines nach dem anderen von Zyklus zu Zyklus in einer spezifischen
Reihenfolge ausgegeben, was einen seriellen Zugriff mit hoher Geschwindigkeit
realisiert.
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Bei
dem Verfahren eines Ausgebens der Datenstücke eines nach dem anderen
in der spezifischen Reihenfolge von den Registern R1 bis R4, kann
jedoch, wenn eine neue Adresse in einem von den Intervallen der
zwei Zyklen abweichenden Zyklus gesetzt worden ist, die Periode,
in der die Daten in dem Ausgaberegister 109 gespeichert
sind, von den Intervallen der zwei Zyklen abweichen. Diese Situation
ist in 2B gezeigt. Ein Verfahren zum
Bewältigen
der Abweichung der Periode eines Speicherns von Daten wird später erklärt werden.
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Als
nächstes
wird ein Verfahren zum Anheben der Potentiale zwei benachbarter
Spaltenauswählleitungen
beschrieben werden.
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4 ist ein Schaltkreisdiagramm des Adressendecoders 105 und
seiner zugehörigen Schaltanordnung.
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Wie
in 4 gezeigt sind Adressbusse AB1 und
AB2 bereitgestellt. Das niederwertigste Bit A0 einer Adresse in
dem Adressbus AB1 und das niederwertigste Bit A0 einer Adresse in
dem Adressbus AB2 entsprechen „0" bzw. „1". Zu einem anderen Adressbus
gesendete Adressbits sind höherwertig. Ein
Adressen-Generatorschaltkreis 117 produziert eine Adresse,
die gleich der in dem Zwischenspeichergatter 103 zwischengespeicherten
Adresse plus „1" ist. Der Adressen-Generatorschaltkreis 117 sendet
die 1-addierte Adresse und die in dem Zwischenspeichergatter 103 zwischengespeicherten
Adresse an den Adressenbus AB1 bzw. Adressenbus AB2. Dieses veranlasst
zwei benachbarte Spaltenauswählleitungen
CSLs auf hoch zu gehen.
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In
dem Adressendecoder 105 decodieren die den selben Bezugsziffern
zugewiesenen Bestandteile auf die selbe Weise. Die Bestandteile
sind so angeordnet, dass eine Adresse größer werden kann. Das Zwischenspeichergatter 107,
an das das Steuersignal P2 eingegeben wird, ist mit den Spaltenauswählleitungen
CSLs verbunden, die mit dem Ausgang des Adressendecoders 105 verbunden
sind, und speichert die Daten wie benötigt zwischen.
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Während in 3 und 4 benachbarte CSLs ausgewählt sind,
sind sie nicht notwendigerweise physikalisch Seite an Seite angeordnet,
sondern müssen
nur Seite an Seite in dem Adressierungsraum angeordnet sein.
-
Wenn
eine neue Adresse in einem von dem Intervall von zwei Zyklen abweichenden
Zyklus gesetzt worden ist, wird das Zwischenspeichergatter 107 aktiviert,
und eine Pipeline-Operation
wird in jedem Zyklus vorübergehend
ausgeführt.
Zu dieser Zeit kann die Periode, in welcher die Daten in dem Ausgaberegister 109 gespeichert
werden, von der Periode einer Speicherung bei den Intervallen von zwei
Zyklen abweichen und in Unordnung verfallen. Eine Maßnahme zum
Bewältigen
dieser Unordnung der Periode des Speicherns von Daten muss getroffen
werden.
-
5A und 5B sind
schematische Diagramme eines Ausgaberegisters, das ausgebildet ist, die
Unordnung der Periode zu bewältigen,
in welcher die Daten in dem Ausgaberegister 109 gespeichert werden. 5A zeigt
einen Zustand des Registers, und 5B zeigt
einen anderen Zustand des Registers.
-
Wie
in den 5A und 5B gezeigt,
wird das als die Ausgabedaten ausgegebene Signal erhalten durch
Scannen bzw. Abtasten der Ausgaberegister R1 bis R4 in einer spezifischen
Sequenz. Die Abtastsequenz der Ausgaberegister R1 bis R4 wird nicht
verschandelt oder übersprungen,
selbst wenn eine neue Adresse gesetzt worden ist. Durch weder ein
Verschandeln noch ein Überspringen
der Abtastsequenz ist eine Extrazeit, so wie eine Adressierungsänderungszeit,
nicht erforderlich zwischen Datenausgabezyklen, was es möglich macht,
die Daten in schnelleren Zyklen auszugeben.
-
Zuerst
wird angenommen, wie in 5A gezeigt,
dass zwei Bits von Daten in Ausgaberegister R1 und Ausgaberegister
R2 (REGA1 in der Figur) bzw. Register R3 und Register R4 (REGB3
in der Figur) gespeichert sind.
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In
den ersten zwei Zyklen werden zwei Bits von Daten in der REGA Gatterseite
gespeichert, und in den nächsten
zwei Zyklen werden die nächsten zwei
Bits in der REGB Gatterseite gespeichert. Es wird angenommen, dass
im Verlauf der Speicherperiode jeder zwei Zyklen eine neue Adresse
gesetzt worden ist in einem von der Speicherperiode abweichenden
Zyklus. In diesem Fall werden die der neu gesetzten Adresse entsprechenden
Daten auf dem globalen Datenbus GDB erscheinen. Zum Beispiel werden
die Daten, die von dem Ausgaberegister R2 ausgegeben sind, nachdem
die Daten von dem Ausgaberegister R1 ausgegeben worden sind, die
der neu gesetzten Adresse entsprechenden Daten sein. Dann wird sich
die Aufteilung der Datenspeicherung wie in 5B gezeigt ändern.
-
Nachdem
die der neu gesetzten Adresse entsprechenden Daten auf dem globalen
Datenbus GDB erschienen sind, in den ersten zwei Zyklen, werden
die Daten im Ausgaberegister R2 und Ausgaberegister R3 (REGA2 in
der Figur) gespeichert, und in den nächsten zwei Zyklen werden die
Daten im Ausgaberegister R4 und Ausgaberegister R1 (REGB4 in der
Figur) gespeichert.
-
Wenn
die der neu gesetzten Adresse entsprechenden Daten auf dem globalen
Datenbus GDB in Synchronisation mit der Speicherungsperiode jede
zwei Zyklen erschienen sind, wird die Aufteilung des Gatters für die REGA
Seite und des der REGB Seite nicht geändert. Nur wenn die der neu
gesetzten Adresse entsprechenden Daten auf dem globalen Datenbus
GDB in einem von der Speicherungsperiode jede zwei Zyklen abweichenden
Zyklus erschienen sind, werden die Aufteilungen des Gatters für die REGA
Seite und des Gatters für
die REGB Seite von 5A zu 5B oder
von 5B zu 5A geändert.
-
Wenn
die der neu gesetzten Adresse entsprechenden Daten auf dem globalen
Datenbus GDB in einem von der Speicherungsperiode jede zwei Zyklen
abweichenden Zyklus erschienen sind, kann ein serielles Zugreifen
getätigt
werden, wie oben beschrieben, ungeachtet des Setzens der neuen Adresse,
durch Ändern
der Art des Aufteilens der Register R1 bis R4, um zu bewirken, dass
die Daten immer von den Registern R1 bis R4 in Sequenz ausgegeben
werden, ohne Verschandeln oder Überspringen
der Abtastsequenz der Register R1 bis R4. Dieses ermöglicht es,
die Daten immer in Zyklen für eine
hohe Geschwindigkeit auszugeben.
-
6 ist
ein Schaltkreisdiagramm des Ausgaberegisters 109 von 5A und 5B.
-
Wie
in 6 gezeigt werden die Daten bei einem Anschluss
Q ausgegeben. Wenn ein Signal HiZ auf Hoch geht, schaltet ein Ausgabetransistor 119 ab,
was den Anschluss Q auf eine hohe Impedanz bringt. Die in den Ausgaberegistern
R1 bis R4 bespeicherten Daten werden an den Anschluss Q durch Gattersignale
GR1 bis GR4 ausgegeben, die sequentiell und zyklisch auf Hoch gehen,
und dadurch den getakteten Inverter leitfähig machen.
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In 6 begründen die
Transfergatter REG11 bis REG42 das Gatter REGA und REGB. Zum Beispiel
sind die Transfergatter REG11 bis REG42 getaktete Inverter, wie
in 6 gezeigt.
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Von
den auf den vier Paaren von lokalen Datenbussen LDB erschienenen
Daten werden die ausgewählten
Daten zu den globalen Datenbussen GDB1 und GDB2 transferiert.
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Als
nächstes
wird die gesamte Datentransfersteuerung in dem SDRAM der Ausführungsform erklärt werden.
-
7 ist
ein Blockdiagramm des in dem SDRAM der Ausführungsform enthaltenen Datentransfer-Steuerungsrouten-Schaltkreises.
-
Wie
in 7 gezeigt wirkt der Datentransfer-Steuerungsrouten-Schaltkreis
in Synchronisation mit einem internen Takt (hier im nachfolgenden
ein Bündeltakt)
BCK, der auf der Basis eines externen Taktes produziert ist, und
steuert einen Datentransfer, so dass der Datentransfer mit dem Bündeltakt BCK
synchronisieren kann. Der Bündeltakt
wird bei dem Start eines Bündels
erzeugt. Ein Signal NBSRT (im nachfolgenden wird hierauf als Startsignal
für ein neues
Bündel
verwiesen), das angibt, dass ein neues Bündel gestartet worden ist,
wird an den Datentransfer-Steuerungsrouten-Schaltkreises
eingegeben. Der Datentransfer-Steuerungsrouten-Schaltkreises erzeugt
eine Gruppe von Signalen zum Steuern des Datentransfers größtenteils
auf der Basis des Bündeltaktes
BCK und des Startsignals für
ein neues Bündel
NBSRT.
-
Der
Datentransfer-Steuerungsrouten-Schaltkreises umfasst im Grunde:
einen Grundsteuerungs-Signalgenerator-Schaltkreis 207,
der eine Grundsteuerungs-Signalgruppe/SF erzeugt (hierbei bedeutet/„-(Balken)" ein Angeben eines
invertierten Signals oder eines Signals für eine negative Logik. In der
Figur ist „-(Balken)" über dem Symbol positioniert.)
entsprechend der Anzahl von Zyklen von dem Start des ersten Bündels in
Synchronisation mit Bündeltakt
BCK; einen Datentransfer-Steuerungschaltkreis 301, der
ein Aufteilungsanweisungssignal P2ON zum Aufteilen der Pipeline-Stufen, ein Signal ϕ2N
zum Berichten, ob der Zyklus ein geradzahliger Zyklus oder ein ungeradzahliger
Zyklus ist, zählend von
dem Start des ersten Bündels,
und Steuersignalgruppen S, ST2, SW, CC erzeugt zum Berichten, ob das
neue Bündel
in einem ungeradzahligen Zyklus oder einem geradzahligen Zyklus
gestartet hat, in Synchronisation mit dem Bündeltakt BCK und in Ansprechen
auf das Startsignal für
einen neues Bündel NBSRT
und Grundsteuerungs-Signalgruppe/SF; einen Ausgaberegister-Steuerungschaltkreis 401,
der eine Auswählsteuerungs-Signalgruppe
REG erzeugt zum Auswählen
und Steuern des Ausgaberegisters 109 auf der Basis des
Startsignals für
ein neues Bündel
NBSRT, der Signale ST2, SW, CC, der Grundsteuerungs-Signalgruppe/SF,
und dem geringwertigsten Bit A0 der Adresse in Synchronisation mit dem
Bündeltakt
BCK; und einen Vorladungssteuerungs-Signalgenerator-Schaltkreis 501,
der eine LDB Vorladungssteuerungs-Signalgruppe LDBPRCH erzeugt zum
Steuern des Vorladens des LDB auf der Basis des Startsignals für ein neues
Bündel
NBSRT, der Signale ST2, ϕ2, und des Anfangwertes A1int von
Bit A1 der Adresse in Synchronisation mit dem Bündeltakt BCK.
-
8 ist
ein detailliertes Blockdiagramm des Blockdiagramms von 7.
-
Wie
in 8 gezeigt umfasst der Datentransfer-Steuerungsschaltkreis 301:
einen Beurteilungsschaltkreis für
eine gerade Zahl/ungerade Zahl 311, der ein Signal ϕ2N
ausgibt zum Angeben eines geradzahligen Zyklus und ein Signal ϕ2N+1
zum Angeben eines ungeradzahligen Zyklus in Synchronisation mit
dem invertierten Bündeltakt/BCK
und in Ansprechen auf eine Grundsteuerungs-Signalgruppe/SF1 bis
/SF4, wobei die gerade Zahl und die ungerade Zahl bestimmt werden
durch Zählen
von dem Start des ersten Bündels;
einen Abfühlschaltkreis
für ein
Adressrücksetzen
für einen
ungeradzahligen Zyklus 321, der ein Signal S2 und ein Signal
S4 ausgibt, die berichten, dass die Adresse in einem ungeradzahligen
Zyklus zurückgesetzt
worden ist in Synchronisation mit dem invertierten Bündeltakt/BCK
und in Ansprechen auf ein Grundsteuerungs-Signal/SF2, ein Grundsteuerungs-Signal/SF4
und das Startsignal für
ein neues Bündel
NBSRT; einen Pipeline-Steuerungs-Signalgenerator-Schaltkreis 331,
der ein Aufteilungsanweisungssignal P2ON und ein Steuersignal ST2
ausgibt in Synchronisation mit dem Bündeltakt BCK und in Ansprechen
auf das Signal ϕ2N+1 und das Startsignal für ein neues
Bündel
NBSRT; und einen Transfer-Signalgenerator-Schaltkreis 341, der Steuersignale
SW, CC, /CC ausgibt in Ansprechen auf Signal S2 und Signal S4.
-
Das
Ausgaberegister 401 umfasst: einen Aufteilungsänderungs-Signalumschalt-Schaltkreis 411,
der Aufteilungsänderungssignale
SR13 und SR24 ausgibt zum Geben von Anweisungen zum Ändern der
Kombinationen von Ausgaberegistern in Synchronisation mit dem Bündeltakt
BCK und in Ansprechen auf das Steuersignal ST2 und Steuersignal SW;
einen Aufteilungsänderungs-Signalgenerator-Schaltkreis 421,
der Aufteilungssignalgruppen REGA1 bis REGB4 ausgibt in Ansprechen
auf die Aufteilungsänderungssignale
SR13, SR24, Grundsteuerungs-Signalgruppen /SF1 bis /SF4, und Steuersignale
CC, /CC; und einen Ausgaberegister-Auswähl-Signalgenerator-Schaltkreis 431,
der Auswählsteuerungs-Signalgruppen REG11
bis REG42 ausgibt in Ansprechen auf die Aufteilungssignalgruppen REGA1
bis REGB4, das Startsignal für
ein neues Bündel
NBSRT, und das geringwertigste Bit A0 der Adresse.
-
Als
nächstes
wird jeder Schaltkreis im Detail beschrieben werden.
-
9 ist
ein Schaltkreisdiagramm eines Beispiels des Grundsteuerungs-Signalgenerator-Schaltkreises 201.
-
Wie
in 9 gezeigt ist das Beispiel des Grundsteuerungs-Signalgenerator-Schaltkreises 201 ein
Umlaufschieberegister, in welchem vier Stufen von mit dem Bündeltakt
BCK synchronsierenden Zwischenspeicherschaltkreisen 203 in
einem Ring verbunden sind.
-
19 ist
ein Schaltkreisdiagramm des Zwischenspeicherschaltkreises 203 von 9.
-
Die
Grundoperation des Zwischenspeicherschaltkreises 203 von 10 ist
wie folgt. Wenn zuerst der Bündeltakt
BCK auf Hoch geht, speichert der Zwischenspeicherschaltkreis 203 die
dem Eingang IN gelieferten Daten und gibt sie bei dem Ausgang OUT
aus. Wenn der Bündeltakt
auf Niedrig geht, fährt der
Zwischenspeicherschaltkreis 203 mit dem Ausgeben der zwischengespeicherten
Daten bei dem Ausgang OUT fort, wohingegen der Erststufen-Zwischenspeicherschaltkreis 203-1 eine
neue Dateneingabe bei dem Eingang IN empfängt.
-
Das
Schieberegister von 9 wird durch den Bündeltakt
BCK getrieben, der nur in einem Zyklus generiert ist, in welchem
ein Datentransfer ausgeführt
wird. In dem Rücksetzzustand
ist das Ausgabesignal/SF1 auf einem niedrigen Pegel und das Ausgabesignal/SF2
bis Signal/SF4 sind auf einem hohen Pegel. Jedesmal, wenn ein Zyklus
eines Bündeltaktes
BCK stattfindet, wird der Niedrig-Pegel-Ausgang von dem ersten Ausgabesignal/SF1
zu dem vierten Ausgabesignal/SF4 verschoben. Nach Starten der Datenbündel-Transferoperation,
in einem geradzahligen Zyklus, ist das zweite Ausgabesignal/SF2
oder das vierte Ausgabesignal/SF4 bei einem niedrigen Pegel. Wenn
die Startadresse eines neuen Bündels
erneut in einem ungeradzahligen Zyklus gesetzt wird, geht das Signal
S2 oder Signal S4, die an den Gate-Anschluss von Transistor 205-2 oder 205-4 eingegeben
sind, verbunden mit dem zweiten Ausgabesignal/SF2 oder vierten Ausgabesignal/SF4, auf
Hoch, was das zweite Ausgabesignal/SF2 oder das vierte Ausgabesignal/SF4
auf einen niedrigen Pegel setzt. Von dieser Zeit an startet ein
neuer Bündelschiebezyklus.
-
In
der vorliegenden Spezifikation wird der erste Zyklus in einem Bündel bestimmt,
der 0-te Zyklus zu sein, gefolgt durch den ersten Zyklus, den zweiten
Zyklus, ... . Der 0-te Zyklus, zweite Zyklus, vierte Zyklus, ...
sind als geradzahlige Zyklen definiert, und der erste Zyklus, dritte
Zykus, ... sind als ungeradzahlige Zyklen definiert.
-
11 ist
ein Schaltkreisdiagramm des Abfühlschaltkreises
für ein
Adressrücksetzen
für einen ungeradzahligen
Zyklus 321. 12 ist ein Schaltkreisdiagramm
des Transfer-Signalgenerator-Schaltkreises 341.
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Der
Abfühlschaltkreis
von 11 bestimmt, welchem Zyklus in dem Schieberegister
von 9 der Zyklus eines neuen Bündels entspricht, das an einer
(ungerade Zahl)-ten Stelle gesetzt ist. Wenn ein neues Bündel in
einem Bündel
nächststehend
zu dem Zyklus gestartet wird, in welchem das zweite Ausgabesignal/SF2
auf einem niedrigen Pegel ist, wird das Signal S2 auf Hoch gehen
beim Beginn des Zyklus, weil das Signal NBSRT auf Hoch geht beim Beginn
des Zyklus. Wenn ein neues Bündel
in einem Bündel
nächststehend
zu dem Zyklus gestartet wird, in welchem das vierte Ausgabesignal/SF4
auf einem niedrigen Pegel ist, wird das Signal S4 auf Hoch gehen
beim Beginn des Zyklus, weil das Signal NBSRT auf Hoch geht beim
Beginn des Zyklus. Die Signale S2, S4 setzen das Schieberegister
von 9 in den Zyklen, in welchen das Signal auf Hoch
gegangen ist, was das zweite Ausgabesignal/SF2 oder das vierte Ausgabesignal/SF4
auf einem niedrigen Pegel platziert, und dadurch einen neuen Zyklus
bzw. Umlauf des Schieberegisters startet.
-
In
dem Schaltkreis von 12 geht das Signal S2 oder Signal
S4 zuerst auf Hoch, was den Knoten SW auf Hoch platziert. Der Anfangszustand
des Knotens SW ist auf einem niedrigen Pegel. Wenn Signal S2 oder
Signal S4 zum zweiten Mal auf Hoch gehen, veranlasst dieses Knoten
SW, auf Niedrig zu gehen. Danach, jedesmal, wenn das Signal S2 oder Signal
S4 auf Hoch geht, ändert
der Knoten SW sich von Hoch nach Niedrig und von Niedrig nach Hoch
in dieser Reihenfolge.
-
Der
Anfangszustand des Knotens C des Schaltkreises von 12 befindet
sich auf einem hohen Pegel. Jedesmal, wenn sich Knoten SW von einem
hohen auf einen niedrigen Pegel ändert, ändert sich
Knoten CC von Niedrig auf Hoch und dann von Hoch auf Niedrig. Knoten/CC
ist ein Komplementärknoten
vom Knoten CC. Vom Knoten/CC wird ein durch Invertieren des Pegels
von Knoten CC erhaltenes Signal abgeführt. Die von diesen Knoten
CC und Knoten/CC abgeführten
Signale werden verwendet, um das Ändern der Datenspeicherungsaufteilung des
in den 5A und 5B gezeigten
Ausgaberegisters zu steuern. Die Details davon werden später beschrieben
werden.
-
13 ist
ein Schaltkreisdiagramm eines Beispiels des Beurteilungsschaltkreises 311 für eine gerade
Zahl/ungerade Zahl.
-
Der
Schaltkreis 311' von 13 beurteilt,
ob der Zyklus ein geradzahliger Zyklus oder ein ungeradzahliger
Zyklus ist durch Vergleichen des geringwertigsten Bits A0 der Adresse
mit der Ausgabe A0int von dem internen Zähler, weil der Bündelzugriff
seriell ist.
-
Wie
in 13 gezeigt wird, beim Schaltkreis 311', das geringwertigste
Bit A0 der Adresse bei dem Start eines neuen Bündelzugriffs zwischengespeichert.
Wenn das den Start eines neuen Bündels
spezifizierende Signal NBSRT auf Niedrig geht, bewirkt dies, dass
A0 beim Knoten N1 zwischengespeichert wird. Dann wird A0 mit der
Ausgabe A0int von einem internen Zähler verglichen. Der Anfangswert
von Knoten N1 und der der Ausgabe A0int für den internen Zähler werden
so gesetzt, dass sie ungleich zueinander sein können. Nachdem die Operation
gestartet worden ist, ändern
sich die Anfangswerte gemäß dem Signal/NBSRT
und der Ausgabe A0int für den
internen Zähler.
Signal ϕ2N+1 geht zum Beispiel auf Niedrig bei dem Ansteigen
des Bündeltaktsignals BCK
in dem ersten Zyklus und geht auf Hoch bei dem nächsten Ansteigen, weil der
Wert von Knoten N1 mit dem Wert der Ausgabe A0int für den internen
Zähler zusammenfällt. Bei
dem Ansteigen des Bündeltaktsignals
BCK ist das Signal, das angibt, ob der Zyklus ein geradzahliger
Zyklus oder ein ungeradzahliger Zyklus ist, zählend von dem ersten Zyklus
in dem Bündel,
immer auf einem hohen Pegel.
-
14 ist
ein Schaltkreisdiagramm eines anderen Beispiels des Beurteilungsschaltkreises 311 für eine gerade
Zahl/ ungerade Zahl.
-
Der
Schaltkreis 311' von 13 beurteilt,
ob der Zyklus ein geradzahliger Zyklus oder ein ungeradzahliger
Zyklus ist durch Verwenden der Grundsteuerungs-Signalgruppe/SF,
wie in 7 und 8 gezeigt.
-
Ein
Vorteil des Schaltkreises 311 ist, dass er nicht den Zustand
des geringwertigsten Bits der Bündelzugriffsadressierung
verwendet, anders als der Schaltkreis 311' von 13. Signal/SF1
bis Signal/SF4 gehen auf Niedrig in Sequenz nur auf der Basis der
Anzahl von Zyklen des Bündeltaktes
BCK. Deshalb gehen, in geradzahligen Zyklen, Signal/SF2 und Signal/SF4
auf Niedrig, wohingegen in ungeradzahligen Zyklen, Signal/SF1 und
Signal/SF3 auf Niedrig gehen. In dem Schaltkreis 311 von 14 werden
diese Signale bei dem Fallen des Bündeltaktes BCK in der letzteren
Hälfte
des Zyklus zwischengespeichert, was es ermöglicht, ein Signal, das angibt,
ob der Zyklus ein geradzahliger oder ein ungeradzahliger Zyklus
ist, bei dem Ansteigen des Bündeltaktssignals
BCK zu produzieren.
-
15 ist
ein Schaltkreisdiagramm des Pipeline-Steuerungs-Signalgenerator-Schaltkreises 331.
-
Ein
von dem Schaltkreis 331 von 15 ausgegebenes
Signal P2ON ist ein Signal, das angibt, dass Signal NBSRT in einem
ungeradzahligen Zyklus auf Hoch geht. Das Signal P2ON startet eine Steuerung
zum Betreiben der in den 1 und 3 gezeigten
Zwischenspeichergatter 107. Ein Betreiben des Zwischenspeichergatters 107 bewirkt,
dass die zweite Pipeline-Stufe S2 in der Pipeline erscheint, was
es der Pipeline-Operation in der zweiten Stufe ermöglicht,
vorübergehend
zu der Pipeline in der dritten Stufe zu wechseln. Signal P2ON wird
bei dem Beginn des Zyklus zwischengespeichert, und wenn der Bündeltakt
BCK in dem Zyklus auf Niedrig geht, wird es als ein Signal ST2 ausgegeben.
Das Signal ST2 wird als Vorladungssteuerung von LDB verwendet.
-
16 ist
ein Schaltkreisdiagramm des Vorladungssteuerungs-Signalgenerator-Schaltkreises 501.
Die LDB-Vorladungsoperation wird in jedem Zyklus in dem Pipeline-Typ
ausgeführt.
In einem 2-Bit-Vorhol-Typ wird die LDB-Vorladungsoperation bei Intervallen
von zwei Zyklen durchgeführt,
was den Leistungsverbrauch reduziert und den Operationsspielraum
größer macht.
Bei dem SDRAM der vorliegenden Erfindung, weil ein neues Bündel in
einem ungeradzahligen Zyklus startet, bewirkt eine Ankunft von Signal
NBSRT jedoch, dass das SDRAM vorübergehend
in dem Pipeline-Typ betrieben wird, was ein Umschalten der Vorladungssteuerung
notwendig macht.
-
Zum
einfacheren Verständnis
ist die Korrespondenz zwischen LDB und Adressbits gezeigt.
-
17 zeigt
die Beziehung zwischen den Adressbussen AB1 und AB2 von 4 und LDB1, LDB2, LDB3, LDB4 (die Klammerzahlzeichen
in der Figur) und den niederwertigen Bits A0, A1 im seriellen Zugriff
von 3.
-
Wenn
zwei aufeinander folgende Bits von Daten transferiert werden, werden
vier Bits von Daten gleichzeitig transferiert. Dann werden zwei
Bits von Daten von den transferierten Daten durch das Auswählgatter 113 mit
einer Auswählfunktion
(siehe 1 und 3) ausgewählt. Die Beziehung zwischen
den transferierten vier Bits und den ausgewählten zwei Bits ist wie folgt.
-
Die
vier Bits bilden aufeinander folgende Bits von Daten in einem Bündelzugriff.
Zwei von den vier Bits ausgewählte
Bits bilden das erste und zweite Bit oder das zweite und dritte
Bit, abhängig
von der Zugriffsreihenfolge. Dieses ist so, weil die Adresse zum Auswählen CSL
immer zusammen mit dieser Adresse plus 1 verwendet wird, wie in 4 beschrieben.
-
Dadurch
ermöglicht
ein Senden von vier Bits von Daten bei Intervallen von zwei Zyklen
auf LDB, dass ein Bündelzugriff
kontinuierlich ausgeführt
wird, bei einer gegebenen Adresse startend. Das Vorladen von LDB
braucht nicht für
sämtliche
der vier Paare bei Intervallen von zwei Zyklen getan zu werden.
Das Gatter 11 mit einer Auswählfunktion lädt die ausgewählten zwei
Paare vor, die den Datentransfer beendigt haben. Die Paare sind
LDB1 und LDB2 oder LDB3 und LDB4. Diese Paare werden durch das Spaltenauswählsignal
CSL gleichzeitig ausgewählt.
-
Wenn
die Startadresse des Bündelzugriffs nicht
erneut im Verlauf des LDB-Vorladens gesetzt wird, wird ein Vorladen
auf LDB1 und LDB2 oder LDB3 und LDB4 angewendet werden, zu welchen
die neuen Daten transferiert werden gemäß der internen Adresse A1int
des Zugriffs, jedes Mal wenn ein geradzahliger Zyklus ankommt, wie
in 16 gezeigt. Wenn die Startadresse des Bündelzugriffs
erneut in einem geradzahligen Zyklus gesetzt wird, wird ein Vorladen
auf sämtliche
der vier Paare LDB1, LDB2, LDB3 und LDB4 in dem Zyklus bewirkt werden,
der auf einen Vorladungszyklus fällt.
Dieses ist so, weil im Gesamten vier neue Bits an den LDB transferiert werden.
Wenn die Startadresse des Bündelzugriffs
in einem ungeradzahligen Zyklus gesetzt wird, selbst wenn die Anzahl
von Pipeline-Stufen vorübergehend zunimmt,
würde ein
erzwungenes Vorladen die ausgewählten
Daten zerstören.
Um dieses zu verhindern, in einem Zyklus nächststehend zu dem Zyklus, in
dem ein Rücksetzen
getätigt
worden ist, werden LDB1, LDB2, LDB3 und LDB4 alle vorgeladen. Das bei
dem Schaltkreis von 15 produzierte Signal ST2 steuert
das Vorladen. Wenn Signal ST2 auf einem hohen Pegel ist, wird Vorladen
in einem Zyklus bewirkt, in welchem der Bündeltakt BCK auf Hoch geht.
-
19 und 20 sind
Betriebswellenformdiagramme des SDRAM.
-
In
beiden 19 und 20 wird
angenommen, dass die Datenlänge
in einem Bündeldatenzugriff 8 ist.
Bei dem externen Takt CLK entsprechen die mit Zahlzeichen markierten Teilstücke Bündeltakt BCK.
Ein Signal/CE ist ein Befehlssignal zum Spezifizieren eines neuen
beginnenden Zyklus eines Bündelzugriffs.
Bei dem Ansteigen des Bündeltaktes BCK
in einem das Befehlssignal enthaltenden Zyklus wird die Startadresse
des Bündelzugriffs
aufgenommen. Die Zahl von LDB, auf welchen die Daten von der durch
den Befehl gesetzten Adresse erscheinen sollen, ist zusammen mit
der Wellenform des Signals/CE gezeigt. Die Auswahlbeziehung zwischen den
Spaltenauswählleitungen
CSL und LDB ist wie in 18 gezeigt. Wenn zum Beispiel
Spaltenauswählleitung
CSL0 ausgewählt
worden ist, werden LDB1 und LDB2 ausgewählt werden, und die Daten werden zu
den ausgewählten
LDB1 und LDB2 transferiert.
-
19 zeigt
die Betriebswellenformen zur Zeit, wenn ein neues Bündel in
einem geradzahligen Zyklus gestartet wird. Genauer genommen, ist
eine Adresse gesetzt worden, so dass die auf LDB4 erschienenen Daten
bei dem Beginn des achten Zyklus sein können.
-
Wie
in 19 gezeigt ändert
sich das interne Adressenbit A1int von „1" auf „0", nach dem Adressensetzen durch einen
Befehl (siehe die Wellenform von /CE).
-
In
dem ersten Bündel
sind die Daten auf LDB2 bei dem Beginn. Deshalb werden LDB1, LDB2, LDB3
und LDB4 in einem vorgeladenen Zustand vom Vorgeladenwerden gestoppt,
was es CSL0 und CSL ermöglicht,
auf Hoch zugehen, die Daten liefernd. Wenn Auswählgatter 113 in einen
Durchschaltzustand geht, was es LDB2 und LDB3 ermöglicht,
mit GDB verbunden zu werden, ermöglicht
dieses, dass die Daten transferiert werden. Die transferierten Daten
werden in Ausgaberegister R1 und Ausgaberegister R2 gespeichert,
die in einem Durchgangszustand sind.
-
Von
dem zweiten Zyklus an geht CSL2 auf Hoch, was es ermöglicht,
dass die neuen Daten nur zu LDB1 und LDB2 transferiert werden. Deshalb
wird ein Vorladen bei dem Beginn des Zyklus getätigt. Zu dieser Zeit geht Auswählgatter 113 in
einen Haltezustand, und trennt LDB2 vom vorzuladenden GDB. Zwischenzeitlich
gehen Ausgaberegister R1 und R2 in einen Haltezustand Hoch, und
Ausgaberegister R3 und R4 gehen in einen Durchgangszustand. Wenn dann
Auswählgatter 113 in
einen Durchgangszustand geht, was bewirkt, dass LDB4 und LDB1 mit GDB
verbunden werden, ermöglicht
dieses, dass die Daten auf GDB erscheinen. Die Daten werden dann in
dem Ausgaberegister gespeichert.
-
Von
dem vierten Zyklus an geht CSL3 auf Hoch, was es ermöglicht,
dass die neuen Daten nur zu LDB3 und LDB4 transferiert werden, und
die selben Operationen laufen ab.
-
Wenn
ein neues Bündel
in dem achten Zyklus gesetzt worden ist, werden die neuen Daten
auf sämtlichen
von LDB1 bis LDB4 erscheinen. Deshalb sind LDB1 bis LDB4 alle vorgeladen
bei dem Beginn des achten Zyklus. CSLm+0 und CSLm+1 gehen auf Hoch,
was es den Daten ermöglicht,
auf LDB zu erscheinen. Auswählgatter 113 verbindet
LDB4 und LDB1 mit GDB, wodurch die Daten transferiert werden. Der
Datentransfer fährt
wie oben beschrieben fort.
-
Das
zweite Bündel
ist nahezu das selbe wie das erste Bündel, abgesehen von nur der
Auswahl des Auswählgatters 113 und
des Zustands der in dem Ausgaberegister gespeicherten Daten.
-
Weil
ein neues Bündel
in dem Verlauf des zweiten Bündels
nicht gesetzt wird, stoppt das Bündeltaktsignal
BCK nach acht Zyklen, und das Datenzugreifen stoppt bei dem 15.
Zyklus.
-
20 zeigt
die Betriebswellenformen zur Zeit, wenn ein neues Bündel in
einem ungeradzahligen Zyklus gestartet wird. Genauer genommen, ist ein
neues Bündel
in dem siebten Zyklus gesetzt worden.
-
In
diesem Fall schreitet der Betrieb wie in 19 gezeigt
voran, bis der Start eines neuen Bündels in dem siebten Zyklus
gesetzt worden ist. Weil das neue Setzen in dem siebten Zyklus in
einem ungeradzahligen Zyklus getätigt
wird, werden LDB1 bis LDB4 alle in dem achten Zyklus wie in 16 erläutert vorgeladen.
Die in dem siebten Zyklus zwischengespeicherte Adresse hebt CSLm+0
und CSLm+1 in dem achten Zyklus an, weil die Pipeline-Operation
in der zweiten Stufe S2 vorübergehend
ausgeführt
wird. In dem siebten Zyklus werden die Datenstücke auf LDB4 und LDB1 in den
vorhergehenden Bündeln
in Ausgaberegister R3 und Ausgaberegister R4 gespeichert. Nur die
Daten auf LDB4 in Ausgaberegister R3 werden ausgegeben. Die Daten
auf LDB1 in Ausgaberegister R4 werden mit den Daten auf LDB3 auf der
Startadresse eines neuen Bündels
als ein Ergebnis des Umschaltens bei dem Auswählgatter 113 und Transfer
der neuen Daten zu LDB in dem achten Zyklus ersetzt. Wie in 5A und 5B erläutert, wird
die Aufteilung der Datenspeicherung in dem Register von dem achten
Zyklus an geändert.
Von dem neunten Zyklus an wird die ursprüngliche Operation des Bündelzugriffs
mit dem siebten Zyklus bei dem Beginn ausgeführt, das Bündeltaktsignal BCK wird in dem
14. Zyklus gestoppt, in welchem das Bündel des achten Zyklus endet,
und das Datenzugreifen wird in dem 14. Zyklus gestoppt.
-
Der
Ausgaberegister-Steuerungschaltkreis 401 zum Ändern dr
Aufteilung der Ausgaberegister, verknüpft mit den 5A und 5B in
dem achten Zyklus, wird nun beschrieben werden.
-
21 ist
ein Schaltkreisdiagramm des Aufteilungsänderungs-Signalumschalt-Schaltkreis 411.
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In
dem Anfangszustand des Schaltkreises 411 von 21 ist
Signal SR13 auf einem hohen Pegel. Signal SW wird von dem Schaltkreis 341 von 12 ausgegeben
und ändert
sich von einem niedrigen Pegel auf einen hohen Pegel durch das Setzen in
dem ersten ungeradzahligen Zyklus. Danach wechselt es zwischen dem
niedrigen Pegel und dem hohen Pegel ab. Wenn Signal SW auf Niedrig,
Hoch und Niedrig in dieser Reihenfolge geht, geht Signal SR13 auf
Hoch, Niedrig und Hoch in dieser Reihenfolge, und Signal SR24 geht
auf Niedrig, Hoch und Niedrig in dieser Reihenfolge. Der Zustand ändert sich,
nachdem eine gewisse Zeitperiode verstrichen ist, seit dem Zyklus
nächststehend
zu dem Zyklus, in welchem der Pegel von Signal SW sich änderte.
Dieses ist so, weil das Signal, das durch das logische Produkt (UND)
von (Signal ST2 und) Bündeltakt
BCK zwischengespeichert ist, über
einen Verzögerungsschaltkreis
D als Signal SR13 bzw. Signal SR24 ausgegeben wird. Solch ein Timing
wird gesetzt, um den Datentransfer mit dem Umschalten des Ausgaberegisters
zu synchronisieren.
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22 ist
ein Schaltkreisdiagramm des Aufteilungsänderungs-Signalgenerator-Schaltkreises 421.
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Wie
in 22 gezeigt, sind Signal/SF1 und Signal/SF3 die
Ausgaben des Schieberegister 201 von 9,
und Signal CC und Signal/CC sind die von dem Schaltkreis 341 von 12 ausgegeben
Signale. Wenn sich der Pegel von Signal CC ändert, veranlasst dieses Signal/SF1
seine Rolle mit Signal/SF3 zu tauschen. Dieses ist so, weil die
Reihenfolge, in welcher die Daten in den Aufteilungen gespeichert
werden, geändert
werden muss, da die Aufteilung der Ausgaberegister geändert ist,
was später
erläutert werden
wird. Signal SR13 und Signal SR24 sind die der Weise entsprechenden
Signale, in der das Register aufgeteilt ist. Wenn bewirkt ist, dass
Signal SR13 und Signal SR24 der Aufteilung des Ausgaberegisters
von 5A und 5B entsprechen,
dann entspricht Signal SR13 einer Kombination von Ausgaberegister
R1 und Ausgaberegister R2 und einer Kombination von Ausgaberegister
R3 und Ausgaberegister R4, und Signal SR24 entspricht einer Kombination von
Ausgaberegister R2 und Ausgaberegister R3 und einer Kombination
von Ausgaberegister R4 und Ausgaberegister R1. Der Grund, warum
die Ausgabesignale REGB4, REGA2, REGA1 und REGB3 des Schaltkreises
von 22 an ein aus NOR-Schaltkreisen zusammengesetztes
Flip-Flop eingegeben werden, ist der, dass, wenn die Aufteilung
der Ausgaberegister geändert
wird, das Anfangssetzen erfolgt, um die Gatter zu den Aufteilungen
zu öffnen,
in welchen die Daten gespeichert werden sollten. In der Figur geben
die Symbole D und d Verzögerungsschaltkreise
zum Produzieren einer geeigneten Verzögerung an.
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23 ist
ein Schaltkreisdiagramm des Register-Auswähl-Signalgenerator-Schaltkreises 431.
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Einer
von GDB1 und GDB2 in 3 entspricht dem niederwertigsten
Bit A0 von „0" der Adresse, und
der andere entspricht dem niederwertigsten Bit A0 von „1". Sie entsprechen
auch GDB1 und GDB2 von 6. In einem den Beginn des Bündels spezifizierenden
Zyklus wird das niederwertigste Bit A0 der Adresse in irgendeinem
der vier Zwischenspeicherabschnitte 433-1, 433-2, 433-3 und 433-4 gespeichert,
die Signale ausgeben zum Steuern der Aufteilung eines Ausgaberegisters,
das außer
Betrieb ist zu dieser Zeit. Wenn die Daten in REGA1 Abschnitt von 5A und 5B gespeichert
werden sollen, wird das niederwertigste Bit A0 nicht zu dem durch
Signal/REGA1 geöffneten
und geschlossenen Zwischenspeicherabschnitt 433-1 von 23 transferiert,
weil Signal/REGA1 auf einem niedrigen Pegel ist, sondern zu den
anderen Zwischenspeicherabschnitten 433-2, 433-3, 433-4 transferiert.
Abhängig von
dem Wert des niederwertigsten Bits A0 geht irgendeines der Signale/RE10
bis Signal/RE41 auf Niedrig bei dem Beginn des neuen Bündels gemäß der Aufteilung
des Registers, in welchem die Daten gespeichert werden. Dieses veranlasst
die zwei entsprechenden Transfergattersignale auf Hoch zu gehen.
Wenn zum Beispiel/RE30 auf Niedrig geht, werden Signale REG31 und
REG42 auf Hoch gehen, was bewirkt, dass die Daten auf GDB1 in Ausgaberegister
R3 gespeichert werden und die Daten auf GDB2 in Ausgaberegister
R4 gespeichert werden.
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24 veranschaulicht
die Änderung
der Ausgaberegisteraufteilung zu der Zeit, wenn ein neues Bündel gesetzt
worden ist. Sie zeigt auch, wie Signal SW und Signal CC, von dem
Schaltkreis 341 von 12 ausgegeben,
sich ändern.
Die obere Zeile in der Figur veranschaulicht die ursprüngliche
Registeraufteilung. Es wird angenommen, dass in dem Bündelzugriff
das erste ungeradzahlige Setzen getätigt ist. Die individuellen
Signale verbleiben in dem Anfangszustand; Signal SW ist auf einem
niedrigen Pegel und Signal CC ist auf einem hohen Pegel, bis das
erste Setzen getätigt
ist.
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Es
gibt zwei Weisen eines Aufteilens der Ausgaberegister, wie in 24 gezeigt.
Die aufgeteilten Blöcke
sind durch A1, B3, A2 und B4 angegeben, wie in 24 gezeigt.
Die Aufteilungen A1, B3 wechseln mit den Aufteilungen A2, B4 ab.
Die Reihenfolge, in der die Daten gespeichert werden, sind derart,
dass der Block, in dem die Daten gespeichert sind, sich zwischen
den schraffierten aufgeteilten Blocks und zwischen den unschraffierten
aufgeteilten Blocks bewegt. Wenn ein neues Setzen getätigt wird, während A1
die Daten speichert, wird A2 die Daten als nächstes speichern. Wenn ein
Setzen getätigt wird,
während
A2 die Daten speichert, wird B3 die Daten als nächstes speichern. Signal SW ändert den Zustand,
jedes Mal, wenn ein Setzen in einem ungeradzahligen Zyklus getätigt ist.
Zum Erreichen der in der Figur gezeigten Transfersequenz wird ein
Signal benötigt,
das such bei Intervallen von zwei Zyklen ändert. Solch ein Signal ist
Signal CC. In der Abwesenheit einer Steuerung durch solch ein Signal
behält
die Aufteilung in der oberen Zeile ein Abwechseln mit der Aufteilung
gerade darunter bei und kann die Sequenz nicht voranschreiten. Genauer
genommen, in dem Schaltkreis von 22, tauscht
Signal/SF1 seine Rolle mit Signal/SF3, wenn sich Signal CC ändert, das
Signal zum Steuern des Transfergatters in Phase bezüglich des
Schieberegisters von 7 führend.
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25 und 26 zeigen
Betriebswellenformen zum Erläutern
einer Steuerung des Ausgaberegisters. Diese Betriebswellenformen
entsprechen 20, wo der Datentransferzustand
gezeigt ist.
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Wenn
ein Bündel
in dem 0-ten Zyklus startet, startet das Schieberegister mit anfangs
auf einen niedrigen Pegel gesetztem Signal/SF1 seinen Betrieb, wie
in 25 gezeigt. Wenn das durch den in 13 oder 14 gezeigten
Schaltkreis erzeugte Signal ϕ2N+1 sich wie in 25 gezeigt ändert, spezifiziert
dieses einen ungeradzahligen Zyklus. Signal/SF1 geht auf Hoch, was
Signal REGA1 auf einen hohen Pegel und Signal REGB3 auf einen niedrigen Pegel
stellt. Signal/SF3 geht auf Hoch, was Signal REGA1 auf einen niedrigen
Pegel und Signal REGB3 auf einen hohen Pegel stellt. Wenn die Daten
in einem aufgeteilten Block zu einem anderen in dem Ausgaberegister
gespeichert werden und ein neues Bündel in einem ungeradzahligen
Zyklus 7 gesetzt wird, ändern
sich Signal P2ON und Signal ST2 von dem Schaltkreis von 15 und
Signal SW von dem Schaltkreis von 12. Wenn
in dem achten Zyklus Signal SR13 von dem Schaltkreis von 21 auf Niedrig
geht und Signal SR24 auf Hoch geht, wird das Signal zum Steuern
von B3A1 Aufteilung in dem Schaltkreis von 22 zu
dem Signal zum Steuern von B4A2 Aufteilung geändert. Die Rückkopplung von
Signal REGB3 zu dem NOR-Schaltkreis befähigt Signal REGB4 zum hurtigen
Ansteigen. Als nächstes bewirkt
das Ansteigen von/SF1, dass Signal REGB4 auf Niedrig geht und Signal
REGA2 auf Hoch geht. Danach wird ein Ändern durch Signal/SF3 bewirkt. Dieses
entspricht der Zustandsänderung
zu der Zeit, wenn die Anzahl von Einstellungen bzw. Setzungen eins
ist in 22, und der Operation eines
Speicherns der Daten durch B4 und A2. Nachdem das Bündel in
dem 14. Zyklus vollendet ist, verbleiben die individuellen Signale
in den letzten Zuständen,
sich für
das nächste
Bündel
vorbereitend. 26 veranschaulicht Betriebswellenformen
zu der Zeit, wenn ein anderes Bündel
nach diesem gesetzt worden ist.
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In 26 wird
angenommen, dass ein neues Bündel
in dem 0-ten Zyklus
startet, nachdem eine kurze Zeit seit dem vorhergehenden Bündel verstrichen
ist. Wenn Signal/SF3 auf Hoch geht, was ein Bündel startet, bewirkt dieses,
dass Signal REGA2 auf Niedrig geht und Signal REGB4 auf Hoch geht. Im
Unterschied zu 25 speichern die aufgeteilten Blöcke A2B4
die Daten. Wenn ein neues Bündel
in dem siebten Zyklus gesetzt worden ist, geht Signal SW auf Niedrig
und Signal CC geht auf Niedrig. Wenn in dem achten Zyklus Signal
SR13 von dem Schaltkreis von 21 auf
Hoch geht und Signal SR24 auf Niedrig geht, wird das Signal zum
Steuern von B4A2 Aufteilung in dem Schaltkreis von 22 zu
dem Signal zum Steuern von B3A1 Aufteilung geändert. Die Rückkopplung
von Signal REGB2 zu dem NOR-Schaltkreis befähigt Signal REGB3 zum hurtigen
Ansteigen. Als nächstes,
als ein Ergebnis des Ansteigens von/SF3, ist Signal CC auf einem
niedrigen Pegel, was bewirkt, dass Signal/SF1 seine Rolle mit Signal/SF3
in dem Schaltkreis von 22 tauscht. Dieses bewirkt,
dass Signal REGB3 auf Niedrig geht und Signal REGA1 auf Hoch geht.
Danach wird ein Ändern
durch Signal/SF1 bewirkt. Dieses entspricht der Zustandsänderung
zu der Zeit, wenn die Anzahl von Einstellungen bzw. Setzungen 2 ist
in 24, und der Operation eines Speicherns der Daten
durch Signale B3 und A1.
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Wie
soweit beschrieben ist es mit der vorliegenden Erfindung möglich, eine
Synchron-Halbleiter-Speicherkomponente bereitzustellen, die, obwohl sie
ein Ausgaberegister für
eine serielle Datenausgabe hat, fähig ist zum Leiten einer Adresse
zu einem Datentransferpfad selbst in anderen als den begrenzten
Zyklen, und weniger elektrische Leistung verbraucht. Es ist auch
möglich,
eine Synchron-Halbleiter-Speicherkomponente
bereitzustellen, die fähig
ist zum seriellen Ausgeben der Daten kontinuierlich von dem Ausgaberegister,
selbst wenn eine Adresse zu einem Datentransferpfad gerichtet ist
in anderen als den begrenzten Zyklen. Ferner ist es möglich, eine Synchron-Halbleiter-Speicherkomponente
bereitzustellen, die, obwohl sie eine Flexibilität beim Ändern der Zugriffsadresse hat,
fähig ist
zum Erhöhen
einer Effizienz eines Datentransfers, und weniger elektrische Leistung
verbraucht. Auch ist es ferner möglich, ein
Verfahren eines Betreibens einer Synchron-Halbleiter-Speicherkomponente
bereitzustellen, das fähig ist
zum Richten einer Adresse zu einem Datentransferpfad selbst in anderen
als den begrenzten Zyklen.
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Ein
Datentransfer, der durch ein SDRAM bewirkt wird, das mit einer Ausführungsform
der vorliegenden Erfindung verknüpft
ist, kann auf einen Datentransfer innerhalb eines Computers oder
einen Datentransfer zwischen Netzwerkcomputern angewendet werden.
In diesem Fall müssen
die Abschnitte, die Daten verarbeiten, einschließlich des Adressendecoders,
Speicherzellenarrays, und Abfühlverstärkers, nur
mit dem Datenverarbeitungsabschnitt in dem Computer oder den Netzwerkcomputern
ersetzt werden.
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27 ist
ein Blockdiagramm, das das SDRAM von 1 in größerem Detail
zeigt.
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28 ist
ein Blockdiagramm eines Datenverarbeitungssystems, welches das Datentransfersystem
aufnimmt, das in dem SDRAM gemäß der Ausführungsform
der vorliegenden Erfindung bereitgestellt ist.
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29 ist
ein Blockdiagramm eines Netzwerkcomputersystems, welches das Datentransfersystem
aufnimmt, das in dem SDRAM gemäß der Ausführungsform
der vorliegenden Erfindung bereitgestellt ist.
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30 ist
ein Diagramm, das einen Zustand zeigt, in welchem Daten in das in 27 gezeigte SDRAM
transferiert werden.
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31 ist
ein Diagramm, das einen anderen Zustand zeigt, in welchem Daten
in das in 27 gezeigte SDRAM transferiert
werden.
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Wie
in 30 gezeigt werden zwei Datenstücke 1 und 2 zu einer Stufe
1 in dem Zyklus „0" transferiert. Die
Datenstücke
1 und 2 sind Spaltenadressensignale, die beide der Startadresse
des Bündelzugriffs
entsprechen. In dem Zyklus „2" werden zwei neue
Datenstücke
3 und 4 zu einer Stufe 1 transferiert. Diese Datenstücke 3 und
4 sind Spaltenadressensignale, die beide der Adresse (aktualisierte Adresse)
entsprechen, die nach der Startadresse eingegeben ist. Somit sind
die Stufe 1 und die Stufe 2 miteinander verbunden, wenn zwei neue
Datenstücke
in irgendeinem begrenzten Zyklus (d.h. Zyklus 2, Zyklus 4, ...)
transferiert werden, d.h., wenn a Anzahl von neuen Datenstücken in
begrenzten Zyklen a, 2a, ... transferiert werden.
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31 veranschaulicht
eine Situation, in welcher zwei Datenstücke in Zyklen anders als die begrenzten
Zyklen, d.h. Zyklus 1, Zyklus 3, ... übertragen werden. Wie in 31 gezeigt
werden die zwei Datenstücke
1 und 2 zu der Stufe 1 in dem Zyklus „0" transferiert. Die Datenstücke 1 und
2 sind Spaltenadressensignale, die beide der Startadresse des Bündelzugriffs
entsprechen. In dem Zyklus „1" werden zwei neue
Datenstücke
3 und 4 zu der Stufe 1 transferiert. Die Datenstücke 3 und 4 sind Spaltenadressensignale,
die beide der Adresse (aktualisierte Adresse) entsprechen, die nach
der Startadresse eingegeben ist. Somit sind die Stufe 1 und die
Stufe 2 voneinander getrennt, wenn zwei neue Datenstücke in irgendeinem
Zyklus anders als den begrenzten (d.h. Zyklus 1, Zyklus 3, ...)
transferiert werden, d.h., wenn a Anzahl von neuen Datenstücken in
einem Zyklus transferiert werden, der „mod 2a" (modulus 2a) entspricht.
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Dieses
Datentransfersystem kann verwendet werden, um Daten in dem in 28 gezeigten Datenverarbeitungssystem
oder dem in 29 veranschaulichten Netzwerkcomputersystem
zu transferieren.
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Mit
dem SDRAM der Ausführungsform
wird die Anzahl von Pipeline-Stufen gemäß dem Timing geändert, mit
dem die Änderung
eines Betriebszyklus erforderlich ist, so wie einer Adressenänderung. Die
Anzahl von Pipeline-Stufen kann jedoch in manchen Verwendungen nicht
geändert
werden.
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Wenn
zum Beispiel die Frequenz des Systemtaktes gering ist, ist das Timing,
mit dem eine Startadresse für
einen neuen Bündeldatenzugriff
eingegeben wird, nicht begrenzt in dem Verlauf eines Bündeldatenzugreifens,
was es ermöglicht,
die Startadresse zu irgendeiner Zeit einzugeben. Und zwar werden
Stufen S1, S2, S3 in einem separaten Zustand zu sämtlichen
Zeiten verwendet.
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Wenn
die Frequenz des Systemtaktes hoch ist, ist im Gegensatz dazu das
Timing, mit dem eine Startadresse für einen neuen Bündeldatenzugriff
eingegeben wird, begrenzt in dem Verlauf eines Bündeldatenzugreifens. Die Startadresse
wird nur während des
begrenzten Timings eingegeben. Und zwar werden von Stufen S1, S2,
S3 Stufen S1, S2 immer in einem Durchgangszustand verwendet.
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Ob
die Anzahl von Pipeline-Stufen geändert wird, kann durch die
Spezifizierung eines Systems bestimmt werden, in welchem ein SDRAM
der Erfindung eingebaut ist.
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Zum
Beispiel sind für
ein System, das immer eine Adressenänderung in einem Zyklus entsprechend
einem a Zyklus erfordert, Stufen S1, S2 immer durchverbunden und
folglich wird die Anzahl von Pipeline-Stufen in dem SDRAM nicht
geändert.
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Im
Gegensatz sind, für
ein System, das eine Adressenänderung
auch in einem anderen Zyklus als einem a Zyklus entsprechend einem
a Zyklus erfordert, Stufen S1, S2, S3 voneinander getrennt, wenn eine
Adressenänderung
in einem a Zyklus anders als einem Zyklus entsprechend einem a Zyklus
erforderlich ist, wohingegen die Stufen S1, S2 durchverbunden sind,
wenn eine Adressenänderung
in einem a Zyklus entsprechend einem a Zyklus erforderlich ist.
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Wie
oben beschrieben kann das SDRAM der Ausführungsform mit vielfältigen System
geeignet zurechtkommen.
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Wenn
ein durch das SDRAM der Ausführungsform
implementierter Datentransfer auf einen Datentransfer in einem Computer
oder einen Datentransfer zwischen Netzwerkcomputern angewendet wird,
ermöglicht
dieses darüber
hinaus einen in dem Computer- oder Netzwerkcomputer-Gebiet zu konstruierenden
Datentransfer, der fähig
ist zum Transferieren eines größeren Datenvolumens
bei einer höheren
Geschwindigkeit.