JPH0883488A

JPH0883488A - 差動増幅回路及びそれを使用した半導体集積回路

Info

Publication number: JPH0883488A
Application number: JP6217186A
Authority: JP
Inventors: Shinya Fujioka; 伸也藤岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-09-12
Filing date: 1994-09-12
Publication date: 1996-03-26

Abstract

(57)【要約】【目的】本発明は、消費電流の増加を抑えたまま差層
増幅回路の動作速度を向上させることを目的とする。【構成】負荷トランジスタTD1,TD2:Q1,Q2 とゲートに
入力信号が印加されるトランジスタTI1:Q5とを直列に接
続した第１の直列回路と、第１の直列回路と略同一の特
性を有し第１の直列回路と並列に接続された第２の直列
回路TD3,TD4,TI2:Q3,Q4,Q6と、第１の直列回路と第２の
直列回路に直列に接続され、活性化信号が印加された時
に導通状態になる電流制限回路TG:Q7 とを備え、活性状
態で、２つの入力信号の差を増幅して出力する差動増幅
回路において、電流制限回路は、活性化信号が活性状態
に切り換わった時に一時的に大きな第１の電流量を流
し、その後活性化信号が活性状態にある時には第１の電
流量より小さい第２の電流を流す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等で使
用される差動増幅回路及びそれを回路の一部に使用した
半導体集積回路に関し、特に消費電力低減のために差電
圧が入力される入力部に直列に接続され、非活性状態で
はオフ状態になる電流制限回路を有する差動増幅回路及
びそれを回路の一部に使用した半導体集積回路に関す
る。

【０００２】

【従来の技術】ＭＯＳＬＳＩでは、データバス等のバス
対の差電位を増幅する回路が広く使用される。従来はイ
ンバータを使用したフリップフロップ回路が使用されて
きたが、この回路では入力インピーダンスが低いため、
グリッヂ耐性等に問題があった。このような問題を解決
するため、従来は入力インピーダンスの大きなＣＭＯＳ
差動増幅回路を使用していた。更に、ＣＭＯＳ差動増幅
回路においては、ＤＣロード等の振幅を制限する方法を
併用することで、高速化が実現された。

【０００３】図１３はこの目的で使用される差動増幅回
路ブロックを示す図である。図において、ＩＮ１とＩＮ
２は入力を、ＯＵＴは出力を、Ａｖは差動増幅回路の増
幅率を示す。２つの入力ＩＮ１とＩＮ２の差ΔＶに対し
て、Ａｖ×ΔＶの出力ＯＵＴが得られる。図１４は差動
増幅回路として使用される従来の代表的な回路例を示す
図である。

【０００４】図１４に示すように、入力ＩＮ１がゲート
に印加される第１のトランジスタＴＩ１は、並列に接続
されたＰＭＯＳトランジスタＴＰ１とＴＰ２に直列に接
続され、第１の直列回路を構成する。同様に入力ＩＮ２
がゲートに印加される第２のトランジスタＴＩ２は、並
列に接続されたＰＭＯＳトランジスタＴＰ３とＴＰ４に
直列に接続され、第２の直列回路を構成する。ＴＰ２，
ＴＰ３をカレントミラーとすることで、第１、第２の直
列回路に同じ電流を流すことができる。また、能動負荷
としてはたらくため、回路のゲインを高くすることがで
きる。また、ＴＩ１，ＴＩ２は、その特性が等しくなる
ようにする必要がある。第１及び第２の直列回路は並列
に接続され、更に、電流制限回路を構成するトランジス
タＴＧが直列に接続される。ＴＧがオン状態の時には、
ＴＧに一定の電流が流れ、入力ＩＮ１とＩＮ２によっ
て、第１と第２の直列回路に流れる電流の比率が変化
し、入力ＩＮ１とＩＮ２の差ΔＶに対応した電位変化が
出力ＯＵＴに現れる。

【０００５】クロック信号ＣＬＫが「高（Ｈ）」である
時、図１４の回路には、定常的に電流が流れ、消費電力
が大きい。そこで、この回路を使用しない時には、クロ
ック信号ＣＬＫを「低（Ｌ）」にして、電流制限回路の
ＴＧをオフ状態にして、貫通電流が流れないようにし
て、消費電力を低減している。また、ｎｏ１，ｎｏ２が
フローティングにならないようにＴＰ２，ＴＰ３でＶＩ
ＮＴにショートする。使用する場合には、クロック信号
ＣＬＫが「Ｈ」になり、動作状態になる。図１４の回路
を使用した半導体集積回路では、クロック信号ＣＬＫは
外部より入力されてチップが活性状態（アクティブ）状
態になり、図１４の差動増幅回路もアクティブ状態にな
る。

【０００６】

【発明が解決しようとする課題】図１４の回路におい
て、クロック信号ＣＬＫ「Ｌ」で、回路が非活性（スタ
ンバイ）状態の時、出力ＯＵＴのノードは電源電圧ＶＩ
ＮＴにプリチャージされている。従って、クロック信号
ＣＬＫが「Ｈ」になり、回路がアクティブ状態に変化し
た場合、差動入力が増幅されるまで時間がかかることに
なる。

【０００７】図１５は、スタンバイ状態からアクティブ
状態に切り換わる場合の、各ノードの電位変化を示す図
である。出力ＯＵＴのノードは電源電圧ＶＩＮＴにプリ
チャージされているため、クロック信号ＣＬＫが「Ｈ」
になってから所定のレベルになるまである程度時間を要
する。また、図１４のような差動増幅回路の応答性は、
電流制限回路の流す電流量に依存している。電流制限回
路の流す電流量を大きくすれば差動増幅回路の応答は速
くなるが、回路に流れる電流量が大きくなる。電流制限
回路の電流値は、チップトータルの消費電流の規格で上
限が制限される。

【０００８】半導体集積回路では、消費電力の低減と共
に、応答性、すなわち動作速度の向上も求められてい
る。本発明はこのような点に鑑みてなされたものであ
り、差動増幅回路において、消費電力を低くしたまま
で、動作速度を向上させることを目的とする。

【０００９】

【課題を解決するための手段】本発明の差動増幅回路
は、負荷トランジスタと、ゲートに入力信号が印加され
るトランジスタとを直列に接続した第１の直列回路と、
第１の直列回路と略同一の特性を有し、第１の直列回路
と並列に接続された第２の直列回路と、並列に接続され
た第１の直列回路と前記第２の直列回路に直列に接続さ
れ、活性化信号が印加された時に導通状態になる電流制
限回路とを備え、活性化信号が電流制限回路に印加され
た状態で、第１の直列回路と前記第２の直列回路に入力
される２つの入力信号の差を増幅して出力する差動増幅
回路であり、上記目的を達成するため、電流制限回路
は、活性化信号が活性状態に切り換わった時に一時的に
大きな第１の電流量を流し、その後活性化信号が活性状
態にある時には第１の電流量より小さい第２の電流を流
すことを特徴とする。

【００１０】

【作用】図１は本発明の原理を説明する図であり、電流
制限回路に流れる電流の変化を示す。図１に示すよう
に、電流制限回路の流す電流量を大きくすれば差動増幅
回路の応答は速くなるが、電流量を大きくするとチップ
トータルの電流が増加し、その最大値ＩＣＣＩを抑える
ことができなくなる。そこで、本発明では、電流制限回
路が、活性化信号が活性状態に切り換わった時に一時的
に大きな第１の電流量を流し、その後活性化信号が活性
状態にある時には第１の電流量より小さい第２の電流を
流すようにする。活性状態に切り換わった直後、電流制
限回路に一時的に大きな電流が流れるようにすれば応答
は速くなる。活性状態に切り換わった後、出力が安定し
た状態になれば電流制限回路に流れる電流が小さくても
応答性の問題はない。消費電流は活性状態に切り換わっ
た直後一時的に増加するが、その後は従来と同程度であ
り、活性状態全体に渡っての消費電流の増加は最小限に
抑えられる。

【００１１】以上のように、本発明では、電流制限回路
に流れる電流を一時的に高めることで、スタンバイ状態
からアクティブ状態への移行を高速に行えるようにして
いる。また、差動増幅回路の遮断周波数が高められるの
で、回路の周波数特性を示すゲインＧと遮断周波数ｆｃ
の積であるゲインバンド幅（ＧＢＷ）も大きくすること
ができる。

【００１２】

【実施例】第１実施例は、図１４の電流制限回路のトラ
ンジスタＴＧに使用する回路である。図２は本発明の第
１実施例の回路を示す図であり、（１）が回路を、
（２）がその駆動信号波形を示す。図２に示すように、
本実施例では、図１４の回路と同様に、Ｎチャンネル型
トランジスタを使用するが、そのゲートに印加されるク
ロック信号ＣＬＫ１、すなわち活性化信号は、図２の
（２）に示すように、アクティブ状態に変化した直後の
短い時間ｔだけは電源電圧ＶＣＣになるが、所定時間経
過した後は内部電源電圧ＶＩＩになる。Ｎチャンネル型
トランジスタのゲートに印加する電圧に応じて流れる電
流が変化するから、この回路に流れる電流も図１のよう
に変化することになる。

【００１３】図３は、第１実施例におけるクロック信号
ＣＬＫ１を発生させる回路である。図３の回路におい
て、入力ＩＮからクロック信号を入力させると、遅延部
ＤＬで遅延されたクロック信号と、クロック信号の否定
論理積をとることにより、ＮＡＮＤゲートの出力は図２
の時間ｔの期間のみ「Ｌ」になる。このＮＡＮＤゲート
の出力は、ＰＭＯＳＦＥＴのゲートに供給され、この時
間ｔの期間のみＰＭＯＳＦＥＴを介して出力部のインバ
ータＩ２の電源に内部電源電圧ＶＩＮＴより高い電源電
圧ＶＣＣが供給されることになる。入力されたクロック
信号は２個のインバータＩ１とＩ２を経て出力されるの
で、出力されるクロック信号ＣＬＫ１は、上記の期間ｔ
のみ高い電圧になる図２に示す信号になる。

【００１４】上記のように、クロック信号ＣＬＫ１が高
い電圧電源電圧ＶＣＣになる期間ｔは、遅延部ＤＬでの
遅延量によって決定される。図４は、遅延部ＤＬの回路
を示す図であり、３個のインバータを接続した構成であ
り、途中に接続される抵抗要素の個数をレーザトリミン
グで設定することにより、遅延量が決定される。図３の
回路では、ＮＡＮＤゲートの出力が「Ｈ」レベルに変化
した時、ＰＭＯＳＦＥＴをカットオフ状態にするが、Ｎ
ＡＮＤゲートの出力は内部電源電圧ＶＩＮＴレベルであ
り、電源電圧ＶＣＣの電源線に接続されるＰＭＯＳＦＥ
Ｔを完全にはカットオフできず、貫通電流が流れること
があり得るという問題がある。この問題は、無視できる
場合もあるが、これを改善するため、ＮＡＮＤ回路の出
力が高いレベルになるようにレベルシフタを用いたクロ
ック信号発生回路の変形例を図５に示す。

【００１５】図５の回路は、レベルシフタを用いた点を
除けば図３の回路をほぼ同様の動作を行うので、詳しい
説明は省略する。図５の回路においても、クロック信号
ＣＬＫ１が高い電圧電源電圧ＶＣＣになる期間ｔは、遅
延部ＤＬでの遅延量によって決定される。この遅延部に
も図４の回路が使用できるが、他の遅延回路も使用で
き、図６は遅延部ＤＬの他の回路例を示す図であり、２
個のインバータを接続した構成であり、途中に接続され
る抵抗要素及び容量要素の個数をレーザトリミングで設
定することにより、遅延量が決定される。

【００１６】第２実施例は、図１４の電流制限回路のト
ランジスタＴＧに使用する回路である。図７は本発明の
第２実施例の回路を示す図であり、（１）が回路を、
（２）がその駆動信号波形を示す。図７に示すように、
本実施例では、２個のＮチャンネル型トランジスタを使
用し、そぞれのゲートにクロック信号ＣＬＫ２ＡとＣＬ
Ｋ２Ｂが印加されるようにする。図２の（２）に示すよ
うに、クロック信号ＣＬＫ２Ａは、アクティブ状態では
「Ｈ」、スタンバイ状態では「Ｌ」の信号であり、クロ
ック信号ＣＬＫ２Ｂは、アクティブ状態に変化した直後
の短い時間ｔだけは「Ｈ」であり、それ以外は「Ｌ」の
信号である。この時間ｔの期間だけは、２個のＮチャン
ネル型トランジスタがオン状態になるため、２つを合わ
せた大きな電流が流れるが、それ以外のアクティブ状態
では、一方のＮチャンネル型トランジスタのみがオン状
態になるため、流れる電流が小さくなり、図１に示すよ
うな消費電流が得られる。

【００１７】図８は、第２実施例におけるクロック信号
ＣＬＫ２ＡとＣＬＫ２Ｂを発生させる回路である。Ｖ^*
としては内部電源電圧ＶＩＮＴが供給される。図８の回
路においては、入力ＩＮからクロック信号を反転させた
信号を入力させると、インバータで反転されてクロック
信号ＣＬＫ２Ａが出力される。また、入力ＩＮから入力
された信号は、図３と同様に、遅延部ＤＬで遅延された
クロック信号と、ＮＡＮＤゲートで否定論理積をとら
れ、ＮＡＮＤゲートの出力、すなわちＣＬＫ２Ｂは図２
の時間ｔの期間のみ「Ｈ」になる。

【００１８】図８の回路においても、図３の回路と同様
に、クロック信号ＣＬＫ２Ｂが「Ｈ」になる期間ｔは、
遅延部ＤＬでの遅延量によって決定される。この遅延部
ＤＬにも図４の回路が使用できる。図１のように電流制
限回路の電流を変化させるため、第１実施例では、トラ
ンジスタのゲートに印加する電圧を変化させ、第２実施
例では並列に接続されたトランジスタの動作する個数を
変化させたが、これらを合わせて図１のように電流制限
回路の電流を変化させることも可能である。

【００１９】第３実施例は、図７の第２実施例の回路を
使用し、クロック信号ＣＬＫ２ＡとＣＬＫ２Ｂとして図
９に示すような信号を供給する。図９のようなクロック
信号ＣＬＫ２ＡとＣＬＫ２Ｂを発生させるためには、図
８の回路において、Ｖ^*として電源電圧ＶＣＣを供給す
る。図９のような回路で、Ｖ^*として電源電圧ＶＣＣを
供給した場合、第１実施例で説明したのと同様の理由
で、ＮＡＮＤゲートのＰＭＯＳＦＥＴを完全にはカット
オフできず、貫通電流が流れるという問題が生じること
があり得る。そこで、この場合も、図１０に示すよう
に、レベルシフタを用いるようにしてもよい。

【００２０】次に、本発明の差動増幅回路を適用した半
導体記憶装置（メモリ）について説明する。図１１は本
発明の差動増幅回路を適用したＤＲＡＭの全体構成を示
すブロック図である。図１１に示すように、ＤＲＡＭ
は、ＲＡＳ系周辺回路と、ＣＡＳ系周辺回路と、センス
系回路と、内部降圧回路と、メモリセルアレイとで構成
される。

【００２１】メモリセルアレイはマトリクス状に配置さ
れ、ワード線とビット線に接続された複数のメモリセル
で構成される。／ＲＡＳが入力され、クロック発生回路
でＲＡＳ系の信号を発生する。この時、ＲＡＳ系信号が
発生する前に／ＣＡＳが入力されていた場合、モード判
定回路でセルフリフレッシュモードと判定される。ＲＡ
Ｓ系の信号がアドレスバッファに入力されると、外部ア
ドレスが取り込まれる。取り込まれた外部アドレスはデ
コードされ、メモリセルアレイに到達し、ワード線選択
を行う。選択されたワード線に接続されたメモリセル
は、読み出し時は保持データをビット線に出力し、セン
スバッファで差動増幅し、書き込み時は外部より入力さ
れたデータに対応し、センスバッファで増幅されたビッ
ト線の情報をメモリセルに入力する。

【００２２】／ＣＡＳが入力され、クロック発生回路で
ＣＡＳ系の信号が発生する。発生した信号がアドレスバ
ッファに到達すると、コラムアドレスが取り込まれる。
取り込まれたコラムアドレスが、行アドレスデコーダへ
到達すると、１又はそれ以上のビット線対が選択され
る。ビット線対には、読み出し時には行アドレスで選択
されたワード線に接続されているメモリセル情報を読み
出し、書き込み時には外部データに対応した情報がセン
スバッファで増幅される。

【００２３】データの読み出し／書き込みは、外部信号
の／ＷＥ（ライトイネーブル）によって決まる。／ＷＥ
が「Ｈ」でデータを読み出し、「Ｌ」でデータの書き込
みが行われる。本発明はＤＲＡＭを構成する回路で、差
動増幅回路を使用する部分すべてに適用可能である。差
動増幅回路を使用するものとしては、内部降圧回路、デ
ータセンス回路がある。内部降圧回路を例として、適用
例を説明する。

【００２４】内部降圧回路は、チップがスタンバイ動作
時に使用するスタンバイ用降圧回路と、アクティブ動作
時に使用するアクティブ用降圧回路を別々に用意する。
アクティブ用降圧回路は、／ＲＡＳが「Ｌ」の時のみ動
作する。スタンバイ用降圧回路は常時動作するので、消
費電流を低く抑える。活性化信号（クロック信号）が活
性状態になった時に、アクティブ用降圧回路が動作可能
状態になるまで遅延が生じる。そこで、アクティブ用降
圧回路は、本発明を適用したものとし、動作可能状態に
なるまでの時間を短かくする。

【００２５】図１２はアクティブ用降圧回路を示す図で
ある。図１２のアクティブ用降圧回路では、スタンバイ
時には、ノードｎ１とｎ２がＶＣＣ、ｎ３がＶＩＩ−Ｖ
ｔｈｎ（Ｑ５、Ｑ６の閾値電圧）であり、Ｑ２、Ｑ３、
Ｑ５、Ｑ６がオフ状態である。これらがオン状態になる
までこの差動増幅回路は動作しない。このオフ状態から
オン状態になるまでの時間はＱ７が流す電流に依存す
る。Ｑ７にこれまで説明した第１乃至第３実施例の回路
を適用することで、この差動増幅回路がスタンバイ状態
からアクティブ状態になるまでの時間を短縮できる。

【００２６】なお、スタンバイ状態からアクティブ状態
になる時だけでなく、アクティブ時に、内部での大きな
負荷変動により内部電圧が大きく変動する場合に、本発
明のように、差動増幅回路の消費電流を増加させること
で、内部電圧の安定動作と低消費電力化が可能である。
以上のように、本発明を適用することにより、半導体集
積回路において、消費電力を抑えつつ、動作速度を向上
させることができ、メモリであれば、データアクセスの
高速化が可能である。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
消費電流の増加を抑えたまま差動増幅回路の増幅能力を
高め、動作速度を向上させることが可能である。更に、
本発明をＬＳＩに適用すれば、消費電流の抑制とデータ
センス及びアクセスの高速化が可能である。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の回路及び駆動信号波形を
示す図である。

【図３】第１実施例のクロック信号発生回路を示す図で
ある。

【図４】図４のクロック信号発生回路でパルス幅を調整
する回路を示す図である。

【図５】第１実施例のクロック信号発生回路の変形例を
示す図である。

【図６】図５のクロック信号発生回路でパルス幅を調整
する回路を示す図である。

【図７】本発明の第２実施例の回路及び駆動信号波形を
示す図である。

【図８】第２実施例のクロック信号発生回路を示す図で
ある。

【図９】第３実施例の駆動信号波形を示す図である。

【図１０】第３実施例のクロック信号発生回路の変形例
を示す図である。

【図１１】本発明を適用したＤＲＡＭの全体構成を示す
図である。

【図１２】図１１のＤＲＡＭの内部降圧回路を示す図で
ある。

【図１３】差動増幅回路を示す回路ブロックである。

【図１４】従来の差動増幅回路を示す回路図である。

【図１５】従来の差動増幅回路における遅延の発生を説
明する図である。

【符号の説明】

１…通常メモリセルアレイ２…冗長メモリセルアレイ３…コラムデコーダ４…冗長コラムデコーダ８…制御回路９…バースト・アドレス・カウンタ１０…アドレス切り換え回路１１…判定結果切り換え回路２１ａ、２１ｂ、２２…冗長判定回路１２…入力切り換え回路１３…判定結果保持回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０３Ｆ 3/45

Claims

【特許請求の範囲】

【請求項１】負荷トランジスタ（ＴＤ１、ＴＤ２：Ｑ
１、Ｑ２）と、ゲートに入力信号が印加されるトランジ
スタ（ＴＩ１：Ｑ５）とを直列に接続した第１の直列回
路と、該第１の直列回路と略同一の特性を有し、前記第１の直
列回路と並列に接続された第２の直列回路（ＴＤ３、Ｔ
Ｄ４、ＴＩ２：Ｑ１、Ｑ２、Ｑ６）と、並列に接続された前記第１の直列回路と前記第２の直列
回路に直列に接続され、活性化信号が印加された時に導
通状態になる電流制限回路（ＴＧ：Ｑ７）とを備え、前
記活性化信号が前記電流制限回路に印加された状態で、
前記第１の直列回路と前記第２の直列回路に入力される
２つの入力信号の差を増幅して出力する差動増幅回路に
おいて、前記電流制限回路は、前記活性化信号が活性状態に切り
換わった時に一時的に大きな第１の電流量を流し、その
後前記活性化信号が非活性状態にある時には前記第１の
電流量より小さい第２の電流を流すことを特徴とする差
動増幅回路。
【請求項２】前記電流制限回路はゲートに前記活性化
信号が印加されるトランジスタ（Ｔ１）であり、前記活性化信号（ＣＬＫ１）は、非活性状態の時には前
記トランジスタをオフ状態にさせ、活性状態に切り換わ
った時に前記トランジスタに前記第１の電流量の電流が
流れるように一時的に大きな第１の電圧になり、その後
前記トランジスタに前記第２の電流量の電流が流れるよ
うに前記第１の電圧より小さい第２の電圧になることを
特徴とする請求項１に記載の差動増幅回路。
【請求項３】前記電流制限回路は、ゲートに第１の活
性化信号が印加される第１のトランジスタ（Ｔ２Ａ）
と、ゲートに第２の活性化信号が印加される第２のトラ
ンジスタ（Ｔ２Ｂ）を並列に接続した回路であり、前記第１の活性化信号（ＣＬＫ２Ａ）は、非活性状態の
時には前記第１のトランジスタをオフ状態にさせ、活性
状態の時には前記第１のトランジスタをオン状態にさ
せ、前記第２の活性化信号（ＣＬＫ２Ｂ）は、非活性状態の
時には前記第２のトランジスタをオフ状態にさせ、活性
状態の所定期間のみ前記第２のトランジスタをオン状態
にさせ、活性状態のの残りの期間は前記第２のトランジ
スタをオフ状態にさせることを特徴とする請求項１に記
載の差動増幅回路。
【請求項４】請求項１乃至３のいずれか１項に記載の
差動増幅回路を備えることを特徴とする半導体集積回
路。