JP3438230B2 - 非同期式順序回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、非同期式順序回路に係
り、特に高速かつ低消費電力な順序回路を実現するのに
好適な非同期式順序回路およびその合成手法に関する。 【０００２】 【従来の技術】最近、電池で駆動する携帯型情報処理機
器が注目されるようになってきたので、低消費電力化の
要求がますます高まっている。まず、クロックで同期を
とる従来の同期式設計手法をそのまま使用し、回路をス
タティック化し、クロックを停止することで現在の状態
を保持し、無動作時の無駄な回路駆動による消費電力を
低減する方法がとられるようになった。 【０００３】しかし、この方法は動作時の消費電力を低
減する方法ではないので、動作時の低消費電力化の問題
が依然として残る。さらに、低消費電力化をはかるに
は、必要な部分を必要な時にだけ動作させる手法を検討
しなければならない。 【０００４】このために、例えば、矢島脩三、稲垣耕作
による論文「論理回路網の電力最小化問題」電子通信学
会論文誌、Ｖｏｌ．５６−Ｄ、Ｎｏ．２、ｐｐ．１１５
−１２２、１９７３に記載されているように、クロック
を動作状態時に必要なところに部分供給する方法が提案
されている。 【０００５】 【発明が解決しようとする課題】必要な部分を必要な時
にだけ動作させる効率的で本来的な実現方法は、回路網
の非同期化と無動作時の状態の保持を行うこと、すなわ
ち、スタティックな非同期式順序回路を構成することで
ある。 【０００６】一般に、非同期式順序回路を設計するに
は、入力状態を変化させた時に、素子のスイッチング遅
延のばらつきにより、いくつかの異なった安定状態へ遷
移するクリティカル競合と呼ばれる場合がないように注
意深く設計しなければならない。従来は、このような面
倒な考察を避けるために、クロックで同期させる同期式
設計手法が主に用いられてきたのである。あるいは、非
同期式を導入するにしても、一度に一状態しか遷移させ
ないようにしてクリティカル競合のないようにする状態
割当て法が主に用いられてきた。 【０００７】また、低消費電力の観点からは、ハザード
と呼ばれる一時的に不安定な誤った出力が出ると、回路
的に余分な電力を消費することになるので、ハザードが
ないように設計することが望ましい。このように、従来
の非同期式回路の設計手法では、制限が厳しすぎて性能
面で効率的で自由度のある設計ができないなどの問題点
がある。 【０００８】従って、本発明は必要な部分を必要な時に
だけ動作させる効率的な回路駆動法を実現するために、
ハザードがなくクリティカル競合のない高速で低消費電
力の非同期式順序回路およびその設計自由度のある合成
手法を提供することにある。 【０００９】 【課題を解決するための手段】まず、非同期式順序回路
について、与えられた状態遷移表から次状態遷移関数が
１段の論理積とそれらの論理和で表されるある状態割当
て法を提案し、それがクリティカル競合のないものであ
ることを証明する。そして、その状態割当て法から得ら
れた次状態遷移関数からＳＲフリップ・フロップのセッ
ト／リセット条件のブール式を導き、図５に示すＩ．
Ｅ．サザーランドによって提案されたスタティック・ミ
ュラーＣ素子ＣＭＯＳ ＡＮＤ回路（ｂｉｔ、Ｖｏｌ．
２２、Ｎｏ．３、２５１ページ）と呼ばれる非同期式の
基本回路形式になるように回路を合成する。このように
して得られた非同期式順序回路とその合成手法が本発明
である。 【００１０】 【作用】本発明の非同期式順序回路の合成手法によれ
ば、任意の状態遷移表が与えられた時、次状態遷移関数
が最も単純な１段の論理積とそれらの論理和で表される
のとクリティカル競合がないという性質のため、状態遷
移が途中振動しないで単調に素早く安定状態に達するこ
とができる。また、スタティック・ミュラーＣ素子ＣＭ
ＯＳ基本回路構成にしたので、ＳＲフリップ・フロップ
のセット／リセット条件が整わない時は、状態が変化し
ないので安定である。貫通電流もない。 【００１１】さらに、出力を決定する状態を取り出すた
めには、２つの状態変数の値を論理選択すればよいが、
このうちの１つは変化しないので、残りの１つが単調に
変化するのみでハザードがない。これらのため、無駄な
電力が消費されない。 【００１２】 【実施例】以下に、本発明の詳細を説明する。図１に示
すものは、本発明のＳＲフリップ・フロップ１１のセッ
ト／リセットＣＭＯＳ回路網１０，２０，３０，４０か
らなる非同期式順序回路の構成図である。非同期式順序
回路は、状態ｑの集合Ｑとそれらの状態遷移を決める状
態遷移表から定義されるものである。ここで扱う出力は
状態ｑに対応して決められるものとする。 【００１３】状態遷移条件により状態をセット（１状態
に）する回路は、ＮチヤネルＭＯＳトランジスタ回路か
らなる回路網１３で実現する。入力変数ベクトルをｘ、
状態変数ベクトルをｙとする時、セットのブール式は、
Σｘ・ｙの形をしている。ここで、記号・は論理積であ
る。記号Σはすべての成分に関して論理積ｘ・ｙの論理
和をとることを表す。 【００１４】状態遷移条件により状態をリセット（０状
態に）する回路は、ＰチヤネルＭＯＳトランジスタ回路
からなる回路網１２で実現する。リセット条件のブール
式は、Σｎｏｔ（ｘ）・ｙの形をしている。ｎｏｔ
（ｘ）は、ｘの値の０，１反転を表し、図の中ではｘの
上に棒線を引いて示してある。 【００１５】状態保持のために、割当てられた各状態変
数ｙに対して１つのＣＭＯＳのＳＲフリップ・フロップ
回路１１を使用する。また、状態遷移中に電源電圧Ｖcc
とアースとの間が導通状態になって、貫通電流が流れる
のを避けるために、セット条件のブール式Σｘ・ｙをΠ
ｘ＋ｙに変形したものを回路網１４で実現する。ここ
で、記号Πはすべての成分に関して論理和ｘ＋ｙの論理
積をとることを表す。同じく、リセット条件のブール式
Σｎｏｔ（ｘ）・ｙをΠｎｏｔ（ｘ）＋ｙに変形したも
のを回路網１５で実現する。そして、状態変数ｙの集合
の中から状態ｑを取り出す回路５０，６０，７０，８
０，９０，１００を設ける。この状態取り出し回路の入
力のために、状態変数ｙの集合から２つの変数の２値信
号を選択する。 【００１６】以下に、具体例で説明するために、状態遷
移表の例を図７に示す。状態ｑの集合Ｑは、｛０，１，
２，３，４，５｝である。丸印をつけたものがその入力
状態について安定状態であることを示す。例えば、状態
２は入力状態ｘ０のもとでは、まず状態０へ遷移する。
一旦、状態０へ遷移すれば、入力状態がｘ０であり続け
るあいだは丸印をつけた安定状態０に止まる。 【００１７】図７の状態遷移表から、逆に現在の状態へ
遷移してくる前状態を見つけて、図８に示すように状態
遷移の逆関係表を作る。例えば、現在の状態が３なら
ば、入力状態ｘ２のもとでは、前状態が１，２，３のい
ずれかであったことになる。 【００１８】図８の状態遷移の逆関係表を使って、図２
に示すようなグラフを作る。まず、（０）（１）（２）
（３）（４）（５）のように、各状態がそれぞれ括弧で
囲まれたブロックに１つずつ属するようにブロック分割
する。これらブロックの集まりをひとまとめにして、１
つのノードπ０とする。次に、各ブロックの状態につい
て、図８から前状態を求めて新たなブロック群を作る。
例えば、入力状態ｘ０のもとでは、現在の状態０と３に
ついてのみ前状態が存在し、それぞれブロック（０１
２）と（３４５）ができる。前状態が存在しないブロッ
ク（ ）は消滅するので書かない。これらブロックをノ
ードπ３としてまとめる。そして、ノードπ０とノード
π３との関係を遷移方向に向きをもつ有向辺で結ぶ。そ
の有向辺に入力状態ｘ０をラベル付けする。同様に、入
力状態ｘ１とｘ２についても求め、それぞれノードπ１
とノードπ２を得る。さらに、ノードπ３について、ブ
ロック（０１２）と（３４５）の各状態の前状態を求め
て各ブロックごとに集めると、入力状態ｘ０の時、同じ
ブロック（０１２）と（３４５）が得られる。入力状態
ｘ１の時、ブロック（１２３４）と（０５）が、入力状
態ｘ２の時、ブロック（０１２３４５）が得られる。ブ
ロック（０１２３４５）からなるノードはその構成要素
が明らかなので表示しないことにする。残りの既存のノ
ードについても新しいノードが得られなくなるまで同様
の手続きを繰り返す。その結果得られたものが図２に示
すものである。 【００１９】図２の各ノードは２ブロック以上で構成さ
れている。１つのノードがちょうど２ブロックで構成さ
れている場合は、例えば、左ブロックの状態ｑに１を、
右ブロックの状態ｑ’に０を割当てることにすれば、１
つのノードに１ビットを対応させて状態ｑの集合Ｑを２
つに分割することができる。３ブロック以上で構成され
ている場合も、同様に考えればよいのであるが、２値論
理では１つのノードに２ビット以上が必要である。そこ
で、すべてのノードを２ブロック分割化することによ
り、１つのノードに１ビットを対応させ、状態の集合Ｑ
を２つに分割することにする。そして、２ブロック・ノ
ードは状態の集合Ｑを２つに分割するという性質を使っ
て、たかだか２つのノードを使って状態ｑを単独に取り
出す２ブロック化を行う。これは、以下のような手順で
おこなう。 【００２０】（１）２つの２ブロック・ノードを選択し
て、単独に取り出せない状態をリストアップする。図２
の例では、単独に取り出せるのは、状態０，３，４と５
で、状態１と２はまだ完全に取り出せない。 【００２１】（２）リストアップされた残りの状態を単
独に取り出せるように３ブロック以上のノードを２ブロ
ック分割化する。図２の例では、３ブロック・ノードπ
１（１３）（２４）（０５）を（１３）（０２４５）の
ように２ブロック分割化すれば、状態１と２も取り出せ
る。（０１３５）（２４）では、状態１が取り出せな
い。 【００２２】この手順によって、２ブロック分割化され
たノード間の遷移関係が図３に示すように得られる。た
だし、遷移によってブロックの左右の順序が入れ替わる
場合には、有向辺に棒線を入れてある。図３から、２ブ
ロック分割化された１つのノードに１つの状態変数ｙを
対応させて、図９に示す状態変数ｙ０からｙ３とその符
号割当てが得られる。すでに示したように、各ノードの
左ブロックの状態ｑに１を、右ブロックの状態ｑ’に０
を割当てる。そして、丸印の符号値が状態ｑを取り出す
ために選択される２つのノードの符号値を示す。 【００２３】さて、図３からわかることは、安定な状態
を保つ自己ループを除けば、任意の入力状態ｘについ
て、各ノード間のｘとラベル付けられた有向辺が連結し
ていないということである。従って、入力状態ｘが一定
しているかぎり、同時に複数の状態変数ｙの値が遷移し
てもクリティカル競合が生じないことになる。また、任
意の入力状態ｘについて、安定な状態を保つ自己ループ
をもつノードが必ず存在するので、状態ｑを取り出すた
めに選択される２つの識別符号のうちの１つは値が遷移
しない。従って、もう１つの識別符号の値の遷移の検出
のみにより状態ｑの取り出しができる。このことは、状
態ｑを取り出し、出力を決定する回路５０にハザードが
生じないことを示すことになる。ここで、ハザードと
は、一時的に誤った出力信号が出現することを意味す
る。 【００２４】ＳＲフリップ・フロップ１１のセット／リ
セット条件のブール式は、図３からノード間の遷移の有
向辺をたどれば、直接、図４に示すように得られる。例
えば、状態変数ｙ０の場合、ノードｙ０には、ノードｙ
１からブロックの左右順の反転を示すラベルｘ０の有向
辺が入ってくるので、論理式はｘ０・ｎｏｔ（ｙ１）と
なる。また、ラベルｘ２の有向辺は、省略されたノード
（０１２３４５）からブロック順序の反転なしで入って
くるので、論理式はｘ２・１となる。ノードｙ０はラベ
ルｘ１で自己ループしているので、論理式はｘ１・ｙ０
となる。従って、状態変数ｙ０のセット条件は、これら
論理積の論理和ｘ０・ｎｏｔ（ｙ１）＋ｘ１・ｙ０＋ｘ
２・１となる。同様に、状態変数ｙ０のリセット条件
は、各ノードのブロック順をはじめから反転しておいて
求めると、論理式ｘ０・ｙ１＋ｘ１・ｎｏｔ（ｙ０）＋
ｘ２・０となる。後で示すが、自己ループしているセッ
ト／リセット条件のそれぞれの論理式ｘ１・ｙ０とｘ１
・ｎｏｔ（ｙ０）は、状態が変わらないので回路上では
省略する。 【００２５】次に、セット／リセット条件のブール式
を、Ｉ．Ｅ．サザーランドによって提案されたスタティ
ック・ミュラーＣ素子と呼ばれる非同期式のＣＭＯＳ基
本回路形式（図５）になるように回路を合成する方法を
示す。その前に、図５の回路の基本的な特徴を説明す
る。図５のこの回路１は入力ＸとＹについて、フリップ
・フロップ２をＸ・Ｙ＝１の時、ＮチヤネルＭＯＳトラ
ンジスタ回路４でセット（Ｚ＝１，ｎｏｔ（Ｚ）＝
０）、ｎｏｔ（Ｘ）・ｎｏｔ（Ｙ）＝１の時Ｐチヤネル
ＭＯＳトランジスタ回路３でリセット（Ｚ＝０，ｎｏｔ
（Ｚ）＝１）する。それ以外の時はフリップ・フロップ
２の出力状態Ｚ，ｎｏｔ（Ｚ）は変化しない。ところ
で、例えば、ｎｏｔ（Ｚ）＝０の時に、ｎｏｔ（Ｘ）・
ｎｏｔ（Ｙ）＝１になる可能性があるので、その時、電
源電圧Ｖccとアースとの間が一時的に導通状態になり貫
通電流が流れる。これを防ぐために、ｎｏｔ（Ｘ）・ｎ
ｏｔ（Ｙ）＝１⇔Ｘ＋Ｙ＝０であるから、ＮチヤネルＭ
ＯＳトランジスタ回路Ｘ＋Ｙ：６を入れる。同様に、Ｘ
・Ｙ＝１⇔ｎｏｔ（Ｘ）＋ｎｏｔ（Ｙ）＝０であるか
ら、ＰチヤネルＭＯＳトランジスタ回路ｎｏｔ（Ｘ）＋
ｎｏｔ（Ｙ）：５を入れる。この回路構成によって、条
件が整った時のみ状態が遷移する貫通電流のない基本回
路が得られる。これと同じように考えて、問題の非同期
式順序回路を合成する。例えば、状態変数ｙ２につい
て、セット／リセット条件のブール式から図６に示すよ
うな回路３０が合成できることを示す。セット条件のブ
ール式は、ｘ０・ｎｏｔ（ｙ１）＋ｘ１・ｙ０であるか
ら、そのまま直接回路網３３を合成できる。また、これ
に対応する貫通電流を防ぐ回路網３４は、ブール式の反
転によって、｛ｎｏｔ（ｘ０）＋ｎｏｔ（ｎｏｔ（ｙ
１））｝・｛ｎｏｔ（ｘ１）＋ｎｏｔ（ｙ０）｝より合
成できる。同様にリセット条件のブール式は、ｘ０・ｙ
１＋ｘ１・ｎｏｔ（ｙ０）であるから、各成分を反転し
て回路網３２を合成できる。また、これに対応する貫通
電流を防ぐ回路網３５は、ブール式の反転によって、
｛ｎｏｔ（ｘ０）＋ｎｏｔ（ｙ１）｝・｛ｎｏｔ（ｘ
１）＋ｙ０｝より直接合成できる。 【００２６】状態ｑを取り出す回路５０は、通常のＮＯ
ＲまたはＮＡＮＤ ＣＭＯＳ回路で容易に実現できる。
図１ではその取り出しのための信号選択を結線によって
示している。 【００２７】 【発明の効果】本発明の非同期式順序回路の合成手法に
よれば、任意の状態遷移表が与えられた時、次状態遷移
関数が最も少ない１段の論理積とそれらの論理和で表さ
れるのとクリティカル競合がないという性質のため、状
態遷移が途中振動しないで単調に素早く安定状態に達す
ることができるので、回路性能は最高速である。また、
スタティック・ミュラーＣ素子ＣＭＯＳ基本回路構成に
したので、ＳＲフリップ・フロップのセット／リセット
条件が整わない時は、状態が変化しないので安定であ
る。貫通電流もない。さらに、出力を決定する状態を取
り出すためには、２つの状態変数の値を論理選択すれば
よいが、このうちの１つは変化しないので、残りの１つ
が単調に変化するのみでこの回路にはハザードが生じな
い。これらのため、無駄な電力が消費されないので動作
時の低消費電力が実現できる。設計の自由度に関して
は、一度に一状態変数のみしか変化しないように設計し
なければならないというような制約は一切ないので非常
に自由度があるといえる。以上により、必要な部分を必
要な時にだけ動作させる効率的な回路網駆動法が実現で
きる。

【図面の簡単な説明】 【図１】本発明のセット／リセットＣＭＯＳ回路網から
なる非同期式順序回路の構成図である。 【図２】非同期式順序回路を合成するために、最初に作
られるブロック・ノード間の遷移関係図である。 【図３】状態変数とその遷移関係を求めるために、２ブ
ロック化した２ブロック・ノード間の遷移関係図であ
る。 【図４】セット／リセット条件のブール式を示す図であ
る。 【図５】Ｉ．Ｅ．サザーランドによって提案されたスタ
ティック・ミュラーＣ素子と呼ばれる非同期式のＣＭＯ
Ｓ ＡＮＤ基本回路である。 【図６】状態変数ｙ２について実現したセット／リセッ
トＣＭＯＳ回路網を示す図である。 【図７】非同期式順序回路の状態遷移を定義する図表で
ある。 【図８】状態遷移の逆関係を図表す図表である。 【図９】状態変数ｙに０，１符号値を割当てた図表であ
る。 【符号の説明】 １…サザーランドのミュラーＣ素子スタティックＣＭＯ
Ｓ ＡＮＤ回路，２，１１…ＣＭＯＳのＳＲフリップ・
フロップ，３，５…ＰチヤネルＭＯＳトランジスタ回
路，４，６…ＮチヤネルＭＯＳトランジスタ回路，１０
…状態変数ｙ０の遷移を司るＣＭＯＳ回路網，１２，１
４…ＰチヤネルＭＯＳトランジスタ回路からなる回路
網，１３，１５…ＮチヤネルＭＯＳトランジスタ回路か
らなる回路網。

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】与えられた非同期式順序回路仕様の各状態
   とそれらの遷移に対して、すべての状態を分離するブロ
   ック分割対の遷移グラフを導いて、該グラフの各ノード
   にフリップ・フロップを対応させ割当て、該割当てられ
   た１つの状態変数につき１つのSRフリップ・フロップを
   設けて安定状態を保持し、該遷移グラフのノード間の遷
   移接続関係から該SRフリップ・フロップのセット／リセ
   ット入力条件を求め、NチャネルMOSトランジスタ回路か
   らなる回路網でセット条件ブール式の、PチャネルMOSト
   ランジスタ回路からなる回路網でリセット条件ブール式
   の回路を実現し、 セット条件の双対回路網で、及び、リセット条件の双対
   回路網で回路を実現することを 特徴とする非同期式順序
   回路。