JPS63136168A - ベクトル計算機 - Google Patents
ベクトル計算機Info
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- JPS63136168A JPS63136168A JP61281719A JP28171986A JPS63136168A JP S63136168 A JPS63136168 A JP S63136168A JP 61281719 A JP61281719 A JP 61281719A JP 28171986 A JP28171986 A JP 28171986A JP S63136168 A JPS63136168 A JP S63136168A
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- 238000007796 conventional method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル計算機に係わり、特に記号処理に好適
なベクトル計算機に関する。
なベクトル計算機に関する。
〔従来の技術３
従来の記号処理に適したベクトル計算機として特開昭６
０−１３４９７３号に記載の装置がある。この装置はベ
クトルオペランド毎に独立な制御を行なうとともに、ベ
クトル要素のデータ形式を拡張することによって、関係
データベース処理で多用されるマージ演算等のベクトル
化を可能としている。
０−１３４９７３号に記載の装置がある。この装置はベ
クトルオペランド毎に独立な制御を行なうとともに、ベ
クトル要素のデータ形式を拡張することによって、関係
データベース処理で多用されるマージ演算等のベクトル
化を可能としている。
以下この従来技術を図を用いて簡単に説明する。
第７図（ａ）は関係データベースにおけるジョイン（結
合）処理の例を示している。この例では、テーブル１と
テーブル２の各行から部品番号の等しいもの同士が新た
に一行に結合されて、結合結果テーブルが作成される。
合）処理の例を示している。この例では、テーブル１と
テーブル２の各行から部品番号の等しいもの同士が新た
に一行に結合されて、結合結果テーブルが作成される。
特開昭６０−１３４９７３号記載の装置はこのジョイン
処理を第７図（ｂ）に示した形式の演算（マージジョイ
ン演算）で行なう、この装置は２つのベクトルを入力と
し、１つのベクトルを出力としている。各ベクトルの要
素はフロント部、リア部と呼ばれる２つのフィールド（
ともに４バイト長）から成っている。マージジョイン演
算では、入力ベクトルＸ （ＯＰ、１）のリア部にテー
ブル１の部品番号の値を格納し、フロント部に各部品番
号が属する行を識別するための情報αｌ、β工、γ１．
δ１をダグとして格納する。入力ベクトルＹ（ＯＰ。
処理を第７図（ｂ）に示した形式の演算（マージジョイ
ン演算）で行なう、この装置は２つのベクトルを入力と
し、１つのベクトルを出力としている。各ベクトルの要
素はフロント部、リア部と呼ばれる２つのフィールド（
ともに４バイト長）から成っている。マージジョイン演
算では、入力ベクトルＸ （ＯＰ、１）のリア部にテー
ブル１の部品番号の値を格納し、フロント部に各部品番
号が属する行を識別するための情報αｌ、β工、γ１．
δ１をダグとして格納する。入力ベクトルＹ（ＯＰ。
２）についても同様にテーブル２に関する情報を格納す
る。ベクトルＸとＹの要素が先頭から順次突き合わされ
て、演算結果の出力ベクトル２（ＯＰ、３）としてＸと
Ｙの要奏であってそのリア部の値が等しいもののフロン
ト部のペア（α１゜α２）および（γ１．γ２）が出力
される。この出力ベクトルＺに得られたテーブルの行識
別情報のペアからテーブル１．テーブル２より結合すべ
き行を取出して第７図（ａ）の結合結果テーブルを作成
することができる。
る。ベクトルＸとＹの要素が先頭から順次突き合わされ
て、演算結果の出力ベクトル２（ＯＰ、３）としてＸと
Ｙの要奏であってそのリア部の値が等しいもののフロン
ト部のペア（α１゜α２）および（γ１．γ２）が出力
される。この出力ベクトルＺに得られたテーブルの行識
別情報のペアからテーブル１．テーブル２より結合すべ
き行を取出して第７図（ａ）の結合結果テーブルを作成
することができる。
上記従来技術では、マージジョイン演算の前準備として
必要となる、入力ベクトルのフロント部への行識別のた
めのタグ情報格納の処理時間ならびにメモリ消費につい
て配慮されていなかった。
必要となる、入力ベクトルのフロント部への行識別のた
めのタグ情報格納の処理時間ならびにメモリ消費につい
て配慮されていなかった。
すなわち、上記従来技術では出力ベクトルから結合結果
テーブルを得るため入力ベクトルのリア部に格納された
部品番号の値かもとのテーブルのどの行のものであった
か（行識別のためのタグ）をそのフロント部に格納する
必要がある。この方法はタグ情報として１例えば行のデ
ィスク内での格納アドレス、あるいは主記憶装置内での
格納アドレス、などを目的に応じて使用できるため柔軟
性に富んでいる。しかし状況が単純でタグ情報が簡単で
良い場合もある０例えばテーブルが主記憶装置上にベク
トル形式で配列されている場合などでは、それぞれのテ
ーブルの何番目の行の部品番号が等しかったかさえわか
れば容易に各行の主記憶アドレスを計算できる。この様
な場合では逆に各入力ベクトル要素の長さがフロント部
の分だけ増加することによるメモリ効率の低下、ならび
にフロント部へのタグ情報の格納処理時間のオーバヘッ
ドから来る処理速度低下といった問題が生じてくる。
テーブルを得るため入力ベクトルのリア部に格納された
部品番号の値かもとのテーブルのどの行のものであった
か（行識別のためのタグ）をそのフロント部に格納する
必要がある。この方法はタグ情報として１例えば行のデ
ィスク内での格納アドレス、あるいは主記憶装置内での
格納アドレス、などを目的に応じて使用できるため柔軟
性に富んでいる。しかし状況が単純でタグ情報が簡単で
良い場合もある０例えばテーブルが主記憶装置上にベク
トル形式で配列されている場合などでは、それぞれのテ
ーブルの何番目の行の部品番号が等しかったかさえわか
れば容易に各行の主記憶アドレスを計算できる。この様
な場合では逆に各入力ベクトル要素の長さがフロント部
の分だけ増加することによるメモリ効率の低下、ならび
にフロント部へのタグ情報の格納処理時間のオーバヘッ
ドから来る処理速度低下といった問題が生じてくる。
本発明の目的は上記タグ情報付加の必要がなく従って処
理効率に優れたベクトル計算機を提供することにある。
理効率に優れたベクトル計算機を提供することにある。
上記目的は、各ベクトル要素間の演算結果があらかじめ
定められた条件を満たす時に、ベクトル要素カウンタの
値、あるいはベクトル要素アドレスなどの各ベクトル要
素がベクトルオペランド中のどの要素であるかの識別を
可能とするタグ情報を生成し、このタグ情報を演算結果
として記憶装置に格納する手段を設けることにより達成
される。
定められた条件を満たす時に、ベクトル要素カウンタの
値、あるいはベクトル要素アドレスなどの各ベクトル要
素がベクトルオペランド中のどの要素であるかの識別を
可能とするタグ情報を生成し、このタグ情報を演算結果
として記憶装置に格納する手段を設けることにより達成
される。
第８図はマージジョイン処理における上記手段の作用例
を示す図である。第８図に示すように、第１人力オペラ
ンドＸと第２人力オベランドＹの各要素（ともに４バイ
ト長）を順次突合せて演算し、その結果面要素が等しい
時には、面要素を識別するためのタグ情報として各入力
オペランドのオペランド、カウンタのペアを生成し第３
出力オペランドＺの要素として出力する。すなわちＸ。
を示す図である。第８図に示すように、第１人力オペラ
ンドＸと第２人力オベランドＹの各要素（ともに４バイ
ト長）を順次突合せて演算し、その結果面要素が等しい
時には、面要素を識別するためのタグ情報として各入力
オペランドのオペランド、カウンタのペアを生成し第３
出力オペランドＺの要素として出力する。すなわちＸ。
Ｙのオペランド、カウンタｌ＋ ｊは初期値１であり、
Ｘ（１）とＹ（１）の比較演算結果は’Ｐ２＝Ｐ２’で
あり等しいのでペア（ｉ、ｊ）すなわち（１゜１）がＺ
（１）として格納される。この後オペランドカウンタｉ
ｅ ｊはともに＋１されてＸ（２）とＹ（２）が演算さ
れるが結果は’Ｐ３＜Ｐ５’であり等しくないのでペア
（２，２）は格納されないで／Ｊ％さい側のオペランド
カウンタｉのみが＋１され、以下同様の処理がくり返さ
れる。オペランドカウンタｉ、ｊがそれぞれ４と２の時
に比較演算結果は’Ｐ５＝Ｐ５’で再び等しくなるので
Ｚ（２）としては（４，２）が格納される。
Ｘ（１）とＹ（１）の比較演算結果は’Ｐ２＝Ｐ２’で
あり等しいのでペア（ｉ、ｊ）すなわち（１゜１）がＺ
（１）として格納される。この後オペランドカウンタｉ
ｅ ｊはともに＋１されてＸ（２）とＹ（２）が演算さ
れるが結果は’Ｐ３＜Ｐ５’であり等しくないのでペア
（２，２）は格納されないで／Ｊ％さい側のオペランド
カウンタｉのみが＋１され、以下同様の処理がくり返さ
れる。オペランドカウンタｉ、ｊがそれぞれ４と２の時
に比較演算結果は’Ｐ５＝Ｐ５’で再び等しくなるので
Ｚ（２）としては（４，２）が格納される。
出力ベクトルＺはテーブル１とテーブル２のそれぞれ何
行目の部品番号が等しいがを示しており、２から結合結
果テーブルを作成でき、かっこの行識別のためのタグ情
報はベクトル演算の進行状況を示すオペランドカウンタ
より得られるので入力ベクトルＸ、Ｙにあらかじめ、タ
グ情報を付加しておく必要がない。
行目の部品番号が等しいがを示しており、２から結合結
果テーブルを作成でき、かっこの行識別のためのタグ情
報はベクトル演算の進行状況を示すオペランドカウンタ
より得られるので入力ベクトルＸ、Ｙにあらかじめ、タ
グ情報を付加しておく必要がない。
以下、本発明の一゛実施例を図に従って説明する。
まず本発明の一実施例であるベクトル処理装置の構成と
動作の概略を第１図を用いて説明する。
動作の概略を第１図を用いて説明する。
主記憶装置１ｉ１０７に格納されたベクトル命令はデー
タバス１２５から命令語レジスタ１０１に読み出され、
解読回路１０２により解読される。解読の結果命令の種
類が判明すると、その旨が制御信号１１３によって演算
制御回路１０４に伝えられ、命令の種類に対応した制御
回路が起動される。
タバス１２５から命令語レジスタ１０１に読み出され、
解読回路１０２により解読される。解読の結果命令の種
類が判明すると、その旨が制御信号１１３によって演算
制御回路１０４に伝えられ、命令の種類に対応した制御
回路が起動される。
これと並行して命令が指定する汎用レジスタの内容が汎
用レジスタ群１０３よりデータバス１１４および１１５
を介して演算制御回路１０４並びにアドレス制御回路１
０６に送られセットアツプされ、これら回路が初期化さ
れる。
用レジスタ群１０３よりデータバス１１４および１１５
を介して演算制御回路１０４並びにアドレス制御回路１
０６に送られセットアツプされ、これら回路が初期化さ
れる。
初期化が終了すると演算制御回路１０４はオペランド・
ベクトルの要素のフェッチならびにストア要素を必要に
応じて制御信号１１９により主記憶装置１０７に送出す
る。これを並行してフェッチアドレスおよびストアアド
レスの更新指示も演算制御回路１０４から制御信号１１
６を介してアドレス制御回路１０６に送られる。フェッ
チ要求を受は取った主記憶装置１０７はアドレス制御回
路１０６からデータバス１２０を介して受は取ったフェ
ッチアドレスに従ってベクトル要素を読み出す、読み出
されたベクトル要素はデータバス１２１および１２２を
通じてオペランドデータレジスタＯＤＩ （１０８）と
ＯＤ２ （１０９） にセットされる。レジスタ１０ｇ
と１０９にセットされたデータを演算器１１０によって
演算されその結果が信号１１７により演算制御回路１０
４に伝えられる。演算制御回路１０４は演算結果が特定
の条件を満足する時には各ベクトル・オペランドのオペ
ランドカウンタの中で必要なものの値をオペランドカウ
ンタ群１０５より読み出し、データバス１１８を介して
主記憶袋！１１０７に送りストアする。マージジョイン
命令の場合、比較演算の結果、レジスタ１０８と１０９
の内容が等しいと判明した時に限り２つの入力ベクトル
オペランドのオペランドカウンタ値のペアをストアする
。
ベクトルの要素のフェッチならびにストア要素を必要に
応じて制御信号１１９により主記憶装置１０７に送出す
る。これを並行してフェッチアドレスおよびストアアド
レスの更新指示も演算制御回路１０４から制御信号１１
６を介してアドレス制御回路１０６に送られる。フェッ
チ要求を受は取った主記憶装置１０７はアドレス制御回
路１０６からデータバス１２０を介して受は取ったフェ
ッチアドレスに従ってベクトル要素を読み出す、読み出
されたベクトル要素はデータバス１２１および１２２を
通じてオペランドデータレジスタＯＤＩ （１０８）と
ＯＤ２ （１０９） にセットされる。レジスタ１０ｇ
と１０９にセットされたデータを演算器１１０によって
演算されその結果が信号１１７により演算制御回路１０
４に伝えられる。演算制御回路１０４は演算結果が特定
の条件を満足する時には各ベクトル・オペランドのオペ
ランドカウンタの中で必要なものの値をオペランドカウ
ンタ群１０５より読み出し、データバス１１８を介して
主記憶袋！１１０７に送りストアする。マージジョイン
命令の場合、比較演算の結果、レジスタ１０８と１０９
の内容が等しいと判明した時に限り２つの入力ベクトル
オペランドのオペランドカウンタ値のペアをストアする
。
本発明の特徴はこのように特定の演算結果を生じたベク
トル要素を識別するためのタグ情報（本実施例ではオペ
ランドカウンタで示される要素番号）が演算回路内で生
成されて出力される点にある。すなわちマージジョイン
演算のように演算結果からその演算結果を生じた入力ベ
クトル要素を特定する必要がある場合においても、あら
かじめ各ベクトル要素にタグ情報を付加しておく必要が
ない。
トル要素を識別するためのタグ情報（本実施例ではオペ
ランドカウンタで示される要素番号）が演算回路内で生
成されて出力される点にある。すなわちマージジョイン
演算のように演算結果からその演算結果を生じた入力ベ
クトル要素を特定する必要がある場合においても、あら
かじめ各ベクトル要素にタグ情報を付加しておく必要が
ない。
さてオペランドカウンタ群１０５中の各カウンタの値が
予め汎用レジスタによって示されたベクトル要素数を超
えると、演算制御回路１０４はフェッチ要求およびスト
ア要求の送出を止め演算を停止する。その後主記憶装置
１０７より次の命令が取出され命令語レジスタ１０１に
セットされ処理が続けられる０以上、本発明の一実施例
であるベクトル処理装置の構成と動作の概略を述べた。
予め汎用レジスタによって示されたベクトル要素数を超
えると、演算制御回路１０４はフェッチ要求およびスト
ア要求の送出を止め演算を停止する。その後主記憶装置
１０７より次の命令が取出され命令語レジスタ１０１に
セットされ処理が続けられる０以上、本発明の一実施例
であるベクトル処理装置の構成と動作の概略を述べた。
第１図に示したベクトル処理装置の詳細な動作の説明に
先立って、まず本実施例におけるベクトル命令の命令形
式について第２図を用いて説明する。第２図に示した様
にベクトル命令は３２ビツトのビット列である。命令の
上位１６ビツトはベクトル命令の種類を表わす。Ｒ１フ
ィールド２０２は４ビツトの２進整数を表わしＯ〜１５
の番号のつけられた１６本の汎用レジスタ群１０３のう
ちのＲ１フィールドが示す番号をもった汎用レジスタ２
０７および汎用レジスタ２０７と連番の２本の汎用レジ
スタ２０８，２０９を指定する。同様にＲ２フィールド
はＲ２フィールドの値に等しい番号をもった汎用レジス
タ２０４および２０４と連番の汎用レジスタ２０５，２
０６を指定する。
先立って、まず本実施例におけるベクトル命令の命令形
式について第２図を用いて説明する。第２図に示した様
にベクトル命令は３２ビツトのビット列である。命令の
上位１６ビツトはベクトル命令の種類を表わす。Ｒ１フ
ィールド２０２は４ビツトの２進整数を表わしＯ〜１５
の番号のつけられた１６本の汎用レジスタ群１０３のう
ちのＲ１フィールドが示す番号をもった汎用レジスタ２
０７および汎用レジスタ２０７と連番の２本の汎用レジ
スタ２０８，２０９を指定する。同様にＲ２フィールド
はＲ２フィールドの値に等しい番号をもった汎用レジス
タ２０４および２０４と連番の汎用レジスタ２０５，２
０６を指定する。
汎用レジスタ２０４〜２０６はそれぞれ第１オペランド
（○ｐ、１）、第２オペランド（Ｏｐ、２）、および第
３オペランド（Ｏｐ、３）の先頭アドレスを表わす。ま
た汎用レジスタ２０７〜２０９はそれぞれＯｐ −１＋
Ｏｐ −２ｒ Ｏｐ −３の要素数を表わす、マージ
ジョイン命令では第８図に示すように入力ベクトルＸ、
ＹがそれぞれＯＰ −１＋ Ｏｐ 、 ２であり出力ベ
クトルＺがＯｐ、３ である。従って第８図の例では汎
用レジスタ２０４〜２０６にＸ。
（○ｐ、１）、第２オペランド（Ｏｐ、２）、および第
３オペランド（Ｏｐ、３）の先頭アドレスを表わす。ま
た汎用レジスタ２０７〜２０９はそれぞれＯｐ −１＋
Ｏｐ −２ｒ Ｏｐ −３の要素数を表わす、マージ
ジョイン命令では第８図に示すように入力ベクトルＸ、
ＹがそれぞれＯＰ −１＋ Ｏｐ 、 ２であり出力ベ
クトルＺがＯｐ、３ である。従って第８図の例では汎
用レジスタ２０４〜２０６にＸ。
Ｙ、Ｚの先頭アドレスをセットする。またこの例ではＯ
ｐ、１．○ｐ、２の要素数はそれぞれ、４゜３であるの
で汎用レジスタ２０７と２０８には４と３をセットすれ
ば第８図の結果が得られる。マージジョイン演算では、
出力ベクトルの要素数は不定であるので、汎用レジスタ
２０９には出力領域の大きさを考えて適当な値を設定し
ておけば良い１例えば出口領域が４要素分しかないとき
は汎用レジスタ２０９に５をセットしておけば出力ベク
トル（○Ｐ、３）の要素が４を超えた時には命令は停止
する（第８図の例では出力は２要素しかないのでレジス
タ２０９には２を設定しておけば足りることになる）。
ｐ、１．○ｐ、２の要素数はそれぞれ、４゜３であるの
で汎用レジスタ２０７と２０８には４と３をセットすれ
ば第８図の結果が得られる。マージジョイン演算では、
出力ベクトルの要素数は不定であるので、汎用レジスタ
２０９には出力領域の大きさを考えて適当な値を設定し
ておけば良い１例えば出口領域が４要素分しかないとき
は汎用レジスタ２０９に５をセットしておけば出力ベク
トル（○Ｐ、３）の要素が４を超えた時には命令は停止
する（第８図の例では出力は２要素しかないのでレジス
タ２０９には２を設定しておけば足りることになる）。
以上、命令形式について説明した。
次に本発明の一実施例である第１図に示したベクトル処
理装置の詳細な動作を第８図にあげたマージジョイン演
算が本実施例のベクトル処理装置においてどう処理され
るかを例として、図に従って説明する。具体的には処理
の通行を示す第３図のタイム・チャートの流れを、関係
する各論理回路の構成図（第４図〜第６図）を参照しな
がら追いかけることにする。
理装置の詳細な動作を第８図にあげたマージジョイン演
算が本実施例のベクトル処理装置においてどう処理され
るかを例として、図に従って説明する。具体的には処理
の通行を示す第３図のタイム・チャートの流れを、関係
する各論理回路の構成図（第４図〜第６図）を参照しな
がら追いかけることにする。
第３図は第８図のベクトルＸとＹを入力ベクトルＯｐ、
１．Ｏｐ、２とした時の第１図のベクトル処理装置の動
作を示すタイム・チャートである。
１．Ｏｐ、２とした時の第１図のベクトル処理装置の動
作を示すタイム・チャートである。
第３図に示したように本ベクトル処理装置ではＣＫｏお
よびＣＫｔの２相のクロック信号を同期用に用いている
。
よびＣＫｔの２相のクロック信号を同期用に用いている
。
命令レジスタ１０１に読み出された第２図の形式のベク
トル命令が解読の結果マージジョイン命令であることが
判明すると、その旨を示す制御信号ＤＥＣ（１１３）が
演算制御回路１０４に送られる。
トル命令が解読の結果マージジョイン命令であることが
判明すると、その旨を示す制御信号ＤＥＣ（１１３）が
演算制御回路１０４に送られる。
演算制御回路１０４の構成を第４図に示す。
ＤＥＣ信号を受けとった演算制御回路１０４は各回路の
初期化を指示する制御信号ｊＮｉＴ（１１６ｄ）を発生
する（第３図■）。これとともにマージジョイン命令の
処理に入ったことを示すホールドタイプのフリップフロ
ップ４０２をセットする。
初期化を指示する制御信号ｊＮｉＴ（１１６ｄ）を発生
する（第３図■）。これとともにマージジョイン命令の
処理に入ったことを示すホールドタイプのフリップフロ
ップ４０２をセットする。
１ＮｉＴ信号の指示により演算制御回路１０４中のオペ
ランドカウンタＯＣＩ （４０３）、０Ｃ２（４０４）
、ＯＣ３（４０５） に、それぞれ初期値１１′がセッ
トされる（第３図■’）、ＯＣ，ｌ。
ランドカウンタＯＣＩ （４０３）、０Ｃ２（４０４）
、ＯＣ３（４０５） に、それぞれ初期値１１′がセッ
トされる（第３図■’）、ＯＣ，ｌ。
○Ｃ０２，○Ｃ，３はそれぞれ第１．第２．第３オペラ
ンド中の演算要素を示すオペランド・カウンタである。
ンド中の演算要素を示すオペランド・カウンタである。
また、演算制御回路１０４中の要素数レジスタＯＬＩ
（４０６）、ＯＬ２ （４０７）。
（４０６）、ＯＬ２ （４０７）。
ＯＬ３ （４０８）もやはり１ＮｉＴ信号により初期化
される。○Ｌｌ、ＯＬ２．ＯＬ３はそれぞれ第１．第２
．第３オペランドの要素数を保持し、第８図の例ではそ
れぞれ汎用レジスタ２０７゜２０８．２０９（７）値４
，３．４が設定さレル（第３図■）。
される。○Ｌｌ、ＯＬ２．ＯＬ３はそれぞれ第１．第２
．第３オペランドの要素数を保持し、第８図の例ではそ
れぞれ汎用レジスタ２０７゜２０８．２０９（７）値４
，３．４が設定さレル（第３図■）。
演算制御回路からの１ＮｉＴ信号１１６ｄはアドレス制
御回路１０５にも送られて初期化を行なう。
御回路１０５にも送られて初期化を行なう。
第５図はアドレス制御回路１０６の構成を示す図である
。１ＮｉＴ信号の指示により、汎用レジスタ２０４，２
０５，２０５に格納された第１゜第２．第３オペランド
の先頭アドレス（順にａｌ。
。１ＮｉＴ信号の指示により、汎用レジスタ２０４，２
０５，２０５に格納された第１゜第２．第３オペランド
の先頭アドレス（順にａｌ。
ａ２．ａ３とする）がアドレスレジスタ０ＡＩ（５０１
）、ＯＡ２ （５０２）、○Ａ３ （５０３）にセット
される（第３図■）。これでアドレス制御回路１０６の
初期化が完了する。
）、ＯＡ２ （５０２）、○Ａ３ （５０３）にセット
される（第３図■）。これでアドレス制御回路１０６の
初期化が完了する。
ＤＥＣ信号１１３の１クロツク後にフェッチ要求信号Ｆ
ＲＥＱ（１１９ａ）が演算制御回路１０４から主記憶装
置１０７に送出される（第３図■）。
ＲＥＱ（１１９ａ）が演算制御回路１０４から主記憶装
置１０７に送出される（第３図■）。
以後ＦＲＥＱ信号は演算終了まで１クロツクおきに発行
される。
される。
フェッチ要求を受けた主記憶袋［１０７は、データバス
１２０ａ、１２０ｂを介して送られるアドレスレジスタ
ＯＡＩおよびＯＡ２の値をフェッチアドレスとしてデー
タを読み出し、フェッチデータレジスタＯＤＩ （１０
８）およびＯＤ ２ （１０９）に転送する。ＯＡｌお
よびＯＡ２は第８図の第１オペランドベクトル又と第２
オペランドベクトルＹの先頭アドレスに初期化されてい
るので、フェッチデータレジスタ１０８および１０９に
はともに′Ｐ２′が到着する（第３図■）。○Ｄ１とＯ
Ｄ２の内容は演算器１１０によって比較され、比較結果
信号ＣＭＰ（１１７）が演算制御回路１０４に送られる
。すなわちこの場合ＯＤＩとＯＤ２の内容が等しかった
旨が報告される（第３図■）。
１２０ａ、１２０ｂを介して送られるアドレスレジスタ
ＯＡＩおよびＯＡ２の値をフェッチアドレスとしてデー
タを読み出し、フェッチデータレジスタＯＤＩ （１０
８）およびＯＤ ２ （１０９）に転送する。ＯＡｌお
よびＯＡ２は第８図の第１オペランドベクトル又と第２
オペランドベクトルＹの先頭アドレスに初期化されてい
るので、フェッチデータレジスタ１０８および１０９に
はともに′Ｐ２′が到着する（第３図■）。○Ｄ１とＯ
Ｄ２の内容は演算器１１０によって比較され、比較結果
信号ＣＭＰ（１１７）が演算制御回路１０４に送られる
。すなわちこの場合ＯＤＩとＯＤ２の内容が等しかった
旨が報告される（第３図■）。
ＣＭＰ信号１１７は演算制御回路１０４のジョイン制御
論理４０９に入力される。
論理４０９に入力される。
第６図はジョイン制御論理４０９の動作を示す真理値表
である。ＣＭＰ信号がｏＤｌとＯＤ２の一致を報告して
いる場合（第６図項番２．）には、オペランドカウンタ
ＯＣＩ、ＯＣ２，ＯＣ３ならびにオペランドアドレスＯ
ＡＩ、○Ａ２．ＯＡ３の更新指示信号ＵＰ １（１１６
ａ）、ＵＰ ２（ＩＬ６ｂ）ＵＰ３（１１６ｃ）および
ストア要求信号５ＲＥＱ（１１９ｂ）がすべて１′とな
る。またＣＭＰ信号がＯＤＩの方が○Ｄ２より大きいこ
とを報告している場合（第６図項番２）には第２オペラ
ンドのオペランドカウンタＯＣ２およびオペランドアド
レスＯＡ２のみ更新するようにＵＰ２Ｐ２Ｏ６１′とな
る。またＣＭＰ信がＯＤＩの方がＯＤ２より小さいこと
を報告している場合（第６図項番３）では逆に第１オペ
ランドのオペランドカウンタＯＣ１およびオペランドア
ドレスＯＡＩのみ更新するようにＵＰＩ信号のみ１１′
が送出される。
である。ＣＭＰ信号がｏＤｌとＯＤ２の一致を報告して
いる場合（第６図項番２．）には、オペランドカウンタ
ＯＣＩ、ＯＣ２，ＯＣ３ならびにオペランドアドレスＯ
ＡＩ、○Ａ２．ＯＡ３の更新指示信号ＵＰ １（１１６
ａ）、ＵＰ ２（ＩＬ６ｂ）ＵＰ３（１１６ｃ）および
ストア要求信号５ＲＥＱ（１１９ｂ）がすべて１′とな
る。またＣＭＰ信号がＯＤＩの方が○Ｄ２より大きいこ
とを報告している場合（第６図項番２）には第２オペラ
ンドのオペランドカウンタＯＣ２およびオペランドアド
レスＯＡ２のみ更新するようにＵＰ２Ｐ２Ｏ６１′とな
る。またＣＭＰ信がＯＤＩの方がＯＤ２より小さいこと
を報告している場合（第６図項番３）では逆に第１オペ
ランドのオペランドカウンタＯＣ１およびオペランドア
ドレスＯＡＩのみ更新するようにＵＰＩ信号のみ１１′
が送出される。
さて現在のＣＭＰ信号（第３図■）はレジスタ００１と
ＯＤ２の内容の一致すなわちジョイン条件の成立を示し
ているのでＵＰＩ、ＵＰ２．ＵＰ３．５ＲＥＱが１′と
なる（第３図■）。
ＯＤ２の内容の一致すなわちジョイン条件の成立を示し
ているのでＵＰＩ、ＵＰ２．ＵＰ３．５ＲＥＱが１′と
なる（第３図■）。
ストア要求信号５ＲＥＱ （１１９ｂ）を受けとった主
記憶装置１０７には、ストアデータとしてオペランドカ
ウンタＯＣ１とＯＣ２の値がデータバス１１８を介して
、送られてストアアドレスレジスタＯＡ３が指す位置に
格納される。
記憶装置１０７には、ストアデータとしてオペランドカ
ウンタＯＣ１とＯＣ２の値がデータバス１１８を介して
、送られてストアアドレスレジスタＯＡ３が指す位置に
格納される。
一方、ＵＰＩ、ＵＰ２．ＵＰ３の各信号により、００１
、ＯＣ２，ＯＣ３はそれぞれ＋１されてすべて１２′と
なる（第３図■）、またＯＡＩ。
、ＯＣ２，ＯＣ３はそれぞれ＋１されてすべて１２′と
なる（第３図■）、またＯＡＩ。
ＯＡ２．ＯＡ３もそれぞれ更新され次要素を指す（第３
図＠）。
図＠）。
オペランドカウンタおよびオペランドアドレスが新しく
なると同時に第２番目のフェッチ要求ＦＲＥＱが送出さ
れる（第３図Ｏ）。以後の処理は第１番目のＦＲＥＱ
（第３図■）と同様に進むが、今度は比較結果信号ＣＭ
Ｐは’Ｐ３＜Ｐ５’なので（第３図＠）ＵＰＩ信号のみ
が１となり（第６図項番３のケース）ＯＣＩ、ＯＡＩが
更新されて１３′と８１＋８となりストア要求信号５Ｒ
ＥＱは発行されない、第３番目のＦＲＥＱ（第３図＠）
に対しては、’Ｐ８＞Ｐ５’ となる（第３図＠）ので
逆にＵＰ２Ｐ２Ｏ６１となり（第６図項番２のケーＸ）
、ＯＣ２，ＯＡ２が更新されてｔ ３ Ｊ と’ａ２＋
８’ となる、従って第４回目のＦＲＥＱ （第３図＠
）ではＯＣＩとＯＣ２が示すようにベクトルＸとＹのそ
れぞれ３番目の要素がフェッチされる。フェッチされた
データはともに１Ｐ８′で等しいので（第３図＠）最初
のＦＲＥＱ信号に対する場合と同様、ｔＪＰｌ。
なると同時に第２番目のフェッチ要求ＦＲＥＱが送出さ
れる（第３図Ｏ）。以後の処理は第１番目のＦＲＥＱ
（第３図■）と同様に進むが、今度は比較結果信号ＣＭ
Ｐは’Ｐ３＜Ｐ５’なので（第３図＠）ＵＰＩ信号のみ
が１となり（第６図項番３のケース）ＯＣＩ、ＯＡＩが
更新されて１３′と８１＋８となりストア要求信号５Ｒ
ＥＱは発行されない、第３番目のＦＲＥＱ（第３図＠）
に対しては、’Ｐ８＞Ｐ５’ となる（第３図＠）ので
逆にＵＰ２Ｐ２Ｏ６１となり（第６図項番２のケーＸ）
、ＯＣ２，ＯＡ２が更新されてｔ ３ Ｊ と’ａ２＋
８’ となる、従って第４回目のＦＲＥＱ （第３図＠
）ではＯＣＩとＯＣ２が示すようにベクトルＸとＹのそ
れぞれ３番目の要素がフェッチされる。フェッチされた
データはともに１Ｐ８′で等しいので（第３図＠）最初
のＦＲＥＱ信号に対する場合と同様、ｔＪＰｌ。
ＵＰ２．ＵＰ３，５ＲＥＱ各信号がすべて１′となり、
各オペランドカウンタおよびアドレスレジスタが更新さ
れるとともに、この時点のＯＣＩとＯＣ２の値すなわち
（３，３）が主記憶装置１０７に書き込まれる。○Ｃ１
，ＯＣ２，ＯＣ３はそれぞれ＋１された結果４，４．３
となる（第３図◎）が、○Ｃ２とＯＬ２の内容の比較結
果は４〉３′となりカウンタ値が要素数を超える。
各オペランドカウンタおよびアドレスレジスタが更新さ
れるとともに、この時点のＯＣＩとＯＣ２の値すなわち
（３，３）が主記憶装置１０７に書き込まれる。○Ｃ１
，ＯＣ２，ＯＣ３はそれぞれ＋１された結果４，４．３
となる（第３図◎）が、○Ｃ２とＯＬ２の内容の比較結
果は４〉３′となりカウンタ値が要素数を超える。
この場合演算終了を示す制御信号ＥＮＤ（４１，０）が
１１′となり（第３図Ｏ）、マージジョイン命令処理中
であることを示すフリップフロップ４０２がリセットさ
れてフェッチ要求ＦＲＥＱならびにストア要求５ＲＥＱ
が停止し、マージジョイン命令の処理が完了する。
１１′となり（第３図Ｏ）、マージジョイン命令処理中
であることを示すフリップフロップ４０２がリセットさ
れてフェッチ要求ＦＲＥＱならびにストア要求５ＲＥＱ
が停止し、マージジョイン命令の処理が完了する。
マージジョイン命令の処理後には主記憶装置１０７には
第８図のベクトルＺが命令の第３オペランドベクトルと
して得られる。ベクトルＺの各要素はテーブル１とテー
ブル２の何行目どうしがその部品番号が等しいかを示し
ている。従ってこのベクトルＺの要素に格納されている
値のペアが指す行同士、すなわちテーブル１の１行目と
テーブル２の１行目、およびテーブル１の３行目とテー
ブル２の３行目をそれぞれ結合することによす結合結果
テーブルを作成することができる。
第８図のベクトルＺが命令の第３オペランドベクトルと
して得られる。ベクトルＺの各要素はテーブル１とテー
ブル２の何行目どうしがその部品番号が等しいかを示し
ている。従ってこのベクトルＺの要素に格納されている
値のペアが指す行同士、すなわちテーブル１の１行目と
テーブル２の１行目、およびテーブル１の３行目とテー
ブル２の３行目をそれぞれ結合することによす結合結果
テーブルを作成することができる。
以上説明した様に、本発明によればマージジョイン演算
のように、特定の演算結果（マージジョインの例では要
素の一致）を生じたベクトル要素の属性、例えばオペラ
ンドベクトル中のどの要素であったか等を識別する必要
のある演算において。
のように、特定の演算結果（マージジョインの例では要
素の一致）を生じたベクトル要素の属性、例えばオペラ
ンドベクトル中のどの要素であったか等を識別する必要
のある演算において。
この識別のためのタグ情報が演算回路内で生成して出力
できるので、各ベクトル要素に特別なタグ情報をあらか
じめ付加しておく必要がない。従ってタグ情報付与に要
する処理時間および必要となるメモリ量を削減すること
ができる。
できるので、各ベクトル要素に特別なタグ情報をあらか
じめ付加しておく必要がない。従ってタグ情報付与に要
する処理時間および必要となるメモリ量を削減すること
ができる。
第１図は本発明の一実施例のベクトル処理装置の全体構
成図、第２図は命令形式を示す図、第３図は動作を示す
タイム・チャート、第４図は演算制御回路の構成図、第
５図はアドレス制御回路の構成図、第６図はジョイン制
御論理の構成を示す真理値表を示す図、第７図は関係デ
ータベースでのテーブル結合処理とその従来のベクトル
化手法を示す図、第８図は本発明のベクトル処理装置に
よるベクトル化方式を示す図である。 １０４・・・演算制御回路、１０５・・・オペランドカ
ウンタ群、１１０・・・演算器、１１８・・・カウンタ
・ストアバス、４０９・・・ジョイン制御論理。
成図、第２図は命令形式を示す図、第３図は動作を示す
タイム・チャート、第４図は演算制御回路の構成図、第
５図はアドレス制御回路の構成図、第６図はジョイン制
御論理の構成を示す真理値表を示す図、第７図は関係デ
ータベースでのテーブル結合処理とその従来のベクトル
化手法を示す図、第８図は本発明のベクトル処理装置に
よるベクトル化方式を示す図である。 １０４・・・演算制御回路、１０５・・・オペランドカ
ウンタ群、１１０・・・演算器、１１８・・・カウンタ
・ストアバス、４０９・・・ジョイン制御論理。
Claims (1)
- 【特許請求の範囲】 １、一つまたは複数のベクトルオペランドからベクトル
要素を順次読み出し演算するベクトル計算機において、
各ベクトル要素の属性を示すタグ情報を生成し、該タグ
情報を演算結果として記憶装置に格納する手段を設けた
ことを特徴とするベクトル計算機。 ２、前記タグ情報は、ベクトル要素のベクトルオペラン
ド中での位置を示す情報を含むことを特徴とする特許請
求の範囲第１項記載のベクトル計算機。 ３、前記タグ情報の記憶装置への格納は、ベクトル要素
の演算結果があらかじめ定められた条件を満たす時にの
み行なわれることを特徴とする特許請求の範囲第１項記
載のベクトル計算機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281719A JPS63136168A (ja) | 1986-11-28 | 1986-11-28 | ベクトル計算機 |
| US07/124,923 US4885678A (en) | 1986-11-28 | 1987-11-24 | Vector processor for processing database without special tags for vector elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281719A JPS63136168A (ja) | 1986-11-28 | 1986-11-28 | ベクトル計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136168A true JPS63136168A (ja) | 1988-06-08 |
Family
ID=17643029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281719A Pending JPS63136168A (ja) | 1986-11-28 | 1986-11-28 | ベクトル計算機 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4885678A (ja) |
| JP (1) | JPS63136168A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109160A (ja) * | 1988-10-18 | 1990-04-20 | Japan Atom Energy Res Inst | ベクトル計算機用演算装置 |
| US5257394A (en) * | 1988-10-18 | 1993-10-26 | Japan Atomic Energy Research Institute | Logical expression processing pipeline using pushdown stacks for a vector computer |
| US5666547A (en) * | 1994-09-23 | 1997-09-09 | Alcatel Network Systems, Inc. | Method and apparatus for framing a serial data stream |
| US5727229A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Method and apparatus for moving data in a parallel processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60108973A (ja) * | 1983-11-17 | 1985-06-14 | Nec Corp | 配列要素の最小値および最小要素の要素番号を求める方法 |
| JPS60110036A (ja) * | 1983-10-20 | 1985-06-15 | Nec Corp | 配列要素の最大値および最大要素の要素番号を求める方法 |
| JPS60134973A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620275A (en) * | 1984-06-20 | 1986-10-28 | Wallach Steven J | Computer system |
-
1986
- 1986-11-28 JP JP61281719A patent/JPS63136168A/ja active Pending
-
1987
- 1987-11-24 US US07/124,923 patent/US4885678A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110036A (ja) * | 1983-10-20 | 1985-06-15 | Nec Corp | 配列要素の最大値および最大要素の要素番号を求める方法 |
| JPS60108973A (ja) * | 1983-11-17 | 1985-06-14 | Nec Corp | 配列要素の最小値および最小要素の要素番号を求める方法 |
| JPS60134973A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4885678A (en) | 1989-12-05 |
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