JPH0411400A

JPH0411400A - 半導体記憶装置

Info

Publication number: JPH0411400A
Application number: JP2114099A
Authority: JP
Inventors: Takeshi Ohira; 大平　壮
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明は、半導体記憶装置に関し、特に、自己をテス
トする機能を備えた半導体記憶装置において、テスト機
能の向上を図ったものである。

〔従来の技術〕

近年、半導体記憶装置の記憶容量は２〜３年毎に４倍の
割合で増加しており、高集積化の一途をたどっているが
、集積度が高くなった分、出荷前等に行うテストに多大
な時間が費やされてしまうという問題が無視できなくな
っている。

そこで、従来から、テスト時間の短縮を図るために、多
ビット（４ピント或いは８ビツト等）同時にテストを行
う技術が提案されていて、そのような従来技術の一例を
第７図に従って説明する。

即ち、データ入力端子１を介して外部から入力データＤ
ＩＮが供給される入カバソファ２の出力側を、４ピント
のデータバス線ＤＢの各ビット毎に設けられたライトア
ンプ３ａ〜３ｄのそれぞれの入力側に接続するとともに
、それらデータバス線ＤＢの各ビット毎に設けられたセ
ンスバッファ４ａ〜４ｄと、データ出力端子５が接続さ
れたデータ出力ハノファ６との間をスイッチングトラン
ジスタ７ａ〜７ｄを介して接続している。

さらに、スイッチングトランジスタ７ａ〜７ｄと並列に
ＡＮＤ回路８ａ及び８ｂが設けられていて、ＡＮＤ回路
８ａには、各センスバッファ４ａ〜４ｄの相補出力のう
ちセルデークと同一極性（以下、正極側とする。）の出
力が供給され、ＡＮＤ回路８ｂには各センスバッファ４
ａ〜４ｄのもう一方の極性である（以下、負極側とする
。）出力が供給されている。

そして、ＡＮＤ回路８ａの出力側は、スイッチングトラ
ンジスタ９ａを介して、データ出力バッファ６の正極側
の入力端に接続され、ＡＮＤ回路８ｂの出力側は、スイ
ッチングトランジスタ９ｂを介して、データ出力バッフ
ァ６の負極側の入力端に接続されている。

ここで、ライトアンプ３ａ〜３ｄは、記憶セル（図示せ
ず）にデータを書き込む際に作動するものであって、図
示しないデコーダから供給されるデータ選択信号φ。”
〜φ３゛の内の一つと、外部から供給されるライトイネ
ーブル信号ＷＥとに応して活性化して、自身が対応する
一対のデータバス線ＤＢにデータを供給し、データバス
線ＤＢは記憶セルにデータを転送する。

一方、センスバッファ４ａ〜４ｄは、それぞれが対応す
る一対のデータバス線ＤＢの電位差を増幅してデータ出
力バッファ６に供給するものであるが、それらセンスバ
ッファ４ａ〜４ｄとデータ出力バッファ６との間には、
データ選択信号φ。

〜φ３に応じて同時には何れか一つだけがオンとなるス
イッチングトランジスタ７ａ〜７ｄが介在しているので
、データ出力バッファ６には、デコーダによって選択さ
れた一つのデータのみが供給されることになる。

そして、データ出力バッファ６に供給されたデータは、
“Ｈ“レベル又は“Ｌ“レベルの２値をとる出力データ
Ｄ。ＩＩＴ　としで、データ出力端子５を介して外部に
出力される。

次に、テストモード時の動作について説明すると、デー
タ入力バッファ２から各ライトアンプ３ａ〜３ｄに論理
値“１′又は“°０“のデータを供給し、記憶セルにデ
ータを書き込む。従って、この時ライトアンプ３ａ〜３
ｄが対応する四つの記憶セルには、全て同しデータ（論
理値“１′′又は′“０パ）が記憶されることになる。

そして、上記四つの記憶セルからセンスバッファ４ａ〜
４ｄにデータを読み出すとともに、データ選択信号φ。

〜φ３によってスイッチングトランジスタ７ａ〜７ｄを
全てオフとし、且つ、テストモード選択信号Ｔによって
スイッチングトランジスタ９ａ及び９ｂをオンとする。

すると、ＡＮＤ回路８ａ及び８ｂの出力がデータ出力バ
ッファ６に供給されるが、各センスバッファ４ａ〜４ｄ
が読み出したデータは、記憶セルが正常に働いていれば
全て論理値“１゛又はパ０“。

であるから、各記憶セルに書き込んだ値と同じ値がデー
タ出力端子５から出力されれば、記憶セルは正常である
と判断できる。

そして、何れかの記憶セルに異常があり、その異常記憶
セルから逆の情報が出力されれば、ＡＮＤ回路８ａ及び
８ｂの出力が両方とも“Ｌ”レベルとなるから、データ
出力端子５がハイインピーダンス状態となり、異常が検
出される。

以上のように、多ビツト同時にテストを行うことにより
、多ビット化した分のアドレス空間が縮退されることに
より、テスト時間の短縮が図られる。

〔発明が解決しようとする課題〕

しかしながら、上記従来の技術にあっては、複数の記憶
セルに同じデータを書き込み、その書き込んだ同一デー
タが正しく読み出されたか否かによって正常及び異常の
判断を行っているため、データバス線ＤＢ、或いはライ
トアンプ３ａ〜３ｄやセンスバッファ４ａ〜４ｄ等に、
隣接する配線間の結合容量による影響を受けてデータが
反転してしまうようなデータ・パターン依存性があって
も、これを検出できないという欠点があった。従って、
データ・パターン依存性を検出するためにはテストモー
ドを使用できず、従来の入出力１ビツトによるテストを
行わなければならず、テストに要する時間の短縮が図れ
なかった。

この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、データ・パターン依
存性の検出をも短時間で行えるテスト機能を備えた半導
体記憶装置を提供することを目的としている。

１課題を解決するための手段〕上記目的を達成するために、本発明は、供給される多ビ
ットデータの内、任意の桁のピント情報を反転する第１
の反転手段を、データ入力バッファとライトアンプとの
間に設けるとともに、供給される多ビットデータの内、
前記第１の反転手段が反転するビット情報と同じ桁のビ
ット情報を反転する第２の反転手段を、センスバッファ
とデータ出力バッファとの間に設けた。

〔作用］第１及び第２の反転手段において反転される多ビットデ
ータのビット情報の桁が、それら第１及び第２の反転手
段で同じであるから、データ入力バッファからライトア
ンプを介して記憶セルに書き込まれ、そして、記憶セル
からセンスバッファを介してデータ出カバ・ノファに読
み出されたデータは、外部からは全く反転されなかった
場合と同じに見える。

従って、記憶セル等の内部回路が正常に動作していれば
、データ入力バッファに供給したデータと、データ出力
バッファに表れるデータとは等しくなる。

そして、記憶セルには、第１の反転手段において任意の
桁のビット情報が反転された多ビットデータ、即ち、任
意のパターンに設定された多ビ・ノドデータを書き込む
ことができるから、例えばデータバス線間の相互干渉に
よりデータが反転してしまうような不具合等も検出され
る。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図乃至第６図は、本発明の一実施例を示す図である
。

先ず、構成を説明する。なお、上記従来の技術で説明し
た第７図と同様の構成には、同じ符号を付し、その重複
する説明は省略する。

即ち、第１図に示すように、本実施例では、データ入力
バッファ２とライトアンプ３３〜３ｄとの間に、データ
反転回路１０を介在させるとともに、ＡＮＤ回路８ａの
入力側にデータ反転回路１■を設け、さらに、ＡＮＤ回
路８ｂの入力側にデータ反転回路１２を設けたものであ
る。

ここで、データ反転回路１０が第１の反転手段に対応し
、データ反転回路１１及び１２が第２の反転手段に対応
する。

第２図は、データ反転回路１０の一例を示す回路図であ
る。

即ち、並列に配設された四つのビット情報反転回路１３
ａ〜１３ｄを有し、ビット情報反転回路１３ａ〜１３ｄ
の入力側がデータ入力バッファ２に接続され、且つ、出
力側がライトアンプ３ａ〜３ｄの何れか一つに接続され
ている。

各ビット情報反転回路１３ａ〜１３ｄは同じ構成であり
、並列関係にある二つのＮＭＯ３（ＮチャネルＭＯ３）
トランジスタＮ、及びＮ２を備えるとともに、データ人
力バッファ２側から入力データＤ　ＩＮが、ＮＭＯＳト
ランジスタＮ、には直接供給され、ＮＭＯ３）ランジス
タＮ２にはインバータ１４ａを介して供給され、さらに
、それらＮＭＯ３）ランジスタＮ１及びＮＺの出力側が
、ライトアンプ３ａ〜３ｄの何れか一つに接続されてい
る。

そして、ＮＭＯ５）ランジスタＮ、のゲートには、反転
選択信号Ｘ０〜Ｘ、が直接供給され、ＮＭＯ３Ｉ−ラン
ジスタＮ２のゲートには、反転選択信号χ。〜Ｘ３がイ
ンバータ１４ｂで反転された信号が供給されている。

従って、反転選択信号Ｘ。−Ｎ３に応して、ＮＭＯＳト
ランジスタＮ１及びＮ２の何れか一方がオンとなり且つ
他方がオフとなるから、入力データＤＩＮは、各ビット
情報反転回路１３ａ〜１３ｄにおいて反転され又は反転
されずに、ライトアンプ３ａ〜３ｄに供給されることに
なる。

第３図は、データ反転回路１１及び１２の一例を示す回
路図である。

即ち、データ反転回路１１及び１２は、第２図に示した
データ反転回路１０と基本的に同じ構成であって、四つ
のピント情報反転回路１５ａ〜１５ｄから構成されてい
る。

ビット情報反転回路１５ａ〜１５ｄは、第２図に示した
ビット情報反転回路１３ａ〜１３ｄと同様の構成であっ
て、二つのＮＭＯＳトランジスタＮ３及びＮ４と、二つ
のインバータ１４ｃ及び１４ｄとで構成されている。

そして、データ反転回路１１の入力側にはセンスバッフ
ァ４ａ〜４ｄの正極側の出力Ｄ０〜Ｄ３が供給され、デ
ータ反転回路１２の入力側にはセンスアンプ４ａ〜４ｄ
の負極側の出力■。〜■３が供給され、さらに、データ
反転回路１１の出力がＡＮＤ回路８ａに供給され、デー
タ反転回路１２の出力がＡＮＤ回路８ｂに供給されてい
る。

第４図（ａ）は、データ選択信号φ。〜φ３を生成する
ＮＯＲ回路からなるデコーダ１６ａ〜１６ｄを示してい
て、デコーダ１６ａ〜１６ｄの入力側には、内部アドレ
ス信号ａ　Ｏ＋　　ａ　Ｏ＋　　ａ蔦＋ａｌの内の何れ
か二つとテス　℃−ド選択信号Ｔとが供給されている。

ただし、内部アドレス信号ａ０は外部アドレス信号Ａ０
と同相、内部アドレス信号ａ０は外部アドレス信号Ａ。

と逆相、内部アドレス信号ａ、は外部アドレス信号Ａ、
　　と同相、内部アドレス信号ａ１は外部アドレス信号
Ａ、と逆相の信号である。

従って、外部アドレス信号Ａ０及びＡ１が供給され且つ
テストモード選択信号Ｔが“Ｌ　”レベルである通常使
用時には、データ選択信号φ０〜φ３の何れか一つだけ
が作動状態となるから、スイッチングトランジスタ７ａ
〜７ｄの一つのみがオンとなる。また、テストモード選
択信号Ｔが“Ｈ”レベルとなるテストモード時には、外
部アドレス信号Ａｏ　、ＡＩに関係なく、データ選択信
号φ。

〜φ、の全てが非作動状態となり、スイッチングトラン
ジスタ７ａ〜７ｄの全てがオフとなる。

第４図師）は、ライトアンプ３ａ〜３ｄに供給されるデ
ータ選択信号φ。°〜φ３゛を生成する回路を示してい
て、ＮＡＮＤ回路１８ａ〜１８ｄ及びＮＡＮＤ回路１９
ａ〜１９ｂが二段に接続され、前段のＮＡＮＤ回路１８
ａ〜１８ｄには、内部アドレス信号ａＯ・１０・　ａｌ
及びａｌの内の二つ力く供給され、後段のＮＡＮＤ回路
１９ａ〜１９ｄには、ＮＡＮＤ回路１８ａ〜１８ｄの出
力とインバータ２０を経たテストモード選択信号Ｔとが
供給され、そして、ＮＡＮＤ回路１９ａ　〜１９ｄの出
力がデータ選択信号φ。〜φ３゛としてライトアンプ３
ａ〜３ｄに供給される。

従って、外部アドレス信号Ａ。及びＡ、が供給され且つ
テストモード選択信号Ｔが“′Ｌパレベルである通常使
用時には、インバータ２０の出力が”　Ｈ”　レヘ）Ｌ
ｔ　Ｔ：あり、ＮＡＮＤ回路１９ａ〜１９ｄの出力はＮ
ＡＮＤ回路１８ａ〜１８ｄの出力のみによって決まるか
ら、データ選択信号φ。°〜φ３の何れか一つだけが作
動状態となって、ライトアンプ３８〜３ｄの一つが駆動
可能となる。また、テストモード選択時には、インバー
タ２０の出力が“Ｌ　１ルベルとなるから、ＮＡＮＤ回
路１９ａ〜１９ｄの出力であるデータ選択信号φ。〜φ
３は全て“ＨＩＩ　レベルとなり、ライトアンプ３ａ〜
３ｄが全て駆動状態となる。

第５図は、反転選択信号Ｘ、−Ｘ、を住成し且つ保持す
る回路の一例を示していて、四つのラッチ回路１７ａ〜
１７ｄを有するとともに、各ラッチ回路１７ａ〜１７ｄ
のデータ入力端には入力データＤＩＮが供給されていて
、テストモート選択信号Ｔと、データ選択に用いるアド
レス信号ａ。

ａｏ、ａｌ　、ａｌ　とで決まるタイミングでランチ回
路１７ａ〜１７ｄに入力データＤＩＮが保持され、その
保持された値が、反転選択信号Ｘ０〜Ｘ３となる。

次に、本実施例の動作を説明する。

即ち、通常使用時には、テストモード選択信号ＴをＩＩ
　Ｌ　ＩＩレベルとするとともに、反転選択信号Ｘ０〜
Ｘ３の全てを゛°Ｈ゛ルヘルに設定する。

すると、スイッチングトランジスタ９ａ及び９ｂがオフ
となってＡＮＤ回路８ａ及び８ｂがデータ出力バッファ
６から切り離されるとともに、データ反転回路１０では
、ピント情報反転回路１３ａ〜１３ｄのＮＭＯ３）ラン
ジスタＮ１がオンで且つＮＭＯＳトランジスタＮ２がオ
フとなる。

従って、入力データＤＩＮは、インバータ１４ａを通過
しないから、反転されることなく各ライトアンプ３ａ〜
３ｄに供給され、ライトアンプ３ａ〜３ｄは、データ選
択信号φ。〜φ３゛及びライトイネーブルＷＥに応して
、対応するデータバス線ＤＢにデータを書き込み、デー
タバス線は記憶セルにデータを転送する。

そして、データ読み出し時には、データバス線ＤＢを介
して記憶セルから送られるデータがセンスバッファ４ａ
〜４ｄで増幅されるが、データ選択（Ｋ号φ。〜φ３に
よってスイッチングトランジスタ７ａ〜７ｄの何れか一
つだけがオンとなるから、データ出力バッファ６には、
任意のアドレスのデータが供給され、データ出力端子５
から出力データＤ。Ｕ７が出力される。

続いて、テストモード時の動作について説明する。

第６図は、反転選択信号Ｘ０〜Ｘ３を設定する際のタイ
ムチャートの一例である。ここでは、外部クロック信号
ＲＡＳ、ＷＥ、Ｄ、、及びテストモード選択信号Ｔの組
み合わせにより、反転選択信号χ。〜Ｘ３の設定を行っ
ている。

なお、第６図に示す例は、反転選択信号Ｘ１のみを“Ｌ
゛レヘルし、他の反転選択信号Ｘ。

Ｎ２及びＮ３は“Ｈ”レベルに設定する場合のタイムチ
ャートである。なお、テストモート選択信号Ｔは、テス
トモード時には、常に“Ｈ”レベルとなっている。

即ち、外部クロック信号ＲＡＳとＷＥとが両方とも“′
Ｌパレレベとなったタイミングで、外部アドレス信号Ａ
。及びＡ１を読み込む（回申、斜線部分が有効データで
ある。）ことにより、反転選択信号Ｘ０〜Ｘ３に対応す
るラッチ回路の選択を行う。

そして、データ反転回路１０．１１及び１２に供給され
る多ビットデータの内、反転させたいビット情報の桁に
対応するアドレスが読み込まれたタイミングで、入力デ
ータＩ）＋Ｎを°゛Ｈ°“レベルとし、その他のアドレ
ス選択信号が読み込まれている際には、入力データＤＩ
Ｎを°“Ｌ”°レベルとする。

すると、ランチ回路１７ｂには論理値“０パが記憶され
、その他のラッチ回路１７ａ、１７ｃ及び１７ｄには論
理値“１′”が記憶されるから、反転選択信号Ｘ１はＬ
”レベルとなり、その他の反転選択信号Ｘ。、Ｎ２及び
Ｎ３は“′Ｈ゛°レヘルレベる。

反転選択信号Ｘ１が論理値“０゛に設定されると、ビッ
ト情報反転回路１３ｂでは、ＮＭＯＳトランジスタＮ１
がオフとなり且つＮＭＯ３）ランジスタＮ２がオンとな
るから、ライトアンプ３ｂには、入力データＤＩＮが反
転された値が供給されることになる。

また、データ反転回路１１及び１２のビット情報反転回
路１５ｂにあっても、ＮＭＯＳトランジスタＮ３がオフ
となり且つＮＭＯＳトランジスタＮ４がオンとなるから
、出力Ｄ１及びり、は、反転されてＡＮＤ回路８ａ及び
８ｂに供給されることになる。

ここで、ライトアンプ３ａ側を上位ビットと考えた場合
、入力データＤＩＮが“Ｈ”レベル（論理値“１°゛）
であれば、ライトアンプ３ａ〜３ｄには”　１０１１　
”という４ピントデータが入力され、その４ビットデー
タがライトアンプ３ａ〜３ｄにより増幅されて記憶セル
に書き込まれる。

そして、記憶セルに書き込まれた４ビットデータをセン
スバッファ４ａ〜４ｄによって読み出すが、この時、ス
イッチングトランジスタ７ａ〜７ｄは全てオフとなり、
且つ、スイッチングトランジスタ９ａ及び９ｂはオンと
なっているので、センスバッファ４ａ〜４ｄは、データ
反転回路１１又は１２と、ＡＮＤ回路８ａ又は８ｂとを
介してデータ出力バッファ６に接続されている。

仮に、ライトアンプ３ａ〜３ｄや記憶セル等に不良がな
いものとすると、記憶セルに書き込んだデータが、その
ままセンスバッファ４ａ〜４ｄに供給され、センスバッ
ファ４ａ〜４ｄの正極側の出力り。−Ｄｌ　　（“’１
０１１”）がデータ反転回路１１に供給され、センスバ
ッファ４ａ〜４ｄの負極側の出力Ｄ０〜Ｄ、（“’０１
００”）がデータ反転回路１２に供給される。

データ反転回路１１及び１２では、ビット情報反転回路
１５ｂがデータを反転する状態となっているから、ＡＮ
Ｄ回路８ａには“１１１１’“という４ビットデータが
供給され、ＡＮＤ回路８ｂには“ｏ　ｏ　ｏ　ｏ　”と
いう４ピントデータが供給される。

従って、ＡＮＤ回路８ａの出力は“′１“となり且つＡ
ＮＤ回路８ｂの出力は“０′”となるから、データ出カ
バソファ６は論理値゛１°”のデータを保持し、これが
出力データＤ。ＵＴとしてデータ出力端子５から外部に
出力される。

即ち、テストモード時には、入力データＤＩＮと出力デ
ータＤ。０．とが一致すれば、半導体記憶装置が正常で
あると判断できる。

そして、半導体記憶装置に不良があり、データが反転し
てしまうようなことがあると、ＡＮＤ回路８ａ及び８ｂ
の出力がともに′０゛°となって、データ出力バッファ
６の出力がハイインピーダンスとなるから、不良を検出
することができる。

なお、４ビットデータの全てが反転した場合には、上記
の例であれば、ＡＮＤ回路８ａの出力が“０“となり且
つＡＮＤ回路８ｂの８カが“１“となって出力データＤ
。ＬＩＴが°′Ｌ”レベル（論理値“０°′）となる、
つまり入力データＤＩＮと出力データＤ。Ｖアとが一致
しなくなるから、不良を検出することができる。

さらに、本実施例にあっては、データ反転回路１０．１
１及び１２を設けたため、任意のパターンに設定された
多ビットデータをライトアンプ３ａ〜３ｂ、データバス
線ＤＢ、記憶セル及びセンスバッファ４ａ〜４ｄに供給
することができるから、個々の構成要素の不良だけでは
なく、それら構成要素間の相互干渉によりデータが反転
してしまうような不具合（データ・パターン依存性）を
も検出することができる。

従って、データ・パターン依存性を検出するために、テ
ストモードを使用せずに、１ビツトによるテストを行う
必要がなくなるから、テスト時間の短縮が図られる。

なお、上記実施例では、４ビット同時にテストを行う場
合について説明したが、これに限定されるものではなく
、ライトアンプやセンスバッファ等を適宜増設すれば、
例えば、８ビツトや１６ビツト同時にテストを行える構
成とすることも可能である。

［発明の効果］以上説明したように、本発明によれば、データ入カバソ
ファ及びライトアンプ間と、センスバッファ及びデータ
出力ハフフッ間とに多ビットデータの任意の桁のピント
情報を反転するデータ反転手段を設けたため、半導体記
憶装置の個々の要素の不良だけではなく、構成要素間の
相互干渉によりデータが反転してしまうような不具合（
データ・パターン依存性）をも検出することができ、テ
スト時間が短縮されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示す回路図、第
２図はデータ反転回路の一例を示す回路図、第３図はデ
ータ反転回路の一例を示す回路図、第４図（ａ）はデー
タ選択信号を生成する回路の一例を示す回路図、第４図
（ｂ）は他のデータ選択信号を生成する回路の一例を示
す回路図、第５図は反転選択信号を生成し且つ保持する
回路の一例を示す回路図、第６図は本実施例の作用を説
明するタイムチャート、第７図は従来例を示す回路図で
ある。２・・・データ入力バッファ、３ａ〜３ｄ・・・ライト
アンプ、４ａ〜４ｄ・・・センスバッファ、６・・・デ
ータ出力バッファ、１０・・・データ反転回路（第１の
反転手段）、１１．１２・・・データ反転回路（第２の
反転手段）、１３ａ　〜１３ｄ、１５ａ　〜１５ｄ・・
・ピント情報反転回路

Claims

【特許請求の範囲】

（１）供給される多ビットデータの内、任意の桁のビッ
ト情報を反転する第１の反転手段を、データ入力バッフ
ァとライトアンプとの間に設けるとともに、供給される
多ビットデータの内、前記第１の反転手段が反転するビ
ット情報と同じ桁のビット情報を反転する第２の反転手
段を、センスバッファとデータ出力バッファとの間に設
けたことを特徴とする半導体記憶装置。