JPH0191399A

JPH0191399A - 半導体メモリ検査方式

Info

Publication number: JPH0191399A
Application number: JP62249454A
Authority: JP
Inventors: Toshio Takeshima; 竹島　俊夫; Tadahide Takada; 高田　正日出; Masaaki Yoshida; 正昭吉田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-01
Filing date: 1987-10-01
Publication date: 1989-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリの検査方式に関する。

〔従来の技術〕

メモリが大容量になるほど、チップのテスト時間の増加
はコスト上の大きな問題になってくる。

一般にテストは、集積度が４倍になれば簡単なテストパ
ターンによるもので４倍の時間がかかり、複雑なビット
間の干渉パターンなどによるものでは１６倍もの時間が
かかって原価に占めるテストのためのコストは飛躍的に
大きくなる。そこで最近の大写ｉＤＲＡＭ　（１Ｍ〜４
Ｍビット）ではチップ内を並列にテストする方式が普及
し始めている。

このような並列テスト（例えば４ビット並列テスト）で
は、メモリの内部を４ブロツクに分割し。

同一のデータを用いて、それぞれのメモリセルブロック
のテストを行っている。そして、各プロッりから読み出
された４ビツトの内容が”１″でもｗＯ”でも全て一致
していれば出力を”１”　とし、逆に４ビツト中１ビツ
トでも異なりた内容があれば出力をＯ″とする。このよ
うな方法が従来から取られていて、日経エレクトロニク
ス　１９８７年４月６日（ｎｏ、４１８）号、１４９〜
１６３頁にも紹介されている。

〔発明が解決しようとする問題点３以上述べたような従来の半導体メモリ検査方式では、全
ビットの内容の一致不一致のみを見ているため、全ビッ
トが”１″か”０”かに固定してしまうような不良は発
見できないという欠点をもっている。また、全ビットの
内容が同一であるので、ピット間のカップリングによる
相互干渉の影響を横歪できないという欠点をもっている
。

本発明の目的は、上記欠点を解決し、複数のメモリセル
ブロックに異なるデータを入力することにより、各ブロ
ックの出力がすべて同一値に固定するような不良やビッ
ト間干渉による検査漏れを排除した半導体メモリ検査方
式を提供することにある。

〔問題点を解決するだめの手段〕

本発明の半導体メモリ検査方式は、複数のメモリセルブ
ロックのそれぞれのメモリセルブロックに書込むべきテ
ストデータを発生するテストデータ発生手段と、前記メ
モリセルブロックのそれぞれから読出されたデータを変
換するデータ変換手段と、このデータ変換手段により変
換されたデータを比較する比較手段とからなる半導体メ
モリ検査方式において、前記テストデータ発生手段は前
記メモリセルブロックの中の少なくとも１つ以上のブロ
ックに他のブロックとは異なったテストデータを与え、
前記データ変換手段は前記テストデータ発生手段により
得られるデータをその変換前のデータに戻す変換を行い
、前記比較手段は前記データ変換手段から得られたデー
タを比較しそれらの一致を検出することにより構成され
る。

以上の構成により、本発明の半導体メモリ検査方式は、
半導体メモリ全体を複数のメモリセルブロックに分割し
、それぞれを異なったデータを用いて並列テストするこ
とで、各ブロックの出力がすべて同一値に固定するよう
な不良やビット間干渉の影響を考慮したテストが可能と
なる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例の半導体メモリ検査方式のブ
ロック図である。ただし、ここではメモリセルブロック
が６つ（６分割）の場合を示している。第１図において
、ＤＣＩ、ＤＣ２はデータ変換回路、Ｍｉ（ｉ＝ｌ〜６
）は分割された６つのメモリセルブロック、Ｘｌ（ｉ＝
＝ｌ〜６）はデータ変換素子、ＣＨは信号一致検出回路
をそれぞれ示す。また、第２図は第１図における信号一
致検出回路の一例を示すブロック図で、ＡＮＤ回路とＯ
Ｒ回路と排他的ＮＯＲ回路とで構成した場合を示してい
る。

以上の構成において、テストモードに入るとテストデー
タａがデータ変換回路Ｄｅｌにラッチされ、テストデー
タｂｉ’（ｉ＝ｌ〜６）がこのデータ変換回路ＤＣ１に
よりつくられる。即ちこの実施例ではデータ変換回路Ｄ
ｅｌはテストデータ発生回路と々る。そして、このテス
トデータｂｉ（ｉ＝１〜６）が６つのメモリセルブロッ
クＭｉ（ｉ＝１〜６）にそれぞれ書込まれる。その後。

メモリセルの良否を調べるために１ブロックＭｉ（ｉ＝
１〜６）から読出されたデータｃｉ（ｉ＝１〜６）はデ
ータ変換回路ＤＣ２によりデータｃｌｉ（ｉ＝ｌ〜６）
Ｋ変換された後、信号−数構出回ＭＣＨでブロックされ
、その結果が出力信号ｅとして得られる。

ここで、データ変換回￥５Ｄｃ１．ＤＣ２を構成するデ
ータ変換素子Ｘ１（ｉ＝１〜６）のうちＸｌ。

Ｘ６をインバータとした場合を考えると、ｂ　ｌ　＝　
ｂ　５　＝　ａｂ　ｉ＝ａ　　（ｉ＝２〜５　）となり、これらのデータによってメモリセルブロックＭ
ｉ（ｉ＝１〜６）がテストされることになる。そして、
これらのブロックＭｉ（ｉ＝ｌ〜６）から読出されたデ
ータｃｉ（ｉ＝ｌ〜６）はデー夕変換回路ＤＣ２により
、ｄ　ｌ　＝　ｃ　１ｄ５＝＝ｃ５ｄｉ＝ｃｉ　　　（ｉ＝２〜５）に変換される。従って、メモリセルブロックＭ　ｉ（ｉ
＝ｘ〜６）からのデータ読出しにエラーがなければ、ｃｉ＝ｂｉ　　　（ｉ＝１〜６）、゛、　ｄ　ｉ　＝　ａ　　　　（１＝＝１〜Ｇ　）す
なわち、信号−数棟出回路Ｃ）■の出力はｅ＝”１′′
でメモリセルを艮と判定する。逆に、どこかのブロック
にエラーがあると上述したデータの関係が崩れるので、
ｅ＝”０”　でもメモリセルを不良と判定する。

以上のよりに１本実施例では半導体メモリ全体を複数の
メモリセルブロック（Ｃ分割し、そルらのうちの幾つか
のブロックに異なったデータを用いて並列テストするこ
とで、各ブロックの出力がすべて同一値に固定するよう
な不良やビット間干渉の影＃を考慮したテストが可能で
ある。

〔発明の効果〕

以上説明したように本発明の半導体メモリ検査方式は、
各ブロックの出力がすべて同一値に固定するような不良
やビット間干渉の影響を考慮したメモリセルの並列テス
トを可能にするという効果がある。また、このためにテ
スト効率が良くなり。

テストコストを低くできるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体メモリ検査方式
のブロック図、第２図は第１図の信号−数棟出回路の一
例を示すブロック図である。ＤＣＩ、ＤＣ２・・・・・・データ変換回路、Ｍｉ（ｉ
＝１〜６）・・・・・・メモリセルブロック、ｘｉ（ｉ
＝ｌ〜６）・・・・・・データ変換素子、ＣＨ・・・・
・・信号−数棟出回路。代理人　弁理士　　内　原　　　晋

Claims

【特許請求の範囲】

複数のメモリセルブロックのそれぞれのメモリセルブロ
ックに書込むべきテストデータを発生するテストデータ
発生手段と、前記メモリセルブロックのそれぞれから読
出されたデータを変換するデータ変換手段と、このデー
タ変換手段により変換されたデータを比較する比較手段
とからなる半導体メモリ検査方式において、前記テスト
データ発生手段は前記メモリセルブロックの中の少なく
とも１つ以上のブロックに他のブロックとは異なったテ
ストデータを与え、前記データ変換手段は前記テストデ
ータ発生手段により得られたデータをその変換前のデー
タに戻す変換を行い、前記比較手段は前記データ変換手
段から得られたデータを比較しそれらの一致を検出する
ことを特徴とする半導体メモリ検査方式。