JPS6150295A - 半導体メモリの誤り検出訂正方式 - Google Patents
半導体メモリの誤り検出訂正方式Info
- Publication number
- JPS6150295A JPS6150295A JP59172732A JP17273284A JPS6150295A JP S6150295 A JPS6150295 A JP S6150295A JP 59172732 A JP59172732 A JP 59172732A JP 17273284 A JP17273284 A JP 17273284A JP S6150295 A JPS6150295 A JP S6150295A
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- JP
- Japan
- Prior art keywords
- memory cells
- bit
- memory
- bits
- column
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特許チップ上に誤り検出訂正符
号を搭載した半導体メモリにシける誤シ検出訂正方弐に
関する。
号を搭載した半導体メモリにシける誤シ検出訂正方弐に
関する。
近年、半導体メモリの高集積化に伴なって、メモリ内の
データにソフト性の不良が含まれる確率が無視できなく
なっている。特に、宇宙線や自然外のα線によって引き
起こされるソフトニラ−＋：１ 、メモリの微細化に牛
なって激増する可能性が卸い。これらに対処する有効な
方法として、チップ上に誤り検出訂正符号（ＥＣＣ；エ
ラーコレクティングコード）を搭載する技術が、たとえ
ばＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ ５Ｔ
ＡＴＥ ＣＩＲ−ＣＵＩＴＳ 、 ＲＣ−１８０ＣＴＯ
ＢＥＲ１９８３、Ｔ、ＭＡＮＯ。
データにソフト性の不良が含まれる確率が無視できなく
なっている。特に、宇宙線や自然外のα線によって引き
起こされるソフトニラ−＋：１ 、メモリの微細化に牛
なって激増する可能性が卸い。これらに対処する有効な
方法として、チップ上に誤り検出訂正符号（ＥＣＣ；エ
ラーコレクティングコード）を搭載する技術が、たとえ
ばＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ ５Ｔ
ＡＴＥ ＣＩＲ−ＣＵＩＴＳ 、 ＲＣ−１８０ＣＴＯ
ＢＥＲ１９８３、Ｔ、ＭＡＮＯ。
Ｊ、ＹＡＭＡＤＡ 、 Ｊ、ｌＮ０ＵＥ ａｎｄ Ｓ、
ＮＡＫＡＪＩＭＡ 。
ＮＡＫＡＪＩＭＡ 。
” Ｃ１ｒｃｕｉｔ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ
ａ ＶＬＳＩ Ｍｅｍｏｒｙ”Ｋ開示さノしている。こ
の方法は、たとえば縦（カラム）方向、横（ロー）方向
５１２ビットずつのメモリセルが正方形状に配設された
２５６にビットのダイナミックメモリにおいて、−組の
ローアドレスによって選択される５１２ビツトのメモリ
セルを第２図に示すように（但し、第２図にはメモリセ
ルに対応するデータの一例を示す）１６ビツト×３２ビ
ツトの矩形状マトリクス配置にしたがって仮想的に並べ
、その各行、各列毎にデータの和をとった結果に応じて
付加するパリティ（奇数パリティあるいは偶数・クリテ
ィ）ビットを検査ビット（本例では４８ビツト）として
検査ビット用メモリ領域に記憶しておく。そして、読み
出しに際しては、読み出しビットが前記矩形状マトリク
ス配置内のたとえば１行、ｊ列に属するならば、そのｉ
行のデータとｊ列のデータの全ておよびｉ行、ｊ列それ
ぞれの検査ビットを外部に読み出す。次に、１１°ｅ
ｆ）ａ ＊ Ｂ３ ”：Ｅ ｈ、７’ｃ ｉ ’６ （
Ｄ ｆ’−１””ｐｉＭｏ、＊リティビットを算出し、
この算出ビットを前記のｉ行の検査ビットと比較する。
ａ ＶＬＳＩ Ｍｅｍｏｒｙ”Ｋ開示さノしている。こ
の方法は、たとえば縦（カラム）方向、横（ロー）方向
５１２ビットずつのメモリセルが正方形状に配設された
２５６にビットのダイナミックメモリにおいて、−組の
ローアドレスによって選択される５１２ビツトのメモリ
セルを第２図に示すように（但し、第２図にはメモリセ
ルに対応するデータの一例を示す）１６ビツト×３２ビ
ツトの矩形状マトリクス配置にしたがって仮想的に並べ
、その各行、各列毎にデータの和をとった結果に応じて
付加するパリティ（奇数パリティあるいは偶数・クリテ
ィ）ビットを検査ビット（本例では４８ビツト）として
検査ビット用メモリ領域に記憶しておく。そして、読み
出しに際しては、読み出しビットが前記矩形状マトリク
ス配置内のたとえば１行、ｊ列に属するならば、そのｉ
行のデータとｊ列のデータの全ておよびｉ行、ｊ列それ
ぞれの検査ビットを外部に読み出す。次に、１１°ｅ
ｆ）ａ ＊ Ｂ３ ”：Ｅ ｈ、７’ｃ ｉ ’６ （
Ｄ ｆ’−１””ｐｉＭｏ、＊リティビットを算出し、
この算出ビットを前記のｉ行の検査ビットと比較する。
この検査ビットは、前記ｉ行、ｊ列のビットに対応する
メモリセルにデータｆ：ｃ書き込む際に算出さｈｆｃ−
４１）ティビットである。したがって、読み出し時に算
出した／ＩＰリティビットと検査ビットとが一致しなけ
れば、上記メモリセルに対してデータを書き込んでから
そのデータを読み出すまでの間に１上記メモリセルのデ
ータが属する前記１行のデータ群のいずれかあるいは１
行の検査ビットが変化したことになる。同様に１前記読
み出されたｊ列のデータからｊ列のパリティビットを算
出し、これをｊ列の検査ビットと比較することにより、
ｊ列のデータ群およびｊ列の検査ビットについて誤シビ
ットの有無を検出する。
メモリセルにデータｆ：ｃ書き込む際に算出さｈｆｃ−
４１）ティビットである。したがって、読み出し時に算
出した／ＩＰリティビットと検査ビットとが一致しなけ
れば、上記メモリセルに対してデータを書き込んでから
そのデータを読み出すまでの間に１上記メモリセルのデ
ータが属する前記１行のデータ群のいずれかあるいは１
行の検査ビットが変化したことになる。同様に１前記読
み出されたｊ列のデータからｊ列のパリティビットを算
出し、これをｊ列の検査ビットと比較することにより、
ｊ列のデータ群およびｊ列の検査ビットについて誤シビ
ットの有無を検出する。
なお、前記第２図のマトリクス配置上の同一の行あるい
は列に、２ビツトあるいはそれ以上の偶数ビットの不良
が存在する場合には、前記算出した・そりティビットは
不良ビットがないときと同じになって不良検出ができな
いが、このような２ビツト以上の誤シの起こる確率が極
めて小さければこの不良検出ができないことは事実上無
視できる。したがって、前記行、列の両方の検査ピッｌ
−に対して誤）が検出された場合のみ、行と列の交点の
データが誤シであると判定してそのデータのｆｉ Ｉ
ＩＩあるいは０”を反転して正しいデータとして出力す
ればよい。この場合、メモリ内に再書き込みを行なうた
めの回路を構成しておけば、メモリ内のデータの誤シを
検出して訂正できる機能を有するメモリを実現できる。
は列に、２ビツトあるいはそれ以上の偶数ビットの不良
が存在する場合には、前記算出した・そりティビットは
不良ビットがないときと同じになって不良検出ができな
いが、このような２ビツト以上の誤シの起こる確率が極
めて小さければこの不良検出ができないことは事実上無
視できる。したがって、前記行、列の両方の検査ピッｌ
−に対して誤）が検出された場合のみ、行と列の交点の
データが誤シであると判定してそのデータのｆｉ Ｉ
ＩＩあるいは０”を反転して正しいデータとして出力す
ればよい。この場合、メモリ内に再書き込みを行なうた
めの回路を構成しておけば、メモリ内のデータの誤シを
検出して訂正できる機能を有するメモリを実現できる。
上述したよりな誤シ検出訂正方式は、所謂、水平也直パ
リティ方式と称されており、この方式により誤り検出訂
正を行なう機能が実際にＬＳＩＫ組み込まれている。
リティ方式と称されており、この方式により誤り検出訂
正を行なう機能が実際にＬＳＩＫ組み込まれている。
ところで、上述した水平・垂直パリティ方式の誤り検出
訂正方式においては、−組のローアドレスに対応してワ
ード線が選択されることによって、このワード線によシ
選択されるメモリセル群からビット線群を介してセンス
アンプ群Ｋａみ出されるｒ−夕の組に対して水平、＠直
パリティピ、トの算出を行なう。
訂正方式においては、−組のローアドレスに対応してワ
ード線が選択されることによって、このワード線によシ
選択されるメモリセル群からビット線群を介してセンス
アンプ群Ｋａみ出されるｒ−夕の組に対して水平、＠直
パリティピ、トの算出を行なう。
然るに、従来のｐ ｂ検出訂正方式は、上記データの組
に前述したように１ビツトの不良がある場合には不良の
検出、訂正が可能であるが、２ビツト以上の不良がある
場合には不良の検出、訂正が不可能となってその機能を
有する。
に前述したように１ビツトの不良がある場合には不良の
検出、訂正が可能であるが、２ビツト以上の不良がある
場合には不良の検出、訂正が不可能となってその機能を
有する。
一方、メモリの大容量化（たとえば１６ＭビットＲＡＭ
）によるメモリセルの微細化に伴なって前記不良の発
生の可能性が高くなシ、シかもたとえば１１１１．’ｉ
ｌのα粒子によシ複数のメモリセルが不良となる確率が
非常に犬きくなることが指摘されティろ（たとえば、Ｉ
ＥＥＥ ＪＯＵＲＮＡＩ、 ０ＦＳＯＬＩＤ ５ＴＡＴ
Ｅ ＣＩ）也ＣＵＩＴＳ 、 ５Ｃ−１７ＡＰＲＩＬ
１９８２゜Ｇ、Ａ、５ａｉ−Ｉ−［ａｌｎｓｚ ＋ Ｍ
、Ｗ、Ｗｏｒｄｅｍａｎ ＆ Ｒ，Ｈ。
）によるメモリセルの微細化に伴なって前記不良の発
生の可能性が高くなシ、シかもたとえば１１１１．’ｉ
ｌのα粒子によシ複数のメモリセルが不良となる確率が
非常に犬きくなることが指摘されティろ（たとえば、Ｉ
ＥＥＥ ＪＯＵＲＮＡＩ、 ０ＦＳＯＬＩＤ ５ＴＡＴ
Ｅ ＣＩ）也ＣＵＩＴＳ 、 ５Ｃ−１７ＡＰＲＩＬ
１９８２゜Ｇ、Ａ、５ａｉ−Ｉ−［ａｌｎｓｚ ＋ Ｍ
、Ｗ、Ｗｏｒｄｅｍａｎ ＆ Ｒ，Ｈ。
Ｄｅｎｎａｒｄ ” Ａｌｐｈ＋Ｌ−Ｐａｒｔｉｃｌｅ
−Ｉｎｄｕｃｅｄ ５ｏｆｔＥｒｒｏｒ Ｒａｔｅ ｌ
ｉ ＶＬＳＩ Ｃ１ｒｃｕｉｔｓ“）。即ち、隣接した
複数のメモリセルに塊状にα線ソフトエラーが生じるこ
とになり、当然にワード線に沿った隣接番地のメモリセ
ルに不良が生じる可能性が高くなり、このようなα線ソ
フトニラ−による不良の増大に対して、前述したような
１ビット不良検出方式による従来の誤シ検出訂正方式で
は十分な阻止力を発揮できないおそれがちった。
−Ｉｎｄｕｃｅｄ ５ｏｆｔＥｒｒｏｒ Ｒａｔｅ ｌ
ｉ ＶＬＳＩ Ｃ１ｒｃｕｉｔｓ“）。即ち、隣接した
複数のメモリセルに塊状にα線ソフトエラーが生じるこ
とになり、当然にワード線に沿った隣接番地のメモリセ
ルに不良が生じる可能性が高くなり、このようなα線ソ
フトニラ−による不良の増大に対して、前述したような
１ビット不良検出方式による従来の誤シ検出訂正方式で
は十分な阻止力を発揮できないおそれがちった。
本発明は上記の事情に鑑みてなされたもので、連続する
複数のメモリセルに塊状にソフトエラーが発生した場合
でも、水平垂直パリティ方式のような１ビット不良検出
方式により不良検出、訂正が可能な半導体メモリの誤シ
検出訂正方式を提供するものである。
複数のメモリセルに塊状にソフトエラーが発生した場合
でも、水平垂直パリティ方式のような１ビット不良検出
方式により不良検出、訂正が可能な半導体メモリの誤シ
検出訂正方式を提供するものである。
即ち、本発明は、複数個のメモリセルがマトリクス状に
配置されてなり、外部から上記メモリセルの番地を指定
するアドレス信号がローアドレス信号とカラムアドレス
信号とに区別される半導体メモリにおいて、同一のロー
アドレスを有する複数個のメモリセルを同一個数のメモ
１ リセルからなるネフ数個のグループに分けるに
際してカラムアドレスが降り合うメモリセルを異なるグ
ループに分け、この各グループ内のメモリセルのデータ
に対して水平垂直パリティ方式を適用したことを特徴と
するものである。
配置されてなり、外部から上記メモリセルの番地を指定
するアドレス信号がローアドレス信号とカラムアドレス
信号とに区別される半導体メモリにおいて、同一のロー
アドレスを有する複数個のメモリセルを同一個数のメモ
１ リセルからなるネフ数個のグループに分けるに
際してカラムアドレスが降り合うメモリセルを異なるグ
ループに分け、この各グループ内のメモリセルのデータ
に対して水平垂直パリティ方式を適用したことを特徴と
するものである。
したがって、同一のローアドレスを有する連続するｉ
ｆｌａｔのメモリセルにソフトエラーが生じた場合でも
、これらの不良ビットは必らず異なるグループに分かれ
、グループ内の不良ピントは１個番てなるので、各グル
ープ単位で１ビット不良検出訂正方式による誤シ検出訂
正が可能になる。
ｆｌａｔのメモリセルにソフトエラーが生じた場合でも
、これらの不良ビットは必らず異なるグループに分かれ
、グループ内の不良ピントは１個番てなるので、各グル
ープ単位で１ビット不良検出訂正方式による誤シ検出訂
正が可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
たとえば１６ＭビットのＲＡＭ Ｋ おいて、メモリセ
ルは４０９６ Ｘ ４０９６のマトリクス状に配置され
ており、同一のローアドレスで４０９６ビツトのデータ
群を読み出すものとする。そして、これらのデータ１Ｆ
丁、に対応するメモリセル群°を同一個数の複数グルー
プ（たとえばそれぞれ２５６個のメモリセルを有する１
６個のグループ）に分けるものとする。この場合、物理
的に隣り合を必らず異なるグループに割り当てるものと
し、たとえば同一ワード線に沿った連続する１６個のメ
モリセルを１６個のグループに１個ずつ割り当てること
によって、同一グループにけカラムアドレスが１６番地
間隔である２５６個のメモリセルを割シ当てるものとす
る。このメモリセルの割シ描てに対応するデータの割シ
当ての様子を第１図に示している。
ルは４０９６ Ｘ ４０９６のマトリクス状に配置され
ており、同一のローアドレスで４０９６ビツトのデータ
群を読み出すものとする。そして、これらのデータ１Ｆ
丁、に対応するメモリセル群°を同一個数の複数グルー
プ（たとえばそれぞれ２５６個のメモリセルを有する１
６個のグループ）に分けるものとする。この場合、物理
的に隣り合を必らず異なるグループに割り当てるものと
し、たとえば同一ワード線に沿った連続する１６個のメ
モリセルを１６個のグループに１個ずつ割り当てること
によって、同一グループにけカラムアドレスが１６番地
間隔である２５６個のメモリセルを割シ当てるものとす
る。このメモリセルの割シ描てに対応するデータの割シ
当ての様子を第１図に示している。
そして、上記各グループに水平垂直ノＺ ＩＪティ方式
を適用して誤り検出訂正を行なう。この場合、それぞれ
たとえば行、列方向が各１６ビツトの正方形マトリクス
配置にしたがって仮想的に並べると、行２列方向の検査
ビットはそれぞれ１６ピ、トのデータの加算結果により
定められ、１グループの検査ビットは３２個であり、４
０９６ピツトのデータをチェックするために必要なグル
ープ全体の検査ビット数は５１２ビツトである。
を適用して誤り検出訂正を行なう。この場合、それぞれ
たとえば行、列方向が各１６ビツトの正方形マトリクス
配置にしたがって仮想的に並べると、行２列方向の検査
ビットはそれぞれ１６ピ、トのデータの加算結果により
定められ、１グループの検査ビットは３２個であり、４
０９６ピツトのデータをチェックするために必要なグル
ープ全体の検査ビット数は５１２ビツトである。
なお、上述した誤り検出訂正方式にしたがつて、書き込
みデータに対する検査ビットの算出、当該検査ビットの
書き込み（実際には既に書き込まれている検査ビットを
反転させる必要があるときに反転させる）、同一ローア
ドレスの読み出しデータ群に対するグループ分け、読み
出しデータが属するグループにおける読み出しデータの
属する行、列のメモリティピットの算出、このパリティ
ビットと検査ビットとの比較、比較結果に基づく不良ビ
ットの判定、必要に応じて不良ビットの訂正などの各処
理を行なうＦＣＣ回路がメモリの一部（通常はＩ１０回
路付近）に設けられる。
みデータに対する検査ビットの算出、当該検査ビットの
書き込み（実際には既に書き込まれている検査ビットを
反転させる必要があるときに反転させる）、同一ローア
ドレスの読み出しデータ群に対するグループ分け、読み
出しデータが属するグループにおける読み出しデータの
属する行、列のメモリティピットの算出、このパリティ
ビットと検査ビットとの比較、比較結果に基づく不良ビ
ットの判定、必要に応じて不良ビットの訂正などの各処
理を行なうＦＣＣ回路がメモリの一部（通常はＩ１０回
路付近）に設けられる。
次に、従来例の誤シ検出訂正方式と本発明の誤シ検出」
正方式とを比較してみる。メモリＬＳＩのパッケージな
どから放出された単一のα粒子がメモリチップのメモリ
セルアレイ部に入射したときに作られる電子、正孔対に
よってソフトエラーを起こす。メモリの集積度が低い場
合は高々１ビツトのデータが不良となるにとどまってい
たが、高度に集積化されたメモリではα粒子の当った付
近の数ビットのデータが塊状に不良になり、当然、同一
のワード線に沿って複数の不良ビットが並ぶことになる
。従来の方式によれば、これらの複数の不良ビｙトに対
してＦＣＣ回路を作動させて不良訂正を行なう。しかし
、従来の１ビット不良検出方式ではこれらの複数ビット
の不良に対して無力であ）、仮に改良された２ビット不
良検出方式を用いても３ビツト以上の不良に対しては無
力である。しかも、集積化によシ必らず複数ビットの不
良が生じるようになってくるので、ＥＣＣ回路自体が無
力化する。これに対して、本発明方式を用いると、上述
したようにワード線に沿った複数の不良ビットを必らず
異なるグループに割り当て、１６ビツト以上も連続して
不良となる可能性は殆んどないことから単一グループ内
の不良ビットは必らず１ピツ）Ｋなる。そして、各グル
ー１ プ毎に１ビット不良検出訂正方式のｉｌｌ
Ｆ）検出訂正を行なうことによって不良ビットの全てを
検出、訂正することができ、ソフトエラーを完全に阻止
できるＣととなる。
正方式とを比較してみる。メモリＬＳＩのパッケージな
どから放出された単一のα粒子がメモリチップのメモリ
セルアレイ部に入射したときに作られる電子、正孔対に
よってソフトエラーを起こす。メモリの集積度が低い場
合は高々１ビツトのデータが不良となるにとどまってい
たが、高度に集積化されたメモリではα粒子の当った付
近の数ビットのデータが塊状に不良になり、当然、同一
のワード線に沿って複数の不良ビットが並ぶことになる
。従来の方式によれば、これらの複数の不良ビｙトに対
してＦＣＣ回路を作動させて不良訂正を行なう。しかし
、従来の１ビット不良検出方式ではこれらの複数ビット
の不良に対して無力であ）、仮に改良された２ビット不
良検出方式を用いても３ビツト以上の不良に対しては無
力である。しかも、集積化によシ必らず複数ビットの不
良が生じるようになってくるので、ＥＣＣ回路自体が無
力化する。これに対して、本発明方式を用いると、上述
したようにワード線に沿った複数の不良ビットを必らず
異なるグループに割り当て、１６ビツト以上も連続して
不良となる可能性は殆んどないことから単一グループ内
の不良ビットは必らず１ピツ）Ｋなる。そして、各グル
ー１ プ毎に１ビット不良検出訂正方式のｉｌｌ
Ｆ）検出訂正を行なうことによって不良ビットの全てを
検出、訂正することができ、ソフトエラーを完全に阻止
できるＣととなる。
上述したように本発明によれば、連続する複数のメモリ
セルに塊状にソフトエラーが発竺した場合でも、水平垂
直パリティ方式のような１ビット不良検出方式によシネ
良検出、訂正が可能な半２１１体メモリの誤シ検出訂正
方式を実現できる。
セルに塊状にソフトエラーが発竺した場合でも、水平垂
直パリティ方式のような１ビット不良検出方式によシネ
良検出、訂正が可能な半２１１体メモリの誤シ検出訂正
方式を実現できる。
第１図は本発明に係る半導体メモリの誤り検出訂正方式
の一実施例を説明するための図、第２図は従来の半導体
メモリの誤シ検出訂正方式を説明するだめの図である。 出願人代理人 弁理士 鈴 江 武 彦一（ 」、− ヘ ０ 味 行
の一実施例を説明するための図、第２図は従来の半導体
メモリの誤シ検出訂正方式を説明するだめの図である。 出願人代理人 弁理士 鈴 江 武 彦一（ 」、− ヘ ０ 味 行
Claims (1)
- 複数個のメモリセルがマトリクス状に配置されてなり
、外部から上記メモリセルの番地を指定するアドレス信
号がローアドレス信号とカラムアドレス信号とに区別さ
れる半導体メモリにおいて、同一のローアドレスを有す
る複数個のメモリセルを同一個数のメモリセルからなる
複数個のグループに分けるに際してカラムアドレスが隣
り合うメモリセルを異なるグループに分け、この各グル
ープ内のメモリセルを仮想的にマトリクス配置上に並べ
たときに、グループ内の各行、各列のデータの和によっ
て定められるパリティビットを検査ビットとし、グルー
プ内の１つの被検査メモリセルの記憶データに不良があ
るか否かを検出し、不良があれば訂正することを特徴と
する半導体メモリの誤り検出訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172732A JPS6150295A (ja) | 1984-08-20 | 1984-08-20 | 半導体メモリの誤り検出訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172732A JPS6150295A (ja) | 1984-08-20 | 1984-08-20 | 半導体メモリの誤り検出訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150295A true JPS6150295A (ja) | 1986-03-12 |
Family
ID=15947290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172732A Pending JPS6150295A (ja) | 1984-08-20 | 1984-08-20 | 半導体メモリの誤り検出訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977858B2 (en) | 2002-12-27 | 2005-12-20 | Renesas Technology Corp. | Semiconductor device |
| US7219272B2 (en) | 2001-07-04 | 2007-05-15 | Renesas Technology Corp. | Semiconductor integrated circuit with memory redundancy circuit |
| JP2019505906A (ja) * | 2015-12-31 | 2019-02-28 | 日本テキサス・インスツルメンツ合同会社 | 信号処理システムにおけるデータメモリ保護 |
-
1984
- 1984-08-20 JP JP59172732A patent/JPS6150295A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219272B2 (en) | 2001-07-04 | 2007-05-15 | Renesas Technology Corp. | Semiconductor integrated circuit with memory redundancy circuit |
| US7710764B2 (en) | 2001-07-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor memory cells with shared p-type well |
| US6977858B2 (en) | 2002-12-27 | 2005-12-20 | Renesas Technology Corp. | Semiconductor device |
| US7319603B2 (en) | 2002-12-27 | 2008-01-15 | Renesas Technology Corp. | Semiconductor memory device layout comprising high impurity well tap areas for supplying well voltages to N wells and P wells |
| US7692943B2 (en) | 2002-12-27 | 2010-04-06 | Renesas Technology Corp. | Semiconductor memory device layout comprising high impurity well tap areas for supplying well voltages to N wells and P wells |
| JP2019505906A (ja) * | 2015-12-31 | 2019-02-28 | 日本テキサス・インスツルメンツ合同会社 | 信号処理システムにおけるデータメモリ保護 |
| US11556421B2 (en) | 2015-12-31 | 2023-01-17 | Texas Instruments Incorporated | Protecting data memory in a signal processing system |
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